DE2404887A1

DE2404887A1 - Kanal fuer den informationsaustausch zwischen einem rechner und schnellen peripheren einheiten

Info

Publication number: DE2404887A1
Application number: DE19742404887
Authority: DE
Inventors: Francois Gernelle
Original assignee: Societe dEtudes et de Realisations Electroniques
Current assignee: Societe dEtudes et de Realisations Electroniques
Priority date: 1973-02-01
Filing date: 1974-02-01
Publication date: 1974-08-08
Also published as: NL7401271A; JPS5833571B2; NL179949B; FR2216884A5; NL179949C; DE2404887C2; JPS50117327A

Description

PATENTANWÄLTE

DR₁-INaRICHARDGLAWE · DIPL-ING. KLAUS DELFS · DIPL-PHYS. DR. WALTER MOLL

MÜNCHEN HAMBURG MÜNCHEN

8 MÖNCHEN 26 2 HAMBURG 52

POSTFACH 37 WAITZSTR. 12

UEBHERRSTR. 20 TEL (0411) 8? 22 55

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A 65

BETRIFFT:

BEALISATIOUS ET ETUDES ELECTEOIJIQTJES R.2.E. 92290 CHATENAY MALABRY / Frankreich

Kanal für den Informationsaustausch zwischen einem Rechner und schnellen peripheren Einheiten

Die Erfindung "betrifft einen Kanal für den Austausch von Informationen zwischen einem Rechner und schnellen peripheren Einheiten und/oder einem zweiten Rechner, der schneller als der erste arbeitet.

Man weiß, daß wenn in einem Rechner die Steuerung der Datenein- und -ausgaben an schnellen und sehr schnellen

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peripheren Einlieiten (z.B. Magnetband- oder Magnetscheibengeräten, Displaypultenusw.) durch den Prozessor selbst erfolgt, dieser nur noch sehr wenig Zeit zur Verfügung hätte, um sich den Datenverarbeitungsaufgaben, für die er eigentlich vorgesehen ist, zu widmen. Man hat deshalb versucht, den Prozessor von dieser umfangreichen Steuertätigkeit zu entlasten, indem man einen direkten Zugang der schnellen peripheren Einheiten zu hierfür vorgesehenen aktiven Speichern (memoires vives) geschaffen hat. Das bedeutet, daß man nicht die von den schnellen peripheren Einheiten stammenden oder für sie bestimmten Informationen zeitweise in den Registern des -Prozessors speichert und durch diesen die Übertragung dieser Informationen zwischen diesen Registern und den zu diesem Zweck vorgesehenen aktiven Speichern steuern läßt mittels einer Adressierung der entsprechenden Zonen dieser Speicher, sondern daß vielmehr diese von den schnellen peripheren Einheiten kommenden oder für sie bestimmten Informationen direkt zwischen den peripheren Einheiten und den genannten Zonen der aktiven Speicher übertragen werden, wobei diese Speicherzonen zu diesem Zweck relativ zum Prozessor "neutralisiert" werden, so daß dieser während der Übertragungsoperationen nicht mehr die Verfügung über diese Speicherzonen hat.

Jedoch macht die Realisierung dieses direkten Zuganges die Hinzufügung von Zusatzschaltstufen zu den betreffenden aktiven Speichern erforderlich, wodurch sich die Kosten erhöhen und die Konstruktion komplizierter wird.

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Die vorliegende Erfindung ermöglicht es, alle mit dem direkten Zugang der schnellen peripheren Einheiten zu bestimmten Zonen der aktiven Speicher eines Rechners verbundenen Nachteile zu vermeiden.

Die Erfindung sieht einen Kanal für den Informationsaustausch zwischen einem Rechner und schnellen peripheren Einheiten und/oder einem zweiten, schnelleren Rechner vor, der gekennzeichnet ist durch mindestens einen aus einem Stapel von N unabhängigen Registern bestehenden Pufferspeicher mit einem einzigen Zugang, der gleichzeitig an den Rechner und die zu versorgende periphere Einheit angeschlossen ist, und mit Mitteln zum sequentiellen Ansteuern seiner Register zuerst in der Reihenfolge ihrer Stapelung synchron zu den vom Rechner oder von der peripheren Einheit ankommenden Informationen, und dann in der umgekehrten Reihenfolge, ausgehend vom letzten zuvor angesteuerten Register und synchron mit der als Ausgabeeinheit arbeitenden peripheren Einheit oder mit einem Übertragungszyklus zum Rechner.

Der Pufferspeicher, mit dem der erfindungsgemäße Kanal versehen ist, ist von besonders einfacher und wenig kostspieliger Ausbildung; die vom Rechner oder der zu versorgenden peripheren Einheit kommenden Informationen werden in ihn in irgendeiner Weise der Reihe nach "eingestapelt", was für den vorgesehenen Anwendungszweck sehr vorteilhaft ist, da die-Eingabe und Ausgabe der Informationen in den schnellen peri-

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pheren Einheiten ebenfalls in sequentieller Form erfolgt, allgemein in Form eines "Informationsblocks'¹, der aus einer vorgegebenen Anzahl von Wörtern besteht. Vlewo. diese Anzahl von Wörtern kleiner oder gleich wie die Anzahl H der Register des Stapels ist, erfolgt die Wiedergewinnung der zuvor eingespeicherten Informationen in dem vom Prozessor gewählten Zeitpunkt, ausgehend vom letzten zuvor adressierten Register, d.h. daß die zuerst wiedergewonnene Information diejenige ist, die als letzte eingespeichert worden war.

\7ichtig ist, daß die sequentielle Adressierung der verschiedenen Register des Pufferspeichers, mit der der erfindungsgemäße Kanal versehen ist, in automatischer Y/eise erfolgen kann, d.h. nahezu ohne Eingriff des Prozessors, der auf diese Weise von der Steuerung bzw. Verwaltung der Datenein- und -ausgabe an den schnellen peripheren Einheiten fast vollständig entlastet ist, ohne daß es hierfür erforderlich ist, den aktiven Speichern bzw. Gedächtnissen des Rechners komplizierte und kostspielige Schaltstufen hinzuzufügen.

Sei einer bevorzugten Ausführungsform des Kanals gemäß der Erfindung bestehen die Mittel zum sequentiellen Ansteuern des Registerstapels aus einem Zähler für die Register und Mitteln zum schrittweisen Vorwärts- oder Rückwärtsschalten des Zählers um jeweils einen Schritt in Abhängigkeit von der Vorderflanke eines die Informationseingabe in den Stapel steuernden Steuer-

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impulses oder von der hinteren Planke eines die Informationsausgabe steuernden Steuerimpulses. Diese Steuerimpulse für Informationsein- und -ausgabe werden allgemein von Steuereinheiten erzeugt, über die jeweils eine schnelle periphere Einheit mit dem einzigen Zugang des Registerstapels verbunden ist. Der einzige Eingriff des Prozessors besteht nur darin, daß er jeweils die Auslösung eines Ühertragungszyklus durch die zugehörige Steuereinheit veranlaßt oder einen solchen Übertragungszyklus unterbricht.

Als Ausführungsbeispiel der Erfindung, das in den Zeichnungen schematisch dargestellt ist, wird im folgenden ein mit mehreren erfindungsgemäßen Kanälen für den Informationsaustausch mit schnellen peripheren Einheiten versehener Rechner beschrieben.

Pig. 1 zeigt ein Gesamtschema des so ausgerüsteten Rechners.

Pig. 2 zeigt in einem Blockschaltbild eine Ausführungsform eines einzelnen der in Pig. 1 vorgesehenen Kanäle für den Informationsaustausch.

In Pig. 1 ist durch einen Block 0 schematisch der Rechner angedeutet, der von beliebigem Typ sein kann. Dieser Rechner kann Informationen austauschen, insbesondere mit peripheren Einheiten, über einen Hauptdatenkanal L (Omnibuslinie), von

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dem parallel zueinander, insbesondere in direktem Anschluß,
mehrere relativ langsam arbeitende periphere Einheiten abgezweigt sein können, beispielsweise lochkartenleser, die
nicht dargestellt sind. Dagegen sind schematisch dargestellt mehrere Reihen, z.B. sieben, von je zehn schnellen peripheren Einheiten -P-jq* P-j -j ···· P-j g* 20 **·· 29 ·*·· ^¹JQ* 71 ' ·' 7Q' die nicht direkt mit dem Hauptdatenkanal L des Rechners verbunden sein können. Diese schnellen peripheren Einheiten bestehen z.B. aus Magnetband- oder Magnetscheibengeräten, Displaypulten, optischen lesegeräten usw.

Gr-emäß der vorliegenden Erfindung ist jeder der sieben Reihen von peripheren Einheiten, wie z.B. P₁₀ bis P₁ q» ein Pufferspeicher M₁, Mp .... M₇, zugeordnet, dessen Aufbau und
!Funktionsweise weiter unten anhand von Fig. 2 erläutert werden.

Jeder der Pufferspeicher M₁ bis M₇ kann Informationen
einerseits mit dem Rechner 0 über den Hauptdatenkanal L und
andererseits mit jeder der peripheren Einheiten der entsprechenden Reihe über eine Kanaldatenleitung I₁, Ip .... bzw. austauschen. Jede der zur gleichen Reihe bzw. Gruppe gehörenden peripheren Einheiten ist an die zugehörige Kanaldatenlei- ■ tung nicht direkt, sondern über eine Steuereinheit C₁Qj
C₁₁ .... C₁Q, C₂₀ .... C 71 .... bzw. C₇Q angeschlossen, die ihrerseits Informationen mit dem Rechner 0 über eine Abzwei-

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gung L-, Lp .... bzw, L₇ seines Hauptdatenkanals L (Omnibusleitung) austauschen kann. In Fig. 1 bezeichnen die Doppelpfeile Verbindungen, die die Informationsübertragung in beiden Richtungen ermöglichen. Obwohl jeder der Pufferspeicher M₁ bis M₇, zwei Zugänge aufzuweisen scheint, nämlich einen mit dem Hauptdatenkanal L des Rechners O und einen mit dem Datenkanal z.B. I₁ des zugehörigen Kanals verbundenen Zugang, wird man bei der Beschreibung der Mg. 2 sehen, daß diese beiden.Zugänge in Wirklichkeit zu einem einzigen vereinigt sind bei der Ausführungsform der Pufferspeicher M₁ bis M₇, die gemäß der vorliegenden Erfindung verwendet wird.

Die Fig. 2 erläutert schematisch den Aufbau jedes der Pufferspeicher M₁ bis M₇ von, Pig. 1, insbesondere den des Pufferspeichers M-. Dieser Pufferspeicher M₁ besteht im wesentlichen aus einer Anzahl Ή von unabhängigen Registern r₁, r₂ .... r^., die untereinander identisch sind und insbesondere die gleiche Kapazität haben, beispielsweise von 8 Bits (1 Oktett). Diese verschiedenen Register r.. bis r„ können in verschiedenster Weise ausgebildet sein, beispielsweise mit Magnet-Ringkernen. Besonders bevorzugt für den vorgesehenen Anwendungszweck sind jedoch integrierte Register vom Typ MOS auf Grund ihrer geringen Abmessungen (integrierte G-roßschaltkreise LSI) und ihrer sehr geringen Zugriffzeit.

Die Leseeingänge, z.B. e.., aller N Register sind parallel zueinander an die Ausgänge eines ODER-Gatters OU, von welchem

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eine erste Gruppe von Eingängen mit den einzelnen Leitungen des Hauptdatenkanals L, welche von dem Datentransport in Richtung der Pufferspeicher wie z.B. M₁ betroffen sind, verbunden ist, während die zweite Gruppe von Eingängen des ODER-Gatters OTJ an die Einzelleiter der Kanaldatenleitung 1 verbunden sind, die ebenfalls der Datenübertragung in Richtung des Pufferspeichers M₁ entsprechen. Gleicherweise sind die Leseausgänge, z.B. S₁, aller Register r. bis r^ parallel zueinander an die Eingänge einer Weiche oder Verteilerstufe A angeschlossen, von der jeweils eine erste und eine zweite Gruppe von Ausgängen mit den Leitern der Datenkanäle L bzw. verbunden sind, die für die tjbertragung der von den Pufferspeichern wie z.B. M₁ ausgehenden Informationen vorgesehen sind. Die Verteilung der an den Eingängen der Verteilerstufe A ankommenden Informationen auf deren erste oder zweite Gruppe von Ausgängen wird gesteuert von Informationen, die von den Drähten a und a₁ der Datenkanäle L bzw. I₁ übertragen werden. Die Adresseneingänge, wie z.B. ad.., der verschiedenen Register r.. bis r„ sind an die Έ Ausgänge eines Decoders D angeschlossen, dessen Eingänge an die verschiedenen Stufen eines binären Zählers C angeschlossen sind, dessen Kapazität mindestens Έ beträgt. Dieser binäre Zähler C weist einen Fortschalteingang i und einen Rückwärtssehalteingang d auf, die an die entsprechenden Ausgänge einer Befehlsstufe Δ , deren Funktionsweise noch erläutert wird, angeschlossen sind.

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Von jeder Steuereinheit, z.B. C-ic» die zwischen einem der schnellen peripheren Einheiten, z.B. P^, und der Kanaldatenleitung I₁ angeordnet ist und die Befehle vom Rechner über eine Leitung I₁₅ empfangen kann, gehen zwei Leitungen a., und b₁ aus, die zu zwei verschiedenen Steuereingängen der Befehlseinheit A führen, und von denen die erste a₁ außerdem zu einem der Steuereingänge der Verteilerstufe A führt, wie vorstehend erwähnt.

Die vorstehend beschriebene Anordnung gemäß Fig. 1 und 2 funktioniert in folgender V/eise:

Wenn der Befehl "Ablesung von der peripheren Einheit P₁C¹¹ in dem das Programm des Rechners O enthaltenden Speicher gelesen wird, schickt der Rechner über die Abzweigung L₁ seines Hauptdatenkanals L und über die Leitung I₁₅ zur Steuereinheit C₁C einen Befehl zur Auslösung eines Ablesezyklus für einen höchstens IT V/örter von je 8 Bits umfassenden Informationsblock in der peripheren Einheit P₁C* die beispielsweise ein Magnetbandgerät ist. Die Steuereinheit CLp- umfaßt in an sich bekannter Weise Mittel, die hier nicht näher beschrieben zu werden brauchen, um anschließend den vollständigen Ablauf der Ablesung der Informationen dieses Blocks von dem Magnetband des Geräts P-..,. sicherzustellen, sowie auch die übertragung dieser Informationen in den Pufferspeicher M₁, ohne erneuten Eingriff des Rechners 0. Die Ausbildung jeder der Steuereinheiten, wie

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z.B. C₁C* kann in sehr verschiedener V/eise erfolgen und wird insbesondere an die Beschaffenheit der zugehörigen peripheren Einheit, z.B. P-ic» anzupassen sein. Diese Ausbildung der Steuereinheit ist für die vorliegende Erfindung nicht wesentlich. Es genügt hier die Angabe, daß jede Steuereinheit wie z.B. P_1C- Mittel aufweist, die über die Leitung b₁ einen Rechteckimpuls I aussenden, dessen Vorderflanke geringfügig vor dem Beginn der Übertragung eines Wortes liegt, während seine hintere Planke eine kurze Zeit nach dem Ende dieser Übertragung erscheint. Die Befehlsstufe /\ ist in an sich bekannter Weise so ausgebildet, daß sie einen Impuls an den Vorwärtsschalteingang i des binären Zählers C abgibt in .dem Augenblick, in dem die vordere Planke des Rechteckimpulses I in der Leitung b.. erscheint, Wenn in dem Zeitpunkt, in dem die Steuereinheit CLf- von dem Rechner den Lesebefehl erhält, der Pufferspeicher M₁ vollständig leer ist und ebenso der binäre Zähler C , d.h. jede seiner Stufen im Zustand null ist, dann bewirkt die Vorderflanke des ersten von der Steuereinheit C₁,- in der Leitung b₁ ausgesendeten Impulses I die Abgabe eines Signals durch die Befehlsstufe /S> am Vorwärtsschalt eingang i des Zählers C , dessen erste Stufe somit in den Zustand 1 übergeht, was die Aktivierung des ersten Ausgangs des Decoders D und damit auch des Adresseneingangs ad,, des ersten Registers r. des Registerstapels l/L zur Folge hat. Somit wird in dieses Register r₁ das erste Wort von 8 Bits, welches von dem Magnetband des Gerätes I> _c abgelesen wird, übertragen, und zwar während

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der Dauer des genannten Rechteckimpulses I, und mittels der Steuereinheit C₁ p-, der zugehörigen Drähte der Datenleitung 1 , des ODER-G-atters OU und der Schreibeingänge e.. des Registers r₁. Der folgende Rechteckimpuls I, der von der Steuereinheit C₁,-in den Draht b₁ ausgesendet wird, bewirkt ein erneutes Portschalten des binären Zählers C und infolgedessen die Aktivierung des zweiten Ausganges des Decoders D, der das zweite Register r₂ des Registerstapels M₁ adressiert. Somit wird in diesem zweiten Register anschließend das zweite Wort von 8 Bits, welches vom Magnetband des Gerätes P₁₁- abgelesen wird, eingespeichert. Wenn der abzulesende Informationsblock eine Anzahl ρ von Wörtern umfaßt, die kleiner ist als H, werden somit die in den Pufferspeicher M₁ übertragenen Informationen dieses Blocks darin die ersten ρ Stufen oder "Stockwerke" besetzen.

Das Ende der Übertragung kann dem Rechner O durch die Steuereinheit C₁₅ signalisiert werden über einen Draht der Leitung I₁₅ und die Abzweigung L₁ des Hauptdatenkanals L.

Wenn zu einem beliebigen Zeitpunkt nach dem Ende der soeben beschriebenen Übertragung das durch den Rechner 0 ausgeführte Programm eine erneute Übertragung des von der peripheren Einheit P₁ j- kommenden Informationsblocks vorsieht, beispielsweise in Spezialregister des Rechners 0, dann schickt dieser über den Draht a seines Hauptdatenkanals, der am gleichen Eingang der Befehlsstufe ^j wie der von den Steuerein-

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hexten, z.B. C₁₁-, kommende Draht a₁ endet, aufeinanderfolgende Rechteckimpulse I aus, von denen jeder einerseits während, seiner gesamten Dauer die an den Eingängen der Verteilerstufe A auftretenden Impulse zu der ersten Gruppe von deren Ausgängen leitet, d.h. zu den entsprechenden Übertragungsdrähten des Hauptdatenkanals L, und andererseits beim Erscheinen seiner hinteren Flanke die Aktivierung des Rückwärtsschalteingangs d des binären Zählers C bewirkt. Die Yorderflanke jedes dieser aufeinanderfolgenden Impulse I ist somit ohne Einfluß auf den Inhalt des binären Zählers C , der infolgedessen über den Decoder D die Adressierung des letzten zuvor angesteuerten Registers, R , bewirkt, dessen Inhalt anschließend über seinen leseausgang s zum entsprechenden Register des Rechners O übertragen wird, und zwar über die Verteilerstufe A und die mit der ersten G-ruppe der Ausgänge von A verbundenen Übertragungsleitungen des Eauptdatenkanals L. Wenn diese Übertragung des letzten zuvor in dem Pufferspeicher M₁ eingespeicherten Wortes zum Rechner beendet ist, bewirkt die hintere Flanke des Impulses I die Aktivierung des Rückwärtsschalteingangs des Zählers C_Q, dessen Inhalt dadurch um eine Einheit vermindert wird. Dies hat zur Folge, daß anschließend über den Decoder D das Register r _., des Speichers M₁ adressiert wird. Beim Auftreten des folgenden Impulses I in der Leitung a wird das zweite Wort in dem Register r ₁ zum Rechner überführt, in gleicher V/eise wie vorstehend beschrieben. Die verschiedenen Informationen : des temporär in dem Pufferspeicher M₁ gespeicherten Informa-

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tionsblocks werden somit in die Register des Rechners übertragen in der umgekehrten Reihenfolge als diejenige, in der sie vom Magnetband des Gerätes P₁ j- abgelesen werden; dies ist Jedoch nicht nachteilig, da Jedes der zeitweise in dem Pufferspeicher IL gespeicherten Wörter anschließend in ein vorgegebenes Register oder in eine Speicherzone mit vorgegebener Adresse des Rechners 0 überführt wird, wobei diese Adressierung es ermöglicht, die normale Reihenfolge der zuvor von der peripheren Einheit übertragenen Wörter beizubehalten.

Das in den Fig. 1 und 2 dargestellte System gestattet auch die Übertragung von Informationen beispielsweise aus den Registern des Rechners 0 zu einer schnellen peripheren Einheit wie z.B. P₁R. Wenn wiederum angenommen wird, daß der Pufferspeicher M₁ vollständig leer ist und der Inhalt des Zählers C vor Beginn der Übertragung null beträgt, genügt es, daß der Rechner O aufeinanderfolgende Impulse I in der Leitung b seines Hauptdatenkanals L aussendet, die an dem gleichen Eingang der Befehls stufe έΛ wie die Leitung b.. endet. Die Vorderflanken dieser Impulse I schalten dann schrittweise den Inhalt des Zählers C vorwärts und bewirken nacheinander die Adressierung der Register r.., r₂ ... des Pufferspeichers M₁, in welche die verschiedenen Wörter des in den Registern des Rechners 0 enthaltenen Informationsblocks nacheinander übertragen werden über das ODER-Gatter OU. Me zweite Phase der Übertragung wird gesteuert durch Aussendung von aufeinanderfolgenden Impulsen I durch die Steuereinheit CLr- über den Draht a.,. Jeder dieser

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Impulse bewirkt einerseits während seiner gesamten Dauer die Lenkung der an den Eingängen der Verteilerstufe A auftretenden Informationen zu der zweiten Gruppe von deren Ausgängen, und andererseits durch seine hintere Flanke das Rückwärtsschalten des Inhalts des Zählers C .

Selbstverständlich kann jeder der Pufferspeicher wie z.B. M₁, falls er eine ausreichend große Anzahl Ή von unabhängigen Registern aufweist, nacheinander eine mehr oder weniger große Anzahl von Informationsblöcken entweder von einer einzigen peripheren Einheit wie z.B. P₁ ^- oder von mehreren an die Kanaldatenleitung 1. angeschlossenen peripheren Einheiten aufnehmen. Dabei muß selbstverständlich das Ende jedes der nacheinander in dem gleichen Pufferspeicher M₁ gespeicherten Informationsblöcke ebenfalls auf Gedächtnis genommen werden, beispielsweise in Form der Hummer des Registers oder "Stockwerks", in welchem das letzte Wort dieses Blocks gespeichert worden ist. Die spätere V/iedergewinnung jedes beliebigen der so in dem Pufferspeicher M₁ "gestapelten" Informationsblöcke erfordert lediglich, daß zunächst der binäre Zähler C um eine ausreichende Anzahl von Einheiten zurückgeschaltet wird, um den Ausgang des Decoders D zu aktivieren, der mit dem Adresseneingang des die richtige Nummer aufweisenden Registers verbunden ist, wobei dann die Wiedergewinnung oder Ausspeicherung wie vorstehend beschrieben ablaufen kann. Sie endet dann, wenn der Inhalt des binären Zählers C bis auf einen Wert vermindert

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worden ist, der der Hummer des Registers oder Speicherstufe entspricht, in welcher das letzte Y/ort des vorhergehenden Informationsblocks eingespeichert worden ist. Die einzelnen Schaltmittel, die für die automatische Durchführung dieser Operationen notwenig sind, sind nicht dargestellt worden und brauchen nicht im Detail beschrieben zu werden, da sie dem Fachmann bekannt sind und zur Verfügung stehen.

Ein mit mehreren Kanälen für den Informationsaustausch gemäß der Erfindung ausgerüsteter Rechner, wie z.B. gemäß Pig. 1, bietet zahlreiche Vorteile:

Jeder der Kanäle I₁, Ip, ... Ir,, deren Anzahl im übrigen beliebig ist, und von denen jeder mit einem Pufferspeicher M.., Mp .... bzw. M₇ versehen ist, funktioniert unabhängig von den ■ anderen Kanälen, so daß die gesamte Übertragungskapazität des Systems, relativ zu den schnellen peripheren Einheiten, gleich dem Produkt aus der Anzahl der Kanäle und der Übertragungskapazität jedes einzelnen Kanales ist, die so hoch wie 1 Million Oktetts pro Sekunde sein kann, was einer maximalen Übertragungskapazität von 56 Millionen Bits pro Sekunde für sieben Kanäle entspricht. Diese sehr hohe gesamte Übertragungskapazität wird mit relativ einfachen technischen Mitteln erreicht.

Andererseits ist es durch die Verwendung mehrerer Kanäle, von denen jeder für die parallele Übertragung von beispiels-

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weise η = 8 Bits ausgelegt ist, möglicli, einen Informationsaustausch mit schnellen peripheren Einheiten zu bewirken, die ihrerseits für die parallele Übertragung von mehr als η Bits ausgerüstet sind. Hierzu werden gemäß der Erfindung Mittel vorgesehen, um mit jedem dieser für die parallele Übertragung von mehr als η Bits ausgelegten peripheren Einheiten eine geeignete Anzahl von Kanälen parallel zueinander zu^- verbinden.

Durch Verwendung mehrerer Kanäle für den Informationsaustausch wird es ferner möglich, über die Kapazitätsgrenze von E" \7örtern hinauszugehen, die durch den Pufferspeicher von U unabhängigen Registern gesetzt wird, mit dem jeder der genannten Kanäle ausgerüstet ist. Zu diesem Zweck werden gemäß der Erfindung Mittel vorgesehen, um die Vvörter eines Informationsblocks, die in dem Pufferspeicher eines Kanals keinen Platz gefunden haben, zum Pufferspeicher eines oder mehrerer anderer Kanäle zu übertragen, und um die Adressen der Teile jeweils eines Informationsblocks, die in verschiedenen Pufferspeiehern gespeichert sind, zu registrieren. Diese Mittel werden durch aufeinanderfolgende Verlaiüpfungssignale gesteuert, von denen jedes von einem Pufferspeicher erzeugt wird, wenn dieser vollständig gefüllt ist. Entsprechend ist in Pig. 2 gestrichelt eine Verteilerstufe G- dargestellt, die zwischen dem Ausgang des ODER-Gatters OU und den parallelen Eingängen e. bis e^. der verschiedenen Register r. bis r^ des Pufferspeichers M₁ angeordnet ist. Sobald das Register r„ der letzten Stufe des Spei-

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chers gefüllt ist, überträgt eine Leitung \ , die beispielsweise von der Adressenleitung des Registers r«. ausgeht, ein Steuersignal zu der Yerteilerstufe G-, von welcher eine zweite Gruppe von Ausgängen anschließend alle an den Ausgängen des ODER-Gatters auftretenden Informationen an die Eingänge eines entsprechenden ODER-Gatters OU, welches einem zweiten (in Fig.2 nicht dargestellten) Pufferspeicher Mp zugeordnet ist, überträgt. Die Informationen, die in dem Pufferspeicher M₁ keinen Platz gefunden haben, können so schrittweise zum jeweils nächstliegenden der !Pufferspeicher überführt werden, die noch obere freie Speicherplätze haben. Es kann somit vorkommen, daß verschiedene Teile des gleichen Informationsblocks zeitweise in zwei oder sogar mehr verschiedenen Pufferspeichern gespeichert sind, und es ist selbstverständlich notwendig, außerdem Mittel vorzusehen, um die Adressen der in den verschiedenen Pufferspeichern gespeicherten Teile des Informationsblocks zu registrieren. Diese Adressen werden dann für die Ausspeieherung verwendet, die auch in diesem Fall in derjenigen Stufe desjenigen Pufferspeichers beginnt, in welcher zuvor das letzte Wort des Blocks eingespeichert worden ist. Es ist nicht erforderlich, die Logikschaltung für die Durchführung dieser Vorgänge detailliert zu beschreiben, da sie und ihre technische Realisierung dem lachmann geläufig ist. Diese Anordnung ist auch in dem vorstehend erwähnten Fall anwendbar, in welchem mehr als ein Pufferspeicher verwendet wird, um zeitweise Wörter zu speichern, deren Format die Kapazität eines Registers des Pufferspeichers übersteigt.

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Ein oder mehrere Kanäle für den Informationsaustausch gemäß der Erfindung können ferner verwendet werden für die Herstellung der Kommunikation zwischen einem ersten Rechner und einem zweiten Rechner, der schneller arbeitet als der erste. Bekanntlich sind auch "bestimmte schnelle periphere Einheiten tatsächlich kleine Rechner.

Es wurde vorstehend beschrieben, daß der Rechner über die Abzweigung L. seines Hauptdatenkanals und über einen Draht der Leitung I₁^ einen Lese- oder Einspeicherungszyklus, beispielsweise am Magnetband des Geräts P₁^> über die Steuereinheit C₁₅ auslösen kann, und daß letztere in gleicher Weise dem Rechner die Beendigung des Lese- oder Einspeicherungszyklus anzeigen kann. Bei einer geänderten Ausführungsform kann der Rechner auch durch die gleichen Mittel in Realzeit den Ablauf des Lese- oder Einspeicherungszyklus überwachen und gegebenenfalls ihn unterbrechen. In dem Fall jedoch, in dem der Ablauf eines Informationsaustausches zwischen einer peripheren Einheit, z.B. P-ici ¹¹¹¹Cl dem Pufferspeicher M₁ des entsprechenden Kanals keinen Eingriff des Rechners erfordert, kann der Lese- oder Einspeicherungszyklus auch direkt von der Kontrolleinheit C₁ pausgelöst werden, beispielsweise auf Anforderung der peripheren Einheit P₁^ oder einer anderen peripheren Einheit. In diesem Fall ist es jedoch notwenig, daß der Rechner mindestens von dem Abschluß eines derartigen Lese- oder Einspeicherungszyklus informiert wird.

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Claims

Patent ansprüche

(\j Kanal für den Informationsaustausch zwischen einem Rechner und schnellen peripheren Einheiten und/oder einem zweiten, schnelleren Rechner, gekennzeichnet durch mindestens einen aus einem Stapel von IT unabhängigen Registern bestehenden Pufferspeicher mit einem einzigen Zugang, der gleichzeitig an den Rechner und die zu versorgende periphere Einheit angeschlossen ist, und mit Mitteln zum . sequentiellen Ansteuern seiner Register zuerst in der Reihenfolge ihrer Stapelung synchron zu den vom Rechner oder von der peripheren Einheit ankommenden Informationen, und dann in der umgekehrten Reihenfolge, ausgehend vom letzten zuvor angesteuerten Register und synchron mit der als Ausgabeeinheit "arbeitenden peripheren Einheit oder mit einem Übertragungszyklus zum Rechner.
2. ' Kanal nach Anspruch 1, dadurch g e k e η η zeichne t ', daß die Mittel zum sequentiellen Ansteuern der' Register des Stapels bestehen aus einem Zähler für die Register und Mitteln zum schrittweisen Vorwärts- oder Rückwärtsschalten des Zählers um jeweils einen Schritt in Abhängigkeit von der Vorderflanke eines die Informationseingabe

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in den Stapel steuernden Steuerimpulses oder von der hinteren Planke eines eine Informationsausgabe steuernden Steuerimpulses.
3. Kanal nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß mehrere periphere Einheiten parallel zueinander an den einzigen Zugang des Begisterstapels angeschlossen sind, und zwar jede über eine Steuereinheit, die ihrerseits vom Prozessor gesteuert ist und Steuerimpulse für die Informationsein- bzw. -ausgabe in den Eegisterstapel erzeugt.
4. Eechenanlage mit einem durch mehrere Kanäle nach einem der Ansprüche 1 bis 3 mit verschiedenen, schnellen, peripheren Einheiten verbundenen Rechner, wobei ;jeder Kanal für die parallele Übertragung von η Bits ausgelegt ist, dadurch gekennzeichnet , daß sie Mittel zum Verbinden einer Anzahl von Kanälen parallel zueinander mit jeweils einer schnellen peripheren Einheit, die für die parallele übertragung von mehr als η Bits ausgelegt ist, aufweist.
5. Eechenanlage mit einem durch mehrere Kanäle nach einem der Ansprüche 1 bis 3 mit verschiedenen, schnellen, peripheren Einheiten verbundenen Eechner, dadurch gekennzeichnet, daß sie Mittel zum Übertragen der Wörter eines Informationsblocks, die in dem Pufferspeicher eines Kanals keinen Platz gefunden haben, in den Pufferspeicher

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eines oder mehrerer anderer Kanäle sowie zum Registrieren der Adressen der in verschiedenen Pufferspeichern gespeicherten Teile eines Informationsblocks aufweist, wobei diese Mittel durch aufeinanderfolgende Anknüpfungssignale gesteuert sind, von denen jedes von einem Pufferspeicher, sobald dieser vollständig besetzt ist, erzeugt wird.

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