JPH06180684A - 高速データアクセスオペレーション実行システム - Google Patents
高速データアクセスオペレーション実行システムInfo
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Abstract
納データへの高速シーケンスアクセスができるシステム
および方法を与える。 【構成】DSPの第二I/Oポート21はバス15を介
してVRAMの並列アクセスポート23およびシリアル
アクセスポート25に結合される。DSPは、第一I/
Oポート19を経由して印加されるデータに応答してそ
の印加されたデータをVRAMに転送し格納する。この
格納されたデータは次いでシリアルアクセスポート25
を介してシリアルシーケンスとして(DSPにより)ア
クセスされる。このようなアクセスを与えるべく、シフ
トレジスタにデータを並列に転送するステップと、同期
(クロックで刻時)されたシリアルシーケンスとしてそ
のシフトレジスタから出力するステップとを含む。
Description
メモリアクセスシステム、特に高速シーケンスデータア
クセスを与えるシステムに関し、ニューラル・ネットワ
ーク計算等に必要な乗算/累積演算のようなシーケンス
計算に有用なものである。
は非常に多数の乗算/累積演算(multiply/accumulate
operations)が行われる。代表的な例ではこれらの計算
を行うのにDSP(デジタル信号プロセッサ)が使用さ
れる。なぜならばDSPは単一のメモリアクセスサイク
ル(一般的に75-125ナノ秒)内に多重かつ蓄積型
の演算を完了することができるからである。しかしなが
ら、廉価で高性能のニューラル・ネットワーク演算を与
えるにはDSPにシーケンスアクセス可能な非常に大き
な静的重み表(table of static weights。これらの重
みはデータ値である)が利用できなければならない。も
しもシーケンス的にアクセスできるこの表から得られる
データが当該アクセスサイクル時間内(すなわち75-
125ナノ秒以内)に得られないと、DSPはそのデー
タを待つことを余儀なくされる。その場合、DSPの最
大可能速度は利用できないことになる。
リ)は十分高速に(すなわち75-125ナノ秒以内
に)DSPにデータを与えることができる。しかしなが
ら、SRAMは高価につき、また高い電力を消費すると
いう欠点を伴う。
く、有用であるのは、ニューラル・ネットワーク等の分
野において必要とされるような高速メモリアクセスと高
速乗算/累積演算の双方を与えることのできる一層廉価
なシステムである。
てここに開示するのは、ニューラル・ネットワーク重み
データのような格納データに対して高速のシーケンスア
クセスを与えるDSPに使用するシリアルポート付きV
RAM(ビデオダイナミックRAM)である。
モリ、プロセッサ、およびデータバスを含むデータアク
セスシステムが与えられる。
リアルアクセスポートを有し、プロセッサは第一入力-
出力ポートおよび第二入力-出力ポートを有する。前記
データバスはプロセッサの第二入力-出力ポートを該メ
モリの並列およびシリアルアクセスポートに結合する。
このプロセッサは、印加されたデータを転送するための
該第一入力-出力ポートを介してデータに応答し、ま
た、該第二入力-出力ポート、該データバス、および並
列アクセスポートを介してデータ格納用メモリへ印加さ
れるデータに応答する。該第一入力-出力ポートは。次
いで該格納されたデータはシリアルアクセスポート経由
でシリアルシーケンスデータとしてプロセッサがアクセ
スする。
装置を使用してメモリに格納されたデータにシーケンス
的アクセスを行う方法が与えられる。この方法は、アク
セスに必要な一群のデータのアドレスを特定するステッ
プと、該データ群を該シフトレジ装置に並列に転送する
ステップと、該シフトレジスタ装置のシフト数に対応す
る計数値を特定するステップと、該計数値に従って該デ
ータ群をシリアルシーケンスとして出力するステップと
を含む。
ステム11が示されている。本システムはプロセッサ1
3、データ/アドレス/制御バス15、およびメモリ1
7を含む。
(図示してなし)等の外部源からデータ(入力変数又は
重み値等)を受信し、また情報を該ホストコンピュータ
ーに出力するための入力/出力ポート19を有する。ま
たプロセッサ13はメモリ17にアクセス(読み取りお
よび書き込み)を行うための第二入力/出力ポート21
を有する。このメモリは、プロセッサ13との間でデー
タを転送/受信するための並列ポート23を有する。こ
の並列ポート23を介してメモリ内に格納されているデ
ータにアクセスするため、各格納されたデータ値(エレ
メント)のアドレスが供給される。また該メモリ17は
プロセッサ13によってランダムにアクセスされる。こ
のメモリ17はまたプロセッサ13との間でデータを転
送/受信するためのシリアルポート25を有する。この
メモリに格納されるデータは一般的にマトリックス形式
に配置される。マトリックスのロケーションは当該ロケ
ーションの個々の行アドレスおよび列アドレスを特定す
ることによりアクセスできる。
フトレジスタ41付きVRAMメモリチップ37とVR
AMタイミング制御器39とを含む。
トレジスタとの間で転送/受信される。この内部シフト
レジスタ(図4に詳細を示す)はVRAMメモリマトリ
ックスの任意行の値で初期化(initialization)(すな
わち負荷(load)することができ、またその値をVRA
Mメモリマトリックスの任意行に転送(負荷解除)する
ことができる。シリアルポート25の利点はVRAM内
に格納されているデータへの高速シーケンスアクセスを
提供できることである。高速シーケンスアクセスは個々
のデータアドレスを特定することなしに行うことができ
る。
マイクロプロセッサ33(例えばアナログデバイスコー
ポレーション社から発売されているモデルADSP-2
101プロセッサ)、および通常の並列アクセスに加え
てメモリ17への高速シリアルアクセスを与えることの
できるメモリアクセス制御器35を含む。上記のよう
に、メモリ17はVRAMチップ37およびVRAMタ
イミング制御器39を含む。VRAMメモリチップ37
はテキサスインスツルメントコーポレーション社から発
売されているモデルTI44c251VRAM又はマイ
クロンテクノロジー社から発売されているモデルMT4
2C4064VRAMでよく、制御器39は例えばシグ
ネチックスコーポレーション社から発売されているモデ
ル74F1764でよい。
セス制御器35は、VRAM37に格納されている個別
のデータ値(例えばデータ値アレー内のデータ値の行ア
ドレスおよび列アドレス)を特定するための行アドレス
レジスタ43および列アドレスレジスタ45を含む。ま
たメモリアクセス制御器35はアクセスカウンタ47お
よび転送カウンタ49を含む。アクセスカウンタ47お
よび転送カウンタ49は、シリアルポート25経由でプ
ロセッサ13がアクセスしたVRAMロケーションの現
在アドレスを示すのに使用される。このアドレスカウン
タは当該アドレスの最下位ビット(例えば9ビット)を
収容し、転送カウンタ49は当該アドレスの最上位ビッ
ト(例えば先頭の9ビット)を収容する。メモリアクセ
ス制御器35はさらにアドレス-復号兼制御回路51を
含む。この回路51はマイクロプロセッサのメモリ空間
内のアドレスを、制御器のいろいろのレジスタに転写す
るものである。例えば制御回路51のアドレス-復号論
理回路はマイクロプロセッサ33のアドレス空間を制御
回路51の以下のレジスタおよび機能に転写する。 アドレス レジスタ/機能 xx0 行アドレスレジスタ(書き込み専用) xx1 列アドレスレジスタ(書き込み専用) xx2 VRAMへの通常アクセス(読み取り/書き込み) xx3 アクセスカウンタ(書き込み専用) xx4 転送カウンタ(書き込み専用) xx5 MISCモード制御レジスタ(書き込み専用) xx6 SAMアクセス(シリアルクロックを主張する) (読み取り/書き込み) xx7 強制SAM転送要求(書き込み専用)
はメモリ17内で利用できるメモリ空間よりも小さく、
データはメモリ37内に格納される。マイクロプロセッ
サ33がメモリ17内で利用できる全アドレス空間にア
クセスできるようにするためには、マイクロプロセッサ
は最初に行アドレスレジスタ43に、アドレスxx0へ
の書き込みによりメモリ17のロケーションの行アドレ
スを負荷し、次いでアドレスxx1への書き込みにより
当該ロケーションの列アドレスを45に負荷する。マイ
クロプロセッサは次にアドレスxx2にアクセスする。
これによってメモリアクセス制御器35が出力-イネー
ブル(OE)信号44、46(図3)をそれぞれ行およ
び列アドレスレジスタ、行アドレスレジスタ43、45
に印加し、それら行列アドレスをVRAMタイミング制
御器39に送り、適当なRQ(要求)信号52を主張す
る。VRAMタイミング制御器39は次いでRAS/C
AS信号18、20(図2)を主張すると共に、予定の
VRAM-アクセス時刻にVRAM37に至るアドレス
バス28上に適当なアドレス値を供給することにより、
メモリアクセスを完了する。このようにしてマイクロプ
ロセッサ33はVRAM37内の選択されたロケーショ
ン(アドレス)からデータを読み取り、又はそれへデー
タを書き込む。データは任意の順序でよい。
なわち後のシーケンスアクセスに適したシーケンスにデ
ータを並べる)と、本システムに特徴的な高速シーケン
スアクセスが以下のように開始される。最初に、要求さ
れた最初のデータワード(すなわちアクセスされるべき
最初のデータワード)の行アドレスが転送カウンタ49
(図3)に負荷され、次にその最初のデータワードの列
アドレスがアクセスカウンタ47に負荷される。次いで
(シリアルデータ転送のため)RQ(要求)信号52が
シリアル読み取りモードに設定され、アドレスxx7を
アクセスすることにより転送サイクルが開始される。こ
のアクセスオペレーションの結果、メモリアクセス制御
器35がアクセスカウンタ47および転送カウンタ49
にそれぞれ出力-イネーブル(OE)信号48、50を
印加する。これによって、アクセスカウンタ47、49
内の行/列アドレスを制御器39へ送信すること、およ
びシリアル要求信号(RQ)56を制御器39へ印加す
ることが可能となる。シリアル要求信号(RQ)56に
応答して、このVRAMタイミング制御器は、アドレス
バス27上に行/列アドレスを供給しつつ、RAS/C
AS信号18、20および転送信号58(図4)をVR
AMに印加することにより転送サイクルを完了する。転
送サイクルのこの完了動作の結果、当該行アドレスを有
するメモリロケーション内のデータ値のSAM又はシフ
トレジスタ41への転送が起きる。アクセスカウンタ4
7内の関連列アドレスは、SAM内のいずれのデータ値
が最初にシフト(出力)されるべきかを示す。
レス(xx6)をアクセスすることにより、データリス
トをシーケンス的にアクセスする。プロセッサがSAM
アクセスアドレスを主張する(特定する)度に以下の事
象が起きる。最初にシリアルクロック信号30(図2お
よび図3)が主張される(37に印加される)。その結
果、次のデータワードがSAM41からクロック出力さ
れ、シリアルポート25(図1)を経てプロセッサへ送
信される。次にアクセスカウンタ47が減数され、アク
セスカウンタ値(すなわちアクセスカウンタの内容)が
ゼロに等しくなると、転送カウンタ49が減数される。
この後、メモリアクセス制御器35(図2)によって転
送サイクルが開始される(強制される)。次に転送カウ
ンタ49から行アドレスが取り出され、アクセスカウン
タ47(これの内容はこのとき0となっていよう)から
SAMの開始アドレスが取り出される。このようにして
プロセッサは中間的アドレスを何ら供給することなくV
RAM内のデータにシーケンス的アクセスを行なう。プ
ロセッサは開始アドレスの供給を要求されるだけであ
る。
マトリックスの行幅の半分を有する)を備えたVRAM
を使用することによって、SAMの半分がデータの転送
に関与し、他の半分はデータのシフトに関与することが
できるようになっている。この型のVRAMアーキテク
チャーは、プロセッサがVRAMの転送サイクルに関与
することなくプロセッサがVRAMのデータにシーケン
ス的にアクセスすることを可能にする。この転送サイク
ルはプロセッサにとって「透明」である。
シリアルデータ出力の間のタイミング関係は図5に示す
通りである。
クセスオペレーションを行うことができるという本シス
テムの性能は、計算-集中的シーケンスオペレーション
(compute-intensive sequential operation)(例え
ば、ニューラル・ネットワーク計算に普遍的である高速
乗算/累積オペレーション)の実行にとって重要であ
る。ニューラル・ネットワーク構造の例は図6に示して
ある。関連するニューラル・ネット計算は、ニューラル
ネットの一層について下記方程式(1)で与えられる。
として、システム11がホストコンピューター(図示し
てなし)から重みデータ(Wij)を受信し、その後の
シーケンス的アクセスに適した予定シーケンス(その一
例を下記の表Iに示す)に従って重みデータを並列ポー
ト23経由でメモリに負荷することにより、メモリ17
内に重みデータ表を構築する。この表は重み値のアレー
(例えば各ロケーションが4ビット重み値を有するメモ
リロケーション/アドレスからなる512×512マト
リックス。)で表すことができる。 表 I (Wi,j) (第一層) W1,1 W1,2 W1,3 W1,4 W1,5 W1,6 W1,7 W1,8 W1,9 W1,10 W2,1 W2,2 ・ ・ ・ ・ ・ ・ ・ ・ W2,10 ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ W5,1 W5,2 ・ ・ ・ ・ ・ ・ ・ ・ W5,10 - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - (第二層) W1,1 W1,2 W1,3 W1,4 W1,5 W2,1 ・ ・ ・ W2,5 W3,1 ・ ・ ・ W3,5 (第三層) W1,1 W1,2 W1,3 W2,1 W2,2 W2,3 - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - -
ンス状に配置された三層リスト(データリスト)を表
す。ここにnは入力数でmは出力数を表す。一層の出力
は次の層の入力となる。例えば第一層にはn=10入力
(列)およびm=5出力(行)がある。第二層にはn=
5入力とm=3出力があり、第三層にはn=3入力とm
=2出力がある。
する代わりの方法として、シリアルポート25およびS
AM41を経由して負荷を行うことができる。
た後、ホストコンピューターから送られた入力値(X
i)がプロセッサ13内に局所的に格納される。(典型
的な場合、入力値の量(n)は約100である。)DS
Pは次いで各出力(Yj)について下記方程式(1)に
示す多重-蓄積型オペレーションを行う。
確実に入る、すなわち予め定義したしきい値に確実に合
致するように調節することができる。そのように調節さ
れたときはこの調節済みの値(Y')は次のようにYj
の関数として表すことが出きる。ただしnは入力(X)
の数である。
の出力の全数(Z)は次の式で表される。
DSP13はニューラル・ネットの各層について300
0MAC(多重/蓄積)オペレーションを行う。
は、全出力数(OT)は次の式で表される。
(Op)は次の式で表される。ただしZiはニューラル
・ネットへの入力(X)の初期数である。
オペレーションを許容するために、本システムのコンフ
ィギュレーション(アーキテクチャー)は、プロセッサ
13が(メモリ17のシリアルアクセスポート経由で)
最大毎秒40×106ワード(メモリロケーション)ま
でのメモリ内の重み値にアクセスできるようにしてい
る。これは通常の(並列)DRAMアクセス速度である
毎秒約5×106ワード(メモリロケーション)よりも
著しく高速である。
タがシリアルポート25を介してシフトレジスタに又は
シフトレジスタから転送される。そしてプロセッサは開
始アドレスの供給を要求されるだけで、シリアルポート
25がVRAM内に格納されているデータへの高速シー
ケンスアクセスを提供できるので、個々のデータアドレ
スを特定することなしに高速シーケンスアクセスを行う
ことができる。
分を有する分離したSAMを備えたVRAMを使用する
ことによりSAMの半分がデータの転送に関与し、他の
半分はデータのシフトに関与することができるようにな
っているので、プロセッサがVRAMの転送サイクルに
関与することなくプロセッサがVRAMのデータにシー
ケンス的アクセスを行うことが可能であり、このため本
システムはニューラル・ネットワーク計算に重要である
高速メモリアクセスおよび高速乗算/累積演算の双方を
与えることができ、しかも従来技術よりも廉価に実現で
きる。
アドレス/制御バス、およびVRAM(ビデオDRA
M)を含む本発明のシステムのブロック線図である。
メモリアクセス制御器を含むことを示す図である。
図である。
ク線図である。
DSPとVRAMとの間で転送されるメモリアドレス値
の間のタイミング関係を示す波形図である。
で、入力値(Xi)、重み値(Wij)、および出力値
(Yj)を示す。
Claims (2)
- 【請求項1】並列アクセスポートとシリアルポートとを
有するデータ格納用メモリ装置と、 第一入力-出力ポートと第二入力-出力ポートとを有する
処理装置と、 該処理装置の該第二入力-出力ポートを該メモリ装置の
該並列およびシリアルアクセスポートに結合するための
データバスとを含み、 該処理装置が該第一入力-出力ポート、該データバス、
および該並列アクセスポートを介して印加されるデータ
に応答して該データ他を該第二入力-出力ポート、該デ
ータバス、および該並列アクセスポートを介して該メモ
リ装置に転送して格納させると共に該シリアルアクセス
ポートを介して該格納されたデータにシリアルシーケン
スとしてアクセスするようにされていることを特徴とす
るデータアクセスシステム。 - 【請求項2】シフトレジスタ装置を使用してメモリに格
納されたデータにシーケンス的アクセスを行う方法であ
って、 一群のデータにアクセスするため該データ群のアドレス
を特定するステップと、 該シフトレジ装置へ該データ群を並列に転送するステッ
プと、 該シフトレジスタ装置のシフト数の計数値を特定するス
テップと、 該データ群を該計数値に従ってシリアルシーケンスとし
て出力するステップとを含むデータアクセス方法。
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