JPH0622034B2 - マルチポートベクトルレジスタファイル - Google Patents
マルチポートベクトルレジスタファイルInfo
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- JPH0622034B2 JPH0622034B2 JP63507500A JP50750088A JPH0622034B2 JP H0622034 B2 JPH0622034 B2 JP H0622034B2 JP 63507500 A JP63507500 A JP 63507500A JP 50750088 A JP50750088 A JP 50750088A JP H0622034 B2 JPH0622034 B2 JP H0622034B2
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- 239000013598 vector Substances 0.000 title claims abstract description 364
- 238000000034 method Methods 0.000 claims abstract description 11
- 230000004044 response Effects 0.000 claims description 60
- 238000012545 processing Methods 0.000 claims description 43
- 238000003491 array Methods 0.000 claims description 24
- 238000001514 detection method Methods 0.000 claims description 10
- 239000011159 matrix material Substances 0.000 claims 6
- 230000008878 coupling Effects 0.000 claims 3
- 238000010168 coupling process Methods 0.000 claims 3
- 238000005859 coupling reaction Methods 0.000 claims 3
- 238000004458 analytical method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 230000007717 exclusion Effects 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 210000004027 cell Anatomy 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 210000003126 m-cell Anatomy 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002420 orchard Substances 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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- G06F9/30105—Register structure
- G06F9/30112—Register structure comprising data of variable length
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- G06—COMPUTING; CALCULATING OR COUNTING
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Description
【発明の詳細な説明】 Ｉ．発明の背景 本発明は、一般的にはメモリの分野に関し、特定的には
データプロセッサのためのベクトルレジスタの分野に関
する。
データプロセッサのためのベクトルレジスタの分野に関
する。
コンピュータは、屡々アクセスするデータを記憶するた
めに、長期に亘って特別目的及び汎用の両レジスタを使
用していた。近年に至ってベクトル指令によって作動す
るデータであるベクトル要素を記憶するベクトルレジス
タが若干のコンピュータに付加された。ベクトル処理
は、順次データ要素に遂行される急速な繰返し動作に特
に適する。ベクトルレジスタの例は、クレイＪｒ．の合
衆国特許4,128,880号、チェン等の合衆国特許4,636,942
号、及びチェン等の合衆国特許4,661,900号に示されて
いる。
めに、長期に亘って特別目的及び汎用の両レジスタを使
用していた。近年に至ってベクトル指令によって作動す
るデータであるベクトル要素を記憶するベクトルレジス
タが若干のコンピュータに付加された。ベクトル処理
は、順次データ要素に遂行される急速な繰返し動作に特
に適する。ベクトルレジスタの例は、クレイＪｒ．の合
衆国特許4,128,880号、チェン等の合衆国特許4,636,942
号、及びチェン等の合衆国特許4,661,900号に示されて
いる。
ベクトル処理は屡々パイプライン形状で遂行される。ベ
クトル要素のフェッチ、それらに対する演算動作の遂
行、及び結果の記憶の仕事は、専用のハードウェアによ
って並列に実行される小断片に細分される。ベクトル動
作が反覆性であるため、このようなパイプライン方式
は、もしベクトルレジスタが全てのパイプライン段に対
して充分なベクトル要素を同時に発生することが可能で
あり、また結果を記憶することが可能であれば、パイプ
ライン段の数にほぼ等しい係数まで処理の速さを増加さ
せる。“チェイニング(Chaining)”なる語は、若干の動
作から得られた結果を、遅延を付加することなく後の動
作にオペランドとして使用するメカニズムを指すために
使用される。事情は若干異なるが、前記チェン等の合衆
国特許4,661,900号にチェイニングの検討がなされてい
る。
クトル要素のフェッチ、それらに対する演算動作の遂
行、及び結果の記憶の仕事は、専用のハードウェアによ
って並列に実行される小断片に細分される。ベクトル動
作が反覆性であるため、このようなパイプライン方式
は、もしベクトルレジスタが全てのパイプライン段に対
して充分なベクトル要素を同時に発生することが可能で
あり、また結果を記憶することが可能であれば、パイプ
ライン段の数にほぼ等しい係数まで処理の速さを増加さ
せる。“チェイニング(Chaining)”なる語は、若干の動
作から得られた結果を、遅延を付加することなく後の動
作にオペランドとして使用するメカニズムを指すために
使用される。事情は若干異なるが、前記チェン等の合衆
国特許4,661,900号にチェイニングの検討がなされてい
る。
しかしながら、チェイニング及びパイプライン処理を使
用してさえ、従来のベクトルレジスタは若干の欠陥を呈
する。例えば、もしベクトルを主メモリ内に記憶させれ
ば大きいメモリ遅延を生じ、またメモリとベクトルプロ
セッサとの間に広帯域通信路を設けなければならない。
従って、ベクトルは特別なベクトルレジスタ内に記憶さ
せることが好ましい。
用してさえ、従来のベクトルレジスタは若干の欠陥を呈
する。例えば、もしベクトルを主メモリ内に記憶させれ
ば大きいメモリ遅延を生じ、またメモリとベクトルプロ
セッサとの間に広帯域通信路を設けなければならない。
従って、ベクトルは特別なベクトルレジスタ内に記憶さ
せることが好ましい。
特別なベクトルレジスタの設計には、若干のトレードオ
フが包含される。一方はハードウェア価格であり、他方
は性能である。速さ及び適応性の両者を得るために、ベ
クトルレジスタはフリップフロップ或はラッチを使用し
て手作業で得られる。しかしこのようなレジスタはかさ
ばると共に高価になる。普通のＲＡＭチップを使用すれ
ば寸法及び価格の問題からは回避できるが、これらのチ
ップのモノリシック構成のためにアクセス要求が満足さ
れない。
フが包含される。一方はハードウェア価格であり、他方
は性能である。速さ及び適応性の両者を得るために、ベ
クトルレジスタはフリップフロップ或はラッチを使用し
て手作業で得られる。しかしこのようなレジスタはかさ
ばると共に高価になる。普通のＲＡＭチップを使用すれ
ば寸法及び価格の問題からは回避できるが、これらのチ
ップのモノリシック構成のためにアクセス要求が満足さ
れない。
ベクトルレジスタは複数の処理の流れにオペランドを供
給し、また結果を受入れなければならない。性能を最高
にするためには、ベクトルレジスタファイルは各プロセ
ッササイクル中に複数の同時アクセスを維持しなければ
ならない。この要求は、普通のＲＡＭ成分を使用して達
成することは困難である。
給し、また結果を受入れなければならない。性能を最高
にするためには、ベクトルレジスタファイルは各プロセ
ッササイクル中に複数の同時アクセスを維持しなければ
ならない。この要求は、普通のＲＡＭ成分を使用して達
成することは困難である。
更に、ベクトルレジスタはオペランドを交換するために
処理要素に物理的に接続する必要がある。これらの接続
は屡々過大なピン要求、過大な信号負荷及びワイヤ配分
に基く競合の諸問題を発生する。
処理要素に物理的に接続する必要がある。これらの接続
は屡々過大なピン要求、過大な信号負荷及びワイヤ配分
に基く競合の諸問題を発生する。
最後に、ベクトル処理の主目的は高い処理性能を達成す
ることである。従って記憶要素を極めて短時間周期で循
環させる必要がある。従来のＲＡＭチップを使用すると
アドレス配分、ＲＡＭアクセス時間、及びデータ配分を
含ませるのに必要なサイクルのために短時間周期を達成
することは困難である。高速の達成は、クロックスキュ
ーを許容する必要があるために更に複雑になる。
ることである。従って記憶要素を極めて短時間周期で循
環させる必要がある。従来のＲＡＭチップを使用すると
アドレス配分、ＲＡＭアクセス時間、及びデータ配分を
含ませるのに必要なサイクルのために短時間周期を達成
することは困難である。高速の達成は、クロックスキュ
ーを許容する必要があるために更に複雑になる。
従って本発明の目的は、例えば短いサイクル時間を使用
することによって、ベクトル処理をスピードアップする
ために極めて効率的に使用可能なベクトルレジスタを提
供することである。
することによって、ベクトル処理をスピードアップする
ために極めて効率的に使用可能なベクトルレジスタを提
供することである。
また非標準ＲＡＭセル技術を使用し、高速ベクトルレジ
スタのアクセス要求を満足するベクトルレジスタを形成
することも本発明の目的である。
スタのアクセス要求を満足するベクトルレジスタを形成
することも本発明の目的である。
本発明の別の目的は、ベクトルレジスタと処理要素との
間の物理的相互接続問題を最小にすることである。
間の物理的相互接続問題を最小にすることである。
本発明の更に別の目的は、ベクトルレジスタへの同時多
重アクセスを設けることによって、重ね技術及びパイプ
ライン処理を使用するようにベクトルレジスタの能力を
改良することである。
重アクセスを設けることによって、重ね技術及びパイプ
ライン処理を使用するようにベクトルレジスタの能力を
改良することである。
本発明の更に別の目的は、任意の個々のレジスタへの連
続的なレジスタアクセス中の競合を最低にするベクトル
レジスタを提供することである。
続的なレジスタアクセス中の競合を最低にするベクトル
レジスタを提供することである。
本発明の付加的な目的及び長所は、部分的に以下の説明
の中で述べまた部分的にはこの説明から明白になろう。
或はこれらの目的及び長所は本発明の実行によって習得
できるであろう。本発明の目的及び長所は、特に請求の
範囲において指摘する方法及び装置によって実現し、達
成することが可能である。
の中で述べまた部分的にはこの説明から明白になろう。
或はこれらの目的及び長所は本発明の実行によって習得
できるであろう。本発明の目的及び長所は、特に請求の
範囲において指摘する方法及び装置によって実現し、達
成することが可能である。
II．発明の概要 本発明は従来技術の諸問題を解消し、同時読出し動作並
びに同時書込み動作が可能なベクトルレジスタによって
上述した目的を達成する。
びに同時書込み動作が可能なベクトルレジスタによって
上述した目的を達成する。
これらの目的を達成するために、及び本発明の目的によ
れば、実施例に示し以下に詳述するように、書込みアド
レスを有する書込み命令或は読出しアドレスを有する読
出し命令の何れかからなる複数のファイルアクセス要求
に同時にサービスできる本発明のベクトルレジスタファ
イルは；データを記憶するレジスタアレー；レジスタア
レーに結合され、読出し選択信号に応答して複数の読出
しポートの少なくとも２つを通して記憶したデータを同
時に出力する読出し手段；レジスタアレーに結合され、
書込み選択信号に応答して複数の書込みポートの少なく
とも２つを通して該アレー内にデータを同時に記憶させ
る書込み手段；読出し手段に結合され、読出しアドレス
及び読出し命令に応答して読出し選択信号を発生する第
１の選択手段；及び書込み手段に結合され、書込みアド
レス及び書込み命令に応答して書込み選択信号を発生す
る第２の選択手段を具備する。
れば、実施例に示し以下に詳述するように、書込みアド
レスを有する書込み命令或は読出しアドレスを有する読
出し命令の何れかからなる複数のファイルアクセス要求
に同時にサービスできる本発明のベクトルレジスタファ
イルは；データを記憶するレジスタアレー；レジスタア
レーに結合され、読出し選択信号に応答して複数の読出
しポートの少なくとも２つを通して記憶したデータを同
時に出力する読出し手段；レジスタアレーに結合され、
書込み選択信号に応答して複数の書込みポートの少なく
とも２つを通して該アレー内にデータを同時に記憶させ
る書込み手段；読出し手段に結合され、読出しアドレス
及び読出し命令に応答して読出し選択信号を発生する第
１の選択手段；及び書込み手段に結合され、書込みアド
レス及び書込み命令に応答して書込み選択信号を発生す
る第２の選択手段を具備する。
詳述すれば、本発明のベクトルレジスタは経済的なＲＡ
Ｍセル構造を使用するが、このＲＡＭを独立して循環可
能なより小さいユニットに分割してアクセスを容易にし
ている。ＲＡＭ構造は、独立的にアクセス可能な規定
数、例えば１６に分割される。これによって独立的にア
クセス可能な読出しポート及び書込みポートを複数設け
ることが可能とする。更に、ベクトルレジスタを、ずら
せてらせん状にした記憶要素パターンのバンク（床屋の
看板柱技術とも呼ばれる）に配列することによってバン
ク間の競合数を減少させることができ、またベクトルレ
ジスタの一部の記憶待合せによって、バンクが一時的に
繁忙の時は結果を一時的に記憶させることができる。
Ｍセル構造を使用するが、このＲＡＭを独立して循環可
能なより小さいユニットに分割してアクセスを容易にし
ている。ＲＡＭ構造は、独立的にアクセス可能な規定
数、例えば１６に分割される。これによって独立的にア
クセス可能な読出しポート及び書込みポートを複数設け
ることが可能とする。更に、ベクトルレジスタを、ずら
せてらせん状にした記憶要素パターンのバンク（床屋の
看板柱技術とも呼ばれる）に配列することによってバン
ク間の競合数を減少させることができ、またベクトルレ
ジスタの一部の記憶待合せによって、バンクが一時的に
繁忙の時は結果を一時的に記憶させることができる。
ＲＡＭ構造の使用は、ＲＡＭのアクセス時間中に重なり
合う信号を配分可能ならしめるべく、アドレス及びデー
タを局部的にラッチすることによって能率的になる。ま
た個々のバンクのアドレスを局部的に選択することによ
ってクロックスキューは、これもまた局部的に発生され
る書込みパルスのスキューと同様に最低になる。
合う信号を配分可能ならしめるべく、アドレス及びデー
タを局部的にラッチすることによって能率的になる。ま
た個々のバンクのアドレスを局部的に選択することによ
ってクロックスキューは、これもまた局部的に発生され
る書込みパルスのスキューと同様に最低になる。
各処理要素毎に若干の専用読出しポート及び書込みポー
トを使用することによってレジスタと処理要素との間の
接続を簡略化することが可能となり、それによって競合
数も減少させることができる。データ源及び結果のルー
チングの局部的選択、並びにベクトルレジスタと同一接
続を使用したスカラレジスタの使用によって、競合数は
更に減少する。
トを使用することによってレジスタと処理要素との間の
接続を簡略化することが可能となり、それによって競合
数も減少させることができる。データ源及び結果のルー
チングの局部的選択、並びにベクトルレジスタと同一接
続を使用したスカラレジスタの使用によって、競合数は
更に減少する。
本明細書に組合わされ、本明細書の一部をなす添附図面
は本発明の一実施例を示し、その説明と共に本発明の原
理を解説する。
は本発明の一実施例を示し、その説明と共に本発明の原
理を解説する。
III．図面の簡単な説明 第１図は本発明によるベクトルレジスタの好ましい実施
例を組入れたデータ処理システムの図であり、 第２図は本発明のベクトルレジスタの好ましい実施例を
組入れた第１図のベクトル処理ユニットのブロック線図
であり、 第３Ａ図及び第３Ｂ図は第２図内のベクトルレジスタの
好ましい実施例内の要素の回路図であり、 第４図は第３Ａ図及び第３Ｂ図に示すベクトルレジスタ
における読出し及び書込みのタイミング図であり、 第５図は本発明の好ましい実施例内のベクトルレジスタ
要素のらせん状或は“床屋の看板柱”配列を示す概念図
であり、 第６図は本発明による競合検出回路の好ましい実施例の
ブロック線図であり、 第７図は第２図の乗算ユニット７０のためのアドレス発
生回路の好ましい実施例であり、 第８図は第２図の加算ユニット８０のためのアドレス発
生回路の好ましい実施例であり、そして 第９図は第２図のマスクユニット９０のためのアドレス
発生回路の好ましい実施例である。
例を組入れたデータ処理システムの図であり、 第２図は本発明のベクトルレジスタの好ましい実施例を
組入れた第１図のベクトル処理ユニットのブロック線図
であり、 第３Ａ図及び第３Ｂ図は第２図内のベクトルレジスタの
好ましい実施例内の要素の回路図であり、 第４図は第３Ａ図及び第３Ｂ図に示すベクトルレジスタ
における読出し及び書込みのタイミング図であり、 第５図は本発明の好ましい実施例内のベクトルレジスタ
要素のらせん状或は“床屋の看板柱”配列を示す概念図
であり、 第６図は本発明による競合検出回路の好ましい実施例の
ブロック線図であり、 第７図は第２図の乗算ユニット７０のためのアドレス発
生回路の好ましい実施例であり、 第８図は第２図の加算ユニット８０のためのアドレス発
生回路の好ましい実施例であり、そして 第９図は第２図のマスクユニット９０のためのアドレス
発生回路の好ましい実施例である。
IV．好ましい実施例の説明 添附図面に例示してある現在では好ましい本発明の実施
例に関して詳細に説明する。
例に関して詳細に説明する。
第１図は各種要素からなるデータ処理システム１０の例
を示す。ベクトル処理ユニット３０は、本発明のベクト
ルレジスタファイルの好ましい実施例を含む。指令処理
ユニット２５は、指令解析回路を含み、該回路はメモリ
処理ユニット２０から指令を受け、スカラ処理ユニット
１５へ指令データを送る。スカラ処理ユニット１５は全
てのスカラ指令を実行し、ベクトル指令及びベクトルデ
ータをベクトル処理ユニット３０へ送る。メモリ処理ユ
ニット２０は、指令処理ユニット２５、スカラ処理ユニ
ット１５、及びベクトル処理ユニット３０から制御信号
及びデータ信号を受け、これらの信号を調停し、処理
し、そしてこれらの信号に応答する。データ処理システ
ム１０内には他の要素が存在していても差支えないが、
これらの要素の理解は本発明の理解には不必要である。
を示す。ベクトル処理ユニット３０は、本発明のベクト
ルレジスタファイルの好ましい実施例を含む。指令処理
ユニット２５は、指令解析回路を含み、該回路はメモリ
処理ユニット２０から指令を受け、スカラ処理ユニット
１５へ指令データを送る。スカラ処理ユニット１５は全
てのスカラ指令を実行し、ベクトル指令及びベクトルデ
ータをベクトル処理ユニット３０へ送る。メモリ処理ユ
ニット２０は、指令処理ユニット２５、スカラ処理ユニ
ット１５、及びベクトル処理ユニット３０から制御信号
及びデータ信号を受け、これらの信号を調停し、処理
し、そしてこれらの信号に応答する。データ処理システ
ム１０内には他の要素が存在していても差支えないが、
これらの要素の理解は本発明の理解には不必要である。
第２図は、第１図内のベクトル処理ユニット３０の好ま
しい実施例を示す図である。第２図に示すように、ベク
トル処理ユニット３０は、データ処理システム１０との
主インターフェイスとしての制御論理ユニット６０、及
びファイルアクセス要求にサービスするためのベクトル
レジスタファイル３５を含む。ファイルアクセス要求と
は、書込み制御信号及び書込みアドレスからなる書込要
求、或は読出し制御信号及び読出しアドレスからなる読
出し要求の何れかであることができる。ベクトルレジス
タファイル３５は、WT.PORT 0〜WT.PORT 2と名付け参照
番号４１〜４３を附した複数の書込みポート、及びRD.P
ORT 0〜RD.PORT 4と名付け参照番号５１〜５５を附した
複数の読出しポートを含む。書込みポートは書込み制御
信号、書込みアドレス及び書込みデータを受ける。例え
ば、書込みポート４２（WT.PORT０）に対する書込み制
御信号は、制御論理ユニット６０からのWPORT 0.WT.EN
信号である。これもまた制御論理ユニット６０から受け
る書込みアドレスは、WPORT 0、VREG.SEL及びWPORT 0.V
ELM.ADR信号である。
しい実施例を示す図である。第２図に示すように、ベク
トル処理ユニット３０は、データ処理システム１０との
主インターフェイスとしての制御論理ユニット６０、及
びファイルアクセス要求にサービスするためのベクトル
レジスタファイル３５を含む。ファイルアクセス要求と
は、書込み制御信号及び書込みアドレスからなる書込要
求、或は読出し制御信号及び読出しアドレスからなる読
出し要求の何れかであることができる。ベクトルレジス
タファイル３５は、WT.PORT 0〜WT.PORT 2と名付け参照
番号４１〜４３を附した複数の書込みポート、及びRD.P
ORT 0〜RD.PORT 4と名付け参照番号５１〜５５を附した
複数の読出しポートを含む。書込みポートは書込み制御
信号、書込みアドレス及び書込みデータを受ける。例え
ば、書込みポート４２（WT.PORT０）に対する書込み制
御信号は、制御論理ユニット６０からのWPORT 0.WT.EN
信号である。これもまた制御論理ユニット６０から受け
る書込みアドレスは、WPORT 0、VREG.SEL及びWPORT 0.V
ELM.ADR信号である。
書込みポート４２のための書込みデータは、制御論理ユ
ニット６０によって供給されるデータラインから到来す
る。他の書込みポートは、WT.PORT 1及びWT.PORT 2が、
ベクトル乗算ユニット７０及びベクトル加算ユニット８
０のような他の回路要素の出力からデータを受けること
を除いては、類似している。全ての書込みポートはそれ
らの制御信号を制御論理ユニット６０から受ける。
ニット６０によって供給されるデータラインから到来す
る。他の書込みポートは、WT.PORT 1及びWT.PORT 2が、
ベクトル乗算ユニット７０及びベクトル加算ユニット８
０のような他の回路要素の出力からデータを受けること
を除いては、類似している。全ての書込みポートはそれ
らの制御信号を制御論理ユニット６０から受ける。
読出しポートは書込みポートと同様に動作する。例え
ば、RD.PORT 0に対応する読出しポート５３は、制御論
理ユニット６０から制御信号RPORT 0.RD.EN、及びアド
レス信号RPORT 0.VREG.SEL及びRPORT 0.VELM.ADRを受け
る。読出しポート５３からの読出しデータはマスクユニ
ット９０へ供給される。
ば、RD.PORT 0に対応する読出しポート５３は、制御論
理ユニット６０から制御信号RPORT 0.RD.EN、及びアド
レス信号RPORT 0.VREG.SEL及びRPORT 0.VELM.ADRを受け
る。読出しポート５３からの読出しデータはマスクユニ
ット９０へ供給される。
他の読出しポートも制御論理ユニット６０から制御信号
及びアドレス信号を受ける。読出しポート５５（RD.POR
T 1）及び５４（RD.PORT 2）からの出力はベクトル乗算
ユニット７０へ接続され、また読出しポート５２（RD.P
ORT３）及び５１（RD.PORT 4）の出力はベクトル加算ユ
ニット８０へ接続される。
及びアドレス信号を受ける。読出しポート５５（RD.POR
T 1）及び５４（RD.PORT 2）からの出力はベクトル乗算
ユニット７０へ接続され、また読出しポート５２（RD.P
ORT３）及び５１（RD.PORT 4）の出力はベクトル加算ユ
ニット８０へ接続される。
これらのインターフェイス論理回路の他に制御論理ユニ
ット６０は、好ましくは制御論理回路（その若干に関し
ては以下に説明する）及び指令解析回路を含む。指令解
析回路はスカラ処理ユニット１５から情報（即ちベクト
ル指令）を受け、この情報を使用してベクトル乗算ユニ
ット７０、ベクトル加算ユニット８０或はマスクユニッ
ト９０の動作を制御する。制御論理ユニット６０内の制
御論理回路は、ベクトル処理ユニット内の全ての活動の
スケジューリングを監督する。
ット６０は、好ましくは制御論理回路（その若干に関し
ては以下に説明する）及び指令解析回路を含む。指令解
析回路はスカラ処理ユニット１５から情報（即ちベクト
ル指令）を受け、この情報を使用してベクトル乗算ユニ
ット７０、ベクトル加算ユニット８０或はマスクユニッ
ト９０の動作を制御する。制御論理ユニット６０内の制
御論理回路は、ベクトル処理ユニット内の全ての活動の
スケジューリングを監督する。
ベクトルレジスタファイル３５の詳細を第３Ａ図及び第
３Ｂ図に示す。これらの図に示されている回路は単一の
集積回路チップ上に集積して速度増加という所望の目的
を達成することが好ましい。ベクトルレジスタファイル
は、データを記憶するためのレジスタアレー９９を含
む。このレジスタアレー９９は変形したＲＡＭ構造であ
ることが好ましい。レジスタアレー９９は複数のサブア
レー１００〜１１５（VREG 0〜VREG 15）からなり、こ
れらのサブアレーが一緒になってベクトルレジスタのフ
ァイルを形成している。好ましくは、各サブアレーは６
４要素を有し、従ってレジスタアレー９９は1,024の６
４ビット要素（即ち8,192バイト）の合計記憶容量を提
供する。勿論本発明によれば異なるサイズのアレー及び
異なる構成のアレーを使用することが可能である。
３Ｂ図に示す。これらの図に示されている回路は単一の
集積回路チップ上に集積して速度増加という所望の目的
を達成することが好ましい。ベクトルレジスタファイル
は、データを記憶するためのレジスタアレー９９を含
む。このレジスタアレー９９は変形したＲＡＭ構造であ
ることが好ましい。レジスタアレー９９は複数のサブア
レー１００〜１１５（VREG 0〜VREG 15）からなり、こ
れらのサブアレーが一緒になってベクトルレジスタのフ
ァイルを形成している。好ましくは、各サブアレーは６
４要素を有し、従ってレジスタアレー９９は1,024の６
４ビット要素（即ち8,192バイト）の合計記憶容量を提
供する。勿論本発明によれば異なるサイズのアレー及び
異なる構成のアレーを使用することが可能である。
第３Ｂ図に示すように、レジスタアレー９９は複数のサ
ブアレー部分で構成することが好ましい。好ましい実施
例においては、レジスタアレー９９に論理的に１６サブ
アレーからなる。本発明の好ましい実施例においては、
レジスタアレー９９は物理的に８デミアレーに“スライ
ス”されており、各デミアレーは６４要素ずつの１６サ
ブアレーからなる。これらの各要素は８データビット及
び１パリティビットを有する。第３Ａ図及び第３Ｂ図は
1,024バイトを有するベクトルレジスタアレー９９の
“スライス”を示す。しかし、スライスの使用が好まし
いのではあるが、本発明の広い面によれば必要なもので
はない。
ブアレー部分で構成することが好ましい。好ましい実施
例においては、レジスタアレー９９に論理的に１６サブ
アレーからなる。本発明の好ましい実施例においては、
レジスタアレー９９は物理的に８デミアレーに“スライ
ス”されており、各デミアレーは６４要素ずつの１６サ
ブアレーからなる。これらの各要素は８データビット及
び１パリティビットを有する。第３Ａ図及び第３Ｂ図は
1,024バイトを有するベクトルレジスタアレー９９の
“スライス”を示す。しかし、スライスの使用が好まし
いのではあるが、本発明の広い面によれば必要なもので
はない。
書込みポート及び読出しポートの両方のためのアドレス
は２部分に分割される。RPORTx.VREG.SEL或はWPORTx.VR
EG.SELで表わされる第１部分（小文字の“ｘ”は説明す
る読出しポート或は書込みポートを特定する）は、１６
のサブアレーの１つを選択するのに使用される。好まし
い実施例においては、これらの各信号は４ビットからな
ることが好ましい。アドレスの第２部分はRPORTx. VEL
M.ADR或はWPORTx.VELM.ADRに対応し、選択されたサブア
レー内の６４要素の１つを選択するのに使用される。本
発明の好ましい実施例においては、これらの信号は６ビ
ットを有する。
は２部分に分割される。RPORTx.VREG.SEL或はWPORTx.VR
EG.SELで表わされる第１部分（小文字の“ｘ”は説明す
る読出しポート或は書込みポートを特定する）は、１６
のサブアレーの１つを選択するのに使用される。好まし
い実施例においては、これらの各信号は４ビットからな
ることが好ましい。アドレスの第２部分はRPORTx. VEL
M.ADR或はWPORTx.VELM.ADRに対応し、選択されたサブア
レー内の６４要素の１つを選択するのに使用される。本
発明の好ましい実施例においては、これらの信号は６ビ
ットを有する。
本発明のベクトルレジスタファイルは、スカラ値を収容
するスカラレジスタファイル（第３Ａ図参照）をも含
む。第３Ａ図に示すように、スカラレジスタ１２０〜１
２４はこれらのスカラ値を収納する。各スカラレジスタ
１２０〜１２４は１対のラッチ120a/120b〜124a/124bに
よって構成されている。本発明の好ましい実施例におい
ては、５つの読出しポートのそれぞれに１つのスカラレ
ジスタが専用されているが、このような対応は本発明の
全ての実施例に必ずしも必要ではない。
するスカラレジスタファイル（第３Ａ図参照）をも含
む。第３Ａ図に示すように、スカラレジスタ１２０〜１
２４はこれらのスカラ値を収納する。各スカラレジスタ
１２０〜１２４は１対のラッチ120a/120b〜124a/124bに
よって構成されている。本発明の好ましい実施例におい
ては、５つの読出しポートのそれぞれに１つのスカラレ
ジスタが専用されているが、このような対応は本発明の
全ての実施例に必ずしも必要ではない。
スカラレジスタ１２０〜１２４は、それぞれのための適
切な制御信号SCAL 0.LD〜SCAL 4.LDに応答してWPORT 0.
データラインからロードすることが好ましい。SCALx.LD
信号は制御論理ユニット６０内の指令解析回路から受け
る。SCAL 0.LD〜SCAL 4.LD信号の値に依存してそれぞれ
のスカラレジスタ１２０〜１２４は、クロックパルスTA
CLKによってその出力を再循環させるか、或はWPORT 0
ラインからのデータをロードする。
切な制御信号SCAL 0.LD〜SCAL 4.LDに応答してWPORT 0.
データラインからロードすることが好ましい。SCALx.LD
信号は制御論理ユニット６０内の指令解析回路から受け
る。SCAL 0.LD〜SCAL 4.LD信号の値に依存してそれぞれ
のスカラレジスタ１２０〜１２４は、クロックパルスTA
CLKによってその出力を再循環させるか、或はWPORT 0
ラインからのデータをロードする。
第３Ａ図に示すように、スカラレジスタ１２０〜１２４
の出力はそれぞれＳ０〜Ｓ４で表わされる。各スカラレ
ジスタ１２０〜１２４もレジスタアレー９９の要素と同
様に６４ビット巾であり、合計８ビットのパリティを含
む。好ましくはスカラレジスタも、それぞれレジスタア
レー９９のそれぞれのスライスに対応する８つの等サイ
ズ要素のスライスでで構成する。
の出力はそれぞれＳ０〜Ｓ４で表わされる。各スカラレ
ジスタ１２０〜１２４もレジスタアレー９９の要素と同
様に６４ビット巾であり、合計８ビットのパリティを含
む。好ましくはスカラレジスタも、それぞれレジスタア
レー９９のそれぞれのスライスに対応する８つの等サイ
ズ要素のスライスでで構成する。
本発明によれば、ベクトルレジスタファイルは読出し手
段を含む。読出し手段はレジスタアレーに結合され、読
出し選択信号に応答して記憶されたデータをレジスタア
レーから少なくとも２つの読出しポートを通して同時に
出力する。読出し手段は少なくとも２つのサブアレーか
らデータを同時に出力する信号ルーチング手段をも含む
ことができる。第３Ａ図及び第３Ｂ図に示す本発明のベ
クトルレジスタファイルの好ましい実施例においては、
信号ルーチング手段は複数のマルチプレクサを含み、各
マルチプレクサの入力はサブアレーに、また出力はそれ
ぞれ読出しポートの各々に結合されている。マルチプレ
クサ１３０〜１３４は読出し手段として作用する。
段を含む。読出し手段はレジスタアレーに結合され、読
出し選択信号に応答して記憶されたデータをレジスタア
レーから少なくとも２つの読出しポートを通して同時に
出力する。読出し手段は少なくとも２つのサブアレーか
らデータを同時に出力する信号ルーチング手段をも含む
ことができる。第３Ａ図及び第３Ｂ図に示す本発明のベ
クトルレジスタファイルの好ましい実施例においては、
信号ルーチング手段は複数のマルチプレクサを含み、各
マルチプレクサの入力はサブアレーに、また出力はそれ
ぞれ読出しポートの各々に結合されている。マルチプレ
クサ１３０〜１３４は読出し手段として作用する。
各マルチプレクサ１３０〜１３４は１６の入力を有し、
これらの各入力はそれぞれサブアレー１００〜１１５の
各々に接続されている。各マルチプレクサ１３０〜１３
４は１つの出力を有し、この出力は、結果的に、読出し
ポートの各々に結合することができる。各マルチプレク
サ１３０〜１３４が発生する出力は、レジスタサブアレ
ーから受ける入力の１つに一致する。各マルチプレクサ
１３０〜１３４は選択端子ＳＥＬをも有し、これらの各
端子は読出し論理回路２１０から、どどのサブアレーか
らデータを読出すのかを識別する異なる４ビットの選択
コードを受ける。各マルチプレクサ１３０〜１３４のた
めの４ビット選択コードは同時に発生し、それによって
少なくとも２つのサブアレーからのデータが同時に出力
される。
これらの各入力はそれぞれサブアレー１００〜１１５の
各々に接続されている。各マルチプレクサ１３０〜１３
４は１つの出力を有し、この出力は、結果的に、読出し
ポートの各々に結合することができる。各マルチプレク
サ１３０〜１３４が発生する出力は、レジスタサブアレ
ーから受ける入力の１つに一致する。各マルチプレクサ
１３０〜１３４は選択端子ＳＥＬをも有し、これらの各
端子は読出し論理回路２１０から、どどのサブアレーか
らデータを読出すのかを識別する異なる４ビットの選択
コードを受ける。各マルチプレクサ１３０〜１３４のた
めの４ビット選択コードは同時に発生し、それによって
少なくとも２つのサブアレーからのデータが同時に出力
される。
本発明のベクトルレジスタファイルは、読出し手段の一
部として、選択信号に応答してスカラレジスタファイル
の内容を出力する手段をも含む。第３Ａ図及び第３Ｂ図
から自由なように、異なるスカラレジスタファイル１２
０〜１２４の内容を出力するために、それぞれマルチプ
レクサ１４０〜１４を使用することができる。各マルチ
プレクサ１４０〜１４４の一方の入力はそれぞれマルチ
プレクサ１３０〜１３４の各々の出力に接続され、第２
の入力はスカラレジスタ１２０〜１２４の各々の出力に
結合されている。各マルチプレクサ１４０〜１４４は選
択入力（ＳＥＬ）を有し、それぞれ信号SCAL 0.SEL〜SC
AL 4.SELを受けるように結合されている。これらの選択
信号は、クロック入力信号AT CLKを受けているラッチ１
４８によって緩衝されている。SCALx.SEL信号は制御論
理ユニット６０内の指令解析回路から受ける。
部として、選択信号に応答してスカラレジスタファイル
の内容を出力する手段をも含む。第３Ａ図及び第３Ｂ図
から自由なように、異なるスカラレジスタファイル１２
０〜１２４の内容を出力するために、それぞれマルチプ
レクサ１４０〜１４を使用することができる。各マルチ
プレクサ１４０〜１４４の一方の入力はそれぞれマルチ
プレクサ１３０〜１３４の各々の出力に接続され、第２
の入力はスカラレジスタ１２０〜１２４の各々の出力に
結合されている。各マルチプレクサ１４０〜１４４は選
択入力（ＳＥＬ）を有し、それぞれ信号SCAL 0.SEL〜SC
AL 4.SELを受けるように結合されている。これらの選択
信号は、クロック入力信号AT CLKを受けているラッチ１
４８によって緩衝されている。SCALx.SEL信号は制御論
理ユニット６０内の指令解析回路から受ける。
SCALx.SEL信号に応答してマルチプレクサ１４０〜１４
４は、マルチプレクサ１３０〜１３４の出力或はスカラ
レジスタ１２０〜１２４の出力の何れかを選択する。こ
れによってマルチプレクサ１４０〜１４４の出力に現わ
れる選択された信号は、TB CLK信号に応答して記憶要素
１５０〜１５４内にそれぞれラッチされる。記憶要素１
５０〜１５４はそれぞれ、読出しポート５０〜５４（RD
PORT 0〜RD PORT 4）のためのデータ出力を収納する。
４は、マルチプレクサ１３０〜１３４の出力或はスカラ
レジスタ１２０〜１２４の出力の何れかを選択する。こ
れによってマルチプレクサ１４０〜１４４の出力に現わ
れる選択された信号は、TB CLK信号に応答して記憶要素
１５０〜１５４内にそれぞれラッチされる。記憶要素１
５０〜１５４はそれぞれ、読出しポート５０〜５４（RD
PORT 0〜RD PORT 4）のためのデータ出力を収納する。
本発明によれば、読出し手段は第１の組のマルチプレク
サをも含み、これらの各マルチプレクサの出力はサブア
レーの各々のアドレス端子に、また入力は読出しアドレ
スの語選択部分を受けるように結合されている。第３Ａ
図及び第３Ｂ図に示すように、マルチプレクサ１６０1
〜１６０16が本発明の好ましい実施例におけるこれらの
マルチプレクサの組である。各マルチプレクサの入力端
子はラッチ１６５の出力端子に接続され、ラッチ１６５
自体の入力端子は各読出しポートのためのRPORTx.VELM.
ADR信号から５ビットを受けるように接続されている。
ラッチ１６５のクロック端子はTA CLK信号を受ける。ラ
ッチ１６５への入力、従ってマルチプレクサ１６０1〜
１６０16への入力は特定のサブアレー内の要素のための
アドレスである。
サをも含み、これらの各マルチプレクサの出力はサブア
レーの各々のアドレス端子に、また入力は読出しアドレ
スの語選択部分を受けるように結合されている。第３Ａ
図及び第３Ｂ図に示すように、マルチプレクサ１６０1
〜１６０16が本発明の好ましい実施例におけるこれらの
マルチプレクサの組である。各マルチプレクサの入力端
子はラッチ１６５の出力端子に接続され、ラッチ１６５
自体の入力端子は各読出しポートのためのRPORTx.VELM.
ADR信号から５ビットを受けるように接続されている。
ラッチ１６５のクロック端子はTA CLK信号を受ける。ラ
ッチ１６５への入力、従ってマルチプレクサ１６０1〜
１６０16への入力は特定のサブアレー内の要素のための
アドレスである。
各マルチプレクサ１６０1〜１６０16の制御端子（ＳＥ
Ｌ）は、出力として選択すべき入力はどれかを指示する
読出し論理回路２１０からの３ビットのコードを受け
る。３ビットＳＥＬ入力は、５つの読出しポートの１つ
に関係する要素のアドレスを識別する。
Ｌ）は、出力として選択すべき入力はどれかを指示する
読出し論理回路２１０からの３ビットのコードを受け
る。３ビットＳＥＬ入力は、５つの読出しポートの１つ
に関係する要素のアドレスを識別する。
本発明のベクトルレジスタファイルは第１選択手段をも
含む。第１選択手段は読出し手段に結合され、読出しア
ドレス信号及び読出し制御信号に応答して読出し選択信
号を発生する。第３Ｂ図に示すように、読出し論理回路
２１０は、マルチプレクサ１６０1〜１６０16及びマル
チプレクサ１３０〜１３４の両者に選択信号を供給する
ことによって、本発明の好ましい実施例における上記選
択手段の機能を提供する。読出し論理回路２１０は入力
としてRPORTx.RD.EN信号を、またアドレスとしてRPORT
x.VREG.SEL信号を受ける。RPORTx.RD.EN信号は単一ライ
ンの信号であり、これらの信号は付活されると特定読出
しポートのための特定アドレスが有効であることを指示
する。読出し論理回路２１０は、公知の技術で各ポート
毎にRPORTx.RD.EN信号及びRPORTx.VREG.SEL信号をエン
コードしてマルチプレクサ１６０1〜１６０16のための
３ビット信号を作る。これらの信号は、レジスタ要素ア
ドレスの源である読出しポートを識別し、またRPORTx.V
REG.SEL信号を正確にマルチプレクサ１３０〜１３４へ
導びいて各マルチプレクサのためのデータを収納してい
るサブアレーを決定させる。
含む。第１選択手段は読出し手段に結合され、読出しア
ドレス信号及び読出し制御信号に応答して読出し選択信
号を発生する。第３Ｂ図に示すように、読出し論理回路
２１０は、マルチプレクサ１６０1〜１６０16及びマル
チプレクサ１３０〜１３４の両者に選択信号を供給する
ことによって、本発明の好ましい実施例における上記選
択手段の機能を提供する。読出し論理回路２１０は入力
としてRPORTx.RD.EN信号を、またアドレスとしてRPORT
x.VREG.SEL信号を受ける。RPORTx.RD.EN信号は単一ライ
ンの信号であり、これらの信号は付活されると特定読出
しポートのための特定アドレスが有効であることを指示
する。読出し論理回路２１０は、公知の技術で各ポート
毎にRPORTx.RD.EN信号及びRPORTx.VREG.SEL信号をエン
コードしてマルチプレクサ１６０1〜１６０16のための
３ビット信号を作る。これらの信号は、レジスタ要素ア
ドレスの源である読出しポートを識別し、またRPORTx.V
REG.SEL信号を正確にマルチプレクサ１３０〜１３４へ
導びいて各マルチプレクサのためのデータを収納してい
るサブアレーを決定させる。
更に本発明によれば、ベクトルレジスタファイルは書込
み手段をも含む。書込み手段はレジスタアレーに結合さ
れ、書込み選択信号に応答して複数の書込みポートの中
の少なくとも２つのポートを通してレジスタアレー内に
データを同時に記憶させる。書込み手段は、少なくとも
２つのサブアレー内にデータを同時に記憶させる手段を
含むことができる。好ましくは、このような記憶手段は
複数のマルチプレクサを含み、各マルチプレクサの入力
をデータの源に、また出力をサブアレーの各々に接続す
る。このようなマルチプレクサは第３Ｂ図にマルチプレ
クサ2601〜26016として示してあり、これらのマルチプ
レクサの入力は各書込みポートからデータを受け、また
出力はレジスタアレー９９のサブアレー１００〜１１５
に接続されている。
み手段をも含む。書込み手段はレジスタアレーに結合さ
れ、書込み選択信号に応答して複数の書込みポートの中
の少なくとも２つのポートを通してレジスタアレー内に
データを同時に記憶させる。書込み手段は、少なくとも
２つのサブアレー内にデータを同時に記憶させる手段を
含むことができる。好ましくは、このような記憶手段は
複数のマルチプレクサを含み、各マルチプレクサの入力
をデータの源に、また出力をサブアレーの各々に接続す
る。このようなマルチプレクサは第３Ｂ図にマルチプレ
クサ2601〜26016として示してあり、これらのマルチプ
レクサの入力は各書込みポートからデータを受け、また
出力はレジスタアレー９９のサブアレー１００〜１１５
に接続されている。
各マルチプレクサ２６０1〜２６０16の制御端子は、デ
ータの源（即ちそこから書込みポートデータが取出され
る）を特定する書込み論理回路２２０から２ビットのコ
ードを受ける。
ータの源（即ちそこから書込みポートデータが取出され
る）を特定する書込み論理回路２２０から２ビットのコ
ードを受ける。
書込み手段も第１の組のマルチプレクサを含むことがで
きる。各マルチプレクサの出力はサブアレーの各々のア
ドレス端子に、また入力は書込みアドレスの語選択部分
を受けるように接続されている。第３Ｂ図に示すマルチ
プレクサ１７０1〜１７０16がこのような機能を提供す
る。各マルチプレクサ１７０1〜１７０16の入力は、ラ
ッチ２６５によって緩衝されTA CLK信号によって限時さ
れたWPORTx.VELM.ADR信号の各々を受けるように接続さ
れている。
きる。各マルチプレクサの出力はサブアレーの各々のア
ドレス端子に、また入力は書込みアドレスの語選択部分
を受けるように接続されている。第３Ｂ図に示すマルチ
プレクサ１７０1〜１７０16がこのような機能を提供す
る。各マルチプレクサ１７０1〜１７０16の入力は、ラ
ッチ２６５によって緩衝されTA CLK信号によって限時さ
れたWPORTx.VELM.ADR信号の各々を受けるように接続さ
れている。
マルチプレクサ１７０1〜１７０16の制御端子はＳＥＬ
で示されており、各制御端子は書込み論理回路２２０か
ら２ビット信号を受ける。この信号は、後述するよう
に、書込み制御信号から誘導する。
で示されており、各制御端子は書込み論理回路２２０か
ら２ビット信号を受ける。この信号は、後述するよう
に、書込み制御信号から誘導する。
第３Ｂ図に示すように、別の組のマルチプレクサ１８０
1〜１８０16も存在しており、各マルチプレクサ１８０1
〜１８０16はマルチプレクサ１７０1〜１７０16の対応
する各々からの入力と、マルチプレクサ１６０1〜１６
０16の対応する各々からの入力とを受ける。マルチプレ
クサ１８０1〜１８０16の出力はそれぞれサブアレー１
００〜１１５の各々に接続されている。マルチプレクサ
１８０1〜１８０16は、それらにどの入力を選択するの
かを指示する書込み論理回路２２０からの制御信号も受
けている。
1〜１８０16も存在しており、各マルチプレクサ１８０1
〜１８０16はマルチプレクサ１７０1〜１７０16の対応
する各々からの入力と、マルチプレクサ１６０1〜１６
０16の対応する各々からの入力とを受ける。マルチプレ
クサ１８０1〜１８０16の出力はそれぞれサブアレー１
００〜１１５の各々に接続されている。マルチプレクサ
１８０1〜１８０16は、それらにどの入力を選択するの
かを指示する書込み論理回路２２０からの制御信号も受
けている。
本発明のベクトルレジスタファイルは第２の選択手段を
も含む。第２の選択手段は書込み手段に結合され、書込
みアドレス及び書込み制御信号に応答して書込み選択信
号を発生する。第３Ｂ図に示すように、書込み論理回路
２２０が、マルチプレクサ１７０1〜１７０16、マルチ
プレクサ１８０1〜１８０16、及びマルチプレクサ２６
０1〜２６０16へこれらの選択信号を供給する。書込み
論理回路２２０は、TA CLK信号に応答してラッチ２２５
を通して緩衝されたWPORTx.WT.EN信号及びWPORTx.VREG.
SEL信号を受ける。WPORTx.WT.EN信号は、対応する入力
上のデータが有効であることを指示する。次で書込み論
理回路２２０はWPORTx.VREG.SEL信号を用いてマルチプ
レクサ１７０1〜１７０16を制御する。書込み論理回路
２２０は、同じ信号によってマルチプレクサ１８０1〜
１８０16及び２６０1〜２６０16も制御する。
も含む。第２の選択手段は書込み手段に結合され、書込
みアドレス及び書込み制御信号に応答して書込み選択信
号を発生する。第３Ｂ図に示すように、書込み論理回路
２２０が、マルチプレクサ１７０1〜１７０16、マルチ
プレクサ１８０1〜１８０16、及びマルチプレクサ２６
０1〜２６０16へこれらの選択信号を供給する。書込み
論理回路２２０は、TA CLK信号に応答してラッチ２２５
を通して緩衝されたWPORTx.WT.EN信号及びWPORTx.VREG.
SEL信号を受ける。WPORTx.WT.EN信号は、対応する入力
上のデータが有効であることを指示する。次で書込み論
理回路２２０はWPORTx.VREG.SEL信号を用いてマルチプ
レクサ１７０1〜１７０16を制御する。書込み論理回路
２２０は、同じ信号によってマルチプレクサ１８０1〜
１８０16及び２６０1〜２６０16も制御する。
レジスタ選択論理回路２５０も書込み論理回路２２０か
らの制御信号を受けて書込み可能化信号をベクトルレジ
スタ１００〜１１５へ導く。１６の書込み可能化信号
は、WPORTx.VREG.SEL信号をデコードすることによって
書込み論理回路２２０が発生する。
らの制御信号を受けて書込み可能化信号をベクトルレジ
スタ１００〜１１５へ導く。１６の書込み可能化信号
は、WPORTx.VREG.SEL信号をデコードすることによって
書込み論理回路２２０が発生する。
ベクトルレジスタ要素に加えて、本発明のベクトルレジ
スタ回路は演算手段を含むことができる。演算手段は読
出しポートの中に選択されたポートに接続されている入
力と、書込みポートの中に選択されたポートに接続され
ている出力とを有する。第２図に示す演算手段の例は、
ベクトル乗算ユニット７０、ベクトル加算ユニット８
０、及びマスクユニット９０を含む。
スタ回路は演算手段を含むことができる。演算手段は読
出しポートの中に選択されたポートに接続されている入
力と、書込みポートの中に選択されたポートに接続され
ている出力とを有する。第２図に示す演算手段の例は、
ベクトル乗算ユニット７０、ベクトル加算ユニット８
０、及びマスクユニット９０を含む。
ベクトル加算ユニット８０は、ベクトルレジスタファイ
ル３５からRD.PORT 3及びRD.PORT 4を通して供給される
２つの６４ビット語に対して整数及び浮動点加算或は減
算動作を遂行する。好ましくは加算ユニット８０は若干
の論理動作及びシフト動作も遂行する。ベクトル加算ユ
ニット８０の出力（“結果”）はWT.PORT 1へのデータ
入力となる。ベクトル加算ユニット８０は除外論理回路
８２をも含む。除外論理回路８２はマスクユニット９０
に結合され、条件が整った時に加算ユニット８０の動作
の遂行を可能ならしめ、またマスクユニット９０に演算
除外状態（例えばオーバフロー）を通知する。
ル３５からRD.PORT 3及びRD.PORT 4を通して供給される
２つの６４ビット語に対して整数及び浮動点加算或は減
算動作を遂行する。好ましくは加算ユニット８０は若干
の論理動作及びシフト動作も遂行する。ベクトル加算ユ
ニット８０の出力（“結果”）はWT.PORT 1へのデータ
入力となる。ベクトル加算ユニット８０は除外論理回路
８２をも含む。除外論理回路８２はマスクユニット９０
に結合され、条件が整った時に加算ユニット８０の動作
の遂行を可能ならしめ、またマスクユニット９０に演算
除外状態（例えばオーバフロー）を通知する。
ベクトル乗算ユニット７０はベクトルレジスタファイル
３５のRD.PORT 1及びRD.PORT 2から受ける２つの６４ビ
ット語に対して整数或は浮動点乗算或は除算を遂行す
る。これらの入力の積或は商も“結果”で示され、WT.P
ORT 2への入力データとなる。マスクユニット９０に結
合されている除外論理回路７２は、乗算ユニット７０に
よる乗算或は除算の結果生じた演算除外状態（例えばオ
ーバフロー）が存在する時はマスクユニット９０に指示
する。
３５のRD.PORT 1及びRD.PORT 2から受ける２つの６４ビ
ット語に対して整数或は浮動点乗算或は除算を遂行す
る。これらの入力の積或は商も“結果”で示され、WT.P
ORT 2への入力データとなる。マスクユニット９０に結
合されている除外論理回路７２は、乗算ユニット７０に
よる乗算或は除算の結果生じた演算除外状態（例えばオ
ーバフロー）が存在する時はマスクユニット９０に指示
する。
マスクユニット９０はRD.PORT 0を通してベクトルレジ
スタファイル３５からデータを受け、ベクトルデータを
ベクトル処理ユニット３０からスカラ処理ユニット１５
へ供給する。また、マスクユニット９０はRD.PORT 0か
らデータを読出してそれを処理ユニット２０のためのア
ドレスに変換することができる。更に、マスクユニット
９０は除外論理回路７２及び８２に結合されていてそれ
らの除外状態をラッチする。
スタファイル３５からデータを受け、ベクトルデータを
ベクトル処理ユニット３０からスカラ処理ユニット１５
へ供給する。また、マスクユニット９０はRD.PORT 0か
らデータを読出してそれを処理ユニット２０のためのア
ドレスに変換することができる。更に、マスクユニット
９０は除外論理回路７２及び８２に結合されていてそれ
らの除外状態をラッチする。
マスクユニット９０の中には６４ビットのマスクレジス
タ９２が収容されており、各ビットは全ベクトルレジス
タ内のベクトル要素に対応している。マスクレジスタ９
２は制御論理ユニット６０を介してスカラ処理ユニット
１５からのデータをロードすることが可能であり、ベク
トル要素に対するマスクレジスタ９２の状態に基いてベ
クトル要素内への書込みを制御するのに使用することが
できる。
タ９２が収容されており、各ビットは全ベクトルレジス
タ内のベクトル要素に対応している。マスクレジスタ９
２は制御論理ユニット６０を介してスカラ処理ユニット
１５からのデータをロードすることが可能であり、ベク
トル要素に対するマスクレジスタ９２の状態に基いてベ
クトル要素内への書込みを制御するのに使用することが
できる。
第４図は読出し及び書込みの基本タイミングを示す図で
ある。ベクトルレジスタ９９のための外部タイミング及
び内部タイミングの両方を示してある。第３Ｂ図のタイ
ミング論理回路２０５はＸ信号及びＹ信号を使用してTA
CKK信号及びTB CLK信号を発生する。TA CLK信号は外部
制御信号のために使用される。タイミングを説明するた
めの約束として、主サイクルは連続するTA CLK信号の発
生の間の時間として定義する。各主サイクルは読出しサ
イクル及び書込みサイクルの両者からなる。
ある。ベクトルレジスタ９９のための外部タイミング及
び内部タイミングの両方を示してある。第３Ｂ図のタイ
ミング論理回路２０５はＸ信号及びＹ信号を使用してTA
CKK信号及びTB CLK信号を発生する。TA CLK信号は外部
制御信号のために使用される。タイミングを説明するた
めの約束として、主サイクルは連続するTA CLK信号の発
生の間の時間として定義する。各主サイクルは読出しサ
イクル及び書込みサイクルの両者からなる。
要約すれば、読出しアドレスは主サイクルの始めに有効
になる。前述のように、読出しアドレスはRPORTx.VREG.
SEL信号及びRPORTx.VELM.ADR信号からなる。RPORTx.RD.
EN信号は、そのポートのためのアドレスが有効であり、
読出し動作が行われることであろうことを指示する。ベ
クトルレジスタ９９から読出されたデータは、サイクル
の開始後約８nS有効である。
になる。前述のように、読出しアドレスはRPORTx.VREG.
SEL信号及びRPORTx.VELM.ADR信号からなる。RPORTx.RD.
EN信号は、そのポートのためのアドレスが有効であり、
読出し動作が行われることであろうことを指示する。ベ
クトルレジスタ９９から読出されたデータは、サイクル
の開始後約８nS有効である。
内部的には、主サイクルの第１の部分は読出しサイクル
であり、このサイクル中にアレー／読出しアドレスがマ
ルチプレクサ１８０1〜１８０16によって選択される。
アレー読出しデータ出力は読出しサイクルの終りに内部
的に利用可能となる。
であり、このサイクル中にアレー／読出しアドレスがマ
ルチプレクサ１８０1〜１８０16によって選択される。
アレー読出しデータ出力は読出しサイクルの終りに内部
的に利用可能となる。
要約すれば、書込みアドレスは読出しアドレスと同一時
間に外部的に有効である。書込みアドレスはWPORTx.VRE
G.SEL信号及びWPORTx.VELM.ADR信号からなる。読出しア
ドレスのタイミングと同様に、書込みアドレスはTA CLK
信号時にベクトルレジスタファイル３５内へクロックさ
れる。WRORT 0データはTA CLK信号時にラッチされる。W
PORT1データ及びWPORT2データはTA CLK信号後約５nSの
間有効である。WPORTx.WT.EN信号は指示された書込みポ
ートのための書込み動作が行われるであろうことを指示
する。
間に外部的に有効である。書込みアドレスはWPORTx.VRE
G.SEL信号及びWPORTx.VELM.ADR信号からなる。読出しア
ドレスのタイミングと同様に、書込みアドレスはTA CLK
信号時にベクトルレジスタファイル３５内へクロックさ
れる。WRORT 0データはTA CLK信号時にラッチされる。W
PORT1データ及びWPORT2データはTA CLK信号後約５nSの
間有効である。WPORTx.WT.EN信号は指示された書込みポ
ートのための書込み動作が行われるであろうことを指示
する。
読出し及び書込みアドレスは、外部的にはほぼ同一の時
間に有効となるが、内部的には読出しサイクル後に現わ
れる書込みサイクル中にマルチプレクサ１８０1〜１８
０16によって選択されるまでアレー書込みアドレスは有
効とはならない。書込み可能化信号は、書込みサイクル
中の書込みデータが有効である間にレジスタ選択論理回
路２５０によって発生される。
間に有効となるが、内部的には読出しサイクル後に現わ
れる書込みサイクル中にマルチプレクサ１８０1〜１８
０16によって選択されるまでアレー書込みアドレスは有
効とはならない。書込み可能化信号は、書込みサイクル
中の書込みデータが有効である間にレジスタ選択論理回
路２５０によって発生される。
以上のタイミングを使用して、本発明の好ましい実施例
は各主サイクル中に５読出しアクセス及び３書込みアク
セスまでのアクセスを可能ならしめることによって、パ
イプライン処理及びチェイニングを利用している。更に
この本発明の好ましい実施例は、同じベクトルレジスタ
に対してこれら全てのアクセスを可能ならしめることに
よって従来技術とは区別される。チェン等の合衆国特許
4,661,900号に記載されているような従来技術のベクト
ルレジスタファイルのベクトルレジスタは、各主クロッ
クサイクル中に１読出し及び１書込みだけが可能であ
る。
は各主サイクル中に５読出しアクセス及び３書込みアク
セスまでのアクセスを可能ならしめることによって、パ
イプライン処理及びチェイニングを利用している。更に
この本発明の好ましい実施例は、同じベクトルレジスタ
に対してこれら全てのアクセスを可能ならしめることに
よって従来技術とは区別される。チェン等の合衆国特許
4,661,900号に記載されているような従来技術のベクト
ルレジスタファイルのベクトルレジスタは、各主クロッ
クサイクル中に１読出し及び１書込みだけが可能であ
る。
当業者ならば第３Ａ図及び第３Ｂ図に示す論理図から、
各サブアレー（１００〜１１５）が各主サイクル中に１
読出しアクセスのみ及び１書込みアクセスのみしか許容
しないことは容易に理解されよう。もしベクトルレジス
タの要素が個々のサブアレーに割当てられているものと
すれば、明らかに競合を生ずるので主サイクル中に１以
上の読出し或は１以上の書込みが望まれよう。競合の発
生を最低とし、また本発明の全ての可能性を実現するた
めに、ベクトルレジスタをらせん状に、即ち“床屋の看
板柱”状配列に構成することが好ましい。このような配
列においては、アーチテキチャ的に限定されプログラマ
が見ることが可能なレジスタは、実際には物理的にベク
トルレジスタファイルサブアレーにまたがって広がって
いる論理レジスタである。各論理レジスタ内で連続する
要素は、異なるサブアレー内に対応する位置を有する。
ベクトルレジスタをこのように配列することによってパ
イプライン処理に大きい融通性を与えることが可能とな
り、また任意のベクトルレジスタが５読出し及び３書込
みに同時にサービス可能であることから、ソフトウェア
はより効率的にベクトルレジスタファイルを使用するこ
とが可能となる。
各サブアレー（１００〜１１５）が各主サイクル中に１
読出しアクセスのみ及び１書込みアクセスのみしか許容
しないことは容易に理解されよう。もしベクトルレジス
タの要素が個々のサブアレーに割当てられているものと
すれば、明らかに競合を生ずるので主サイクル中に１以
上の読出し或は１以上の書込みが望まれよう。競合の発
生を最低とし、また本発明の全ての可能性を実現するた
めに、ベクトルレジスタをらせん状に、即ち“床屋の看
板柱”状配列に構成することが好ましい。このような配
列においては、アーチテキチャ的に限定されプログラマ
が見ることが可能なレジスタは、実際には物理的にベク
トルレジスタファイルサブアレーにまたがって広がって
いる論理レジスタである。各論理レジスタ内で連続する
要素は、異なるサブアレー内に対応する位置を有する。
ベクトルレジスタをこのように配列することによってパ
イプライン処理に大きい融通性を与えることが可能とな
り、また任意のベクトルレジスタが５読出し及び３書込
みに同時にサービス可能であることから、ソフトウェア
はより効率的にベクトルレジスタファイルを使用するこ
とが可能となる。
この配列の例を第５図に示す。第５図にはベクトルレジ
スタファイル９９、並びに個々のレジスタ０〜Ｆ
（“Ｆ”は１６進法の１５）を示してある。各ベクトル
レジスタアレー０〜１５（番号１００〜１１５）は６４
ビット及び８パリティビットを有する６４要素を収納し
ている。しかし実際にはベクトルレジスタからの要素は
５００〜５１５で示すように１６バンクのらせん即ち床
屋の看板柱配列に納められている。各バンクの順次要素
は連続するパンク内に納まっている。例えば、ベクトル
レジスタ０の要素０（V0-00で表わす）はバンク５００
内に納まり、ベクトルレスタ０の要素１（V0-01）はバ
ンク５０１の第２の要素として収納されている。ベクト
ルレジスタ０の要素２（V0-02）はバンク５０２の第３
の要素として収納されている。このパターンはベクトル
レジスタ０の要素１５（V0-15）がバンク５１５の１６
番目の要素として収納されるまで続く。しかしベクトル
レジスタ０の要素１６（V0-16）はバンク５００に戻っ
てその１７番目の要素として収納されている。
スタファイル９９、並びに個々のレジスタ０〜Ｆ
（“Ｆ”は１６進法の１５）を示してある。各ベクトル
レジスタアレー０〜１５（番号１００〜１１５）は６４
ビット及び８パリティビットを有する６４要素を収納し
ている。しかし実際にはベクトルレジスタからの要素は
５００〜５１５で示すように１６バンクのらせん即ち床
屋の看板柱配列に納められている。各バンクの順次要素
は連続するパンク内に納まっている。例えば、ベクトル
レジスタ０の要素０（V0-00で表わす）はバンク５００
内に納まり、ベクトルレスタ０の要素１（V0-01）はバ
ンク５０１の第２の要素として収納されている。ベクト
ルレジスタ０の要素２（V0-02）はバンク５０２の第３
の要素として収納されている。このパターンはベクトル
レジスタ０の要素１５（V0-15）がバンク５１５の１６
番目の要素として収納されるまで続く。しかしベクトル
レジスタ０の要素１６（V0-16）はバンク５００に戻っ
てその１７番目の要素として収納されている。
他のベクトルレジスタに関しても同じパターンが用いら
れている。例えば、ベクトルレジスタ１の要素０（V1-0
0）はバンク５０１の第１の要素として収納され、ベク
トルレジスタ１の要素１（V1-01）はバンク５０２の第
２の要素として収納されている等々である。１６バンク
方式におけるベクトル要素の位置は、ベクトルレジスタ
ｎのｍ番目の要素がｍ＋ｎバンク（１６進法）のｍ番目
の要素として収納されていることから決定できる。
れている。例えば、ベクトルレジスタ１の要素０（V1-0
0）はバンク５０１の第１の要素として収納され、ベク
トルレジスタ１の要素１（V1-01）はバンク５０２の第
２の要素として収納されている等々である。１６バンク
方式におけるベクトル要素の位置は、ベクトルレジスタ
ｎのｍ番目の要素がｍ＋ｎバンク（１６進法）のｍ番目
の要素として収納されていることから決定できる。
より一般的に物理的バンク番号を決定する式は、［（Ｖ
＋Ｉ）＋（Ｊ*Ｅ）］ｎ進法、である。但し、Ｖは実際
のレジスタの数、Ｉはバンクオフセット値、Ｊはバンク
増分値、Ｅは実際のレジスタの要素の数、及びｎは物理
的バンクの数であって実際のレジスタアレーの数に等し
くすることが好ましい。また一般的な場合において、物
理的バンク内の要素の数は［（Ｅ*Ｋ）＋Ｌ］ｍ進法、
によって決定される。但し、Ｋは要素増分値、Ｌは要素
オフセット値、及びｍは物理的バンク内の要素数であ
る。Ｊ及びｎは、Ｋ及びｍと同様に互に素とすべきであ
る。増分値Ｊ及びＫは非０であり、第５図に示す好まし
い実施例においては１に等しい。
＋Ｉ）＋（Ｊ*Ｅ）］ｎ進法、である。但し、Ｖは実際
のレジスタの数、Ｉはバンクオフセット値、Ｊはバンク
増分値、Ｅは実際のレジスタの要素の数、及びｎは物理
的バンクの数であって実際のレジスタアレーの数に等し
くすることが好ましい。また一般的な場合において、物
理的バンク内の要素の数は［（Ｅ*Ｋ）＋Ｌ］ｍ進法、
によって決定される。但し、Ｋは要素増分値、Ｌは要素
オフセット値、及びｍは物理的バンク内の要素数であ
る。Ｊ及びｎは、Ｋ及びｍと同様に互に素とすべきであ
る。増分値Ｊ及びＫは非０であり、第５図に示す好まし
い実施例においては１に等しい。
前述のように、この記憶装置配列は、ベクトル処理に関
して若干の長所を有している。この配列はレジスタアク
セス競合の可能性を根絶するものではないが、それらの
発生を著しく減少させる。更に、この配列は全ての先行
ベクトル指令が完了するまで待機することなく競合の解
消を可能にすることを保証する。
して若干の長所を有している。この配列はレジスタアク
セス競合の可能性を根絶するものではないが、それらの
発生を著しく減少させる。更に、この配列は全ての先行
ベクトル指令が完了するまで待機することなく競合の解
消を可能にすることを保証する。
しかしながら、競合の発生を検出する手段を工夫するこ
とが残されている。本発明によれば、ベクトルレジスタ
回路は競合状態を検知する手段を含むことができる。第
６図は本発明によるかかわる競合検出のための好ましい
実施例を示す。第６図に示す要素は第２図に示すベクト
ル処理ユニット３０の好ましい実施例の中の制御論理ユ
ニット６０の一部である。
とが残されている。本発明によれば、ベクトルレジスタ
回路は競合状態を検知する手段を含むことができる。第
６図は本発明によるかかわる競合検出のための好ましい
実施例を示す。第６図に示す要素は第２図に示すベクト
ル処理ユニット３０の好ましい実施例の中の制御論理ユ
ニット６０の一部である。
競合検出回路６００内の源Ａデコーダ６０２、源Ｂデコ
ーダ６０４、及びＤＳＴデコーダ６０６はそれぞれ４−
１６デコーダである。これらのデコーダへの入力はそれ
ぞれSRC.A.REG信号、RC.B.REG信号及びDST.REG信号であ
る。これらの各信号は制御論理ユニット６０内の指令解
析回路から受けた４ビットの信号であって、ある動作に
関連する論理レジスタ位置を識別している。即ち、指令
解析回路はスカラ処理ユニット１５から送られる指令か
らオペランドの源を収納している論理ベクトルレジスタ
を指示する。SRC.A.REG信号及びSRC.B.REG信号と、結果
が送られる論理ベクトルレジスタを指示するDST.REG信
号を決定する。デコーダ６０２、６０４、及び６０６の
１６ビットの出力は、１ビット位置が付活され残余が付
活されていないコードである。
ーダ６０４、及びＤＳＴデコーダ６０６はそれぞれ４−
１６デコーダである。これらのデコーダへの入力はそれ
ぞれSRC.A.REG信号、RC.B.REG信号及びDST.REG信号であ
る。これらの各信号は制御論理ユニット６０内の指令解
析回路から受けた４ビットの信号であって、ある動作に
関連する論理レジスタ位置を識別している。即ち、指令
解析回路はスカラ処理ユニット１５から送られる指令か
らオペランドの源を収納している論理ベクトルレジスタ
を指示する。SRC.A.REG信号及びSRC.B.REG信号と、結果
が送られる論理ベクトルレジスタを指示するDST.REG信
号を決定する。デコーダ６０２、６０４、及び６０６の
１６ビットの出力は、１ビット位置が付活され残余が付
活されていないコードである。
これらの１６ビットのコードは遂行される指令の型に従
って、加算回路源スケジュールレジスタ６１０、乗算回
路源スケジュールレジスタ６１５、或は汎用源スケジュ
ールレジスタ６１８の何れかの中にロードされる。即
ち、加算指令の場合にはデコーダ６０２及び６０４から
のコードが加算回路源スケジュールレジスタ６１０内に
ロードされる。同様に、乗算指令の場合にはデコーダ６
０２及び６０４からのコードは乗算回路源スケジュール
レジスタ６１５内へロードされる。従って、源スケジュ
ールレジスタ６１０、６１５及び６１８の出力はデュア
ルオペランド指令に対する２付活ビット位置か、単一オ
ペランド指令に対する１付活ビット位置か、或はこれら
のレジスタを使用しない動作に対する無付活ビット位置
の何れかである。
って、加算回路源スケジュールレジスタ６１０、乗算回
路源スケジュールレジスタ６１５、或は汎用源スケジュ
ールレジスタ６１８の何れかの中にロードされる。即
ち、加算指令の場合にはデコーダ６０２及び６０４から
のコードが加算回路源スケジュールレジスタ６１０内に
ロードされる。同様に、乗算指令の場合にはデコーダ６
０２及び６０４からのコードは乗算回路源スケジュール
レジスタ６１５内へロードされる。従って、源スケジュ
ールレジスタ６１０、６１５及び６１８の出力はデュア
ルオペランド指令に対する２付活ビット位置か、単一オ
ペランド指令に対する１付活ビット位置か、或はこれら
のレジスタを使用しない動作に対する無付活ビット位置
の何れかである。
これらのレジスタは制御論理ユニット６０が発生するBI
T SET ADD信号、BIT SET MUL信号或はBIT SET GEN信号
に従ってロードされる。各レジスタ６１０、６１５及び
６１８はシフトレジスタであって、第５図に関して説明
した床屋の看板柱計画を遂行する。即ち第５図に示すよ
うに、ベクトルが初期にロードされる時にはバンク５０
０〜５１５の実際のアドレスはベクトルレジスタ０〜Ｆ
に一致している。各ベクトル動作の後にはレジスタ６１
０、６１５及び６１８は、そのレジスタに対応する動作
が進行中であれば、シフトしている。付活されたビット
のこのようなシフトによって、その位置は第５図に例示
した床屋の看板柱方式に従って所望のデータの源となる
べき次のバンクに一致する位置まで効果に進られる。
T SET ADD信号、BIT SET MUL信号或はBIT SET GEN信号
に従ってロードされる。各レジスタ６１０、６１５及び
６１８はシフトレジスタであって、第５図に関して説明
した床屋の看板柱計画を遂行する。即ち第５図に示すよ
うに、ベクトルが初期にロードされる時にはバンク５０
０〜５１５の実際のアドレスはベクトルレジスタ０〜Ｆ
に一致している。各ベクトル動作の後にはレジスタ６１
０、６１５及び６１８は、そのレジスタに対応する動作
が進行中であれば、シフトしている。付活されたビット
のこのようなシフトによって、その位置は第５図に例示
した床屋の看板柱方式に従って所望のデータの源となる
べき次のバンクに一致する位置まで効果に進られる。
ベクトル動作が異なる要素に対して続行されて行くにつ
れて、レジスタ６１０、６１５及び６１８の各々内の付
活されたビットの位置がシフトし、“源”データが得ら
れる実際のメモリバンクを指示して行く。次で、レジス
タ出力はＡＮＤ回路網６３０及びＯＲ回路網６３５を用
いる競合検出に使用される。
れて、レジスタ６１０、６１５及び６１８の各々内の付
活されたビットの位置がシフトし、“源”データが得ら
れる実際のメモリバンクを指示して行く。次で、レジス
タ出力はＡＮＤ回路網６３０及びＯＲ回路網６３５を用
いる競合検出に使用される。
以上に説明した第６図の要素は源競合を検出する手段を
構成している。これらの要素は有効性競合をチェックす
るのにも使用できる。好しくは記憶用レジスタであって
シフトレジスタではない錠止レジスタ６２０は、爾後の
指令のために必要な情報を含んでいる先行指令の先行を
表す１６ビットのコードを収納する。このようにする
と、爾後の指令が未だに有効情報を有していない源から
の情報を必要としているか否かの決定を行うことができ
る。
構成している。これらの要素は有効性競合をチェックす
るのにも使用できる。好しくは記憶用レジスタであって
シフトレジスタではない錠止レジスタ６２０は、爾後の
指令のために必要な情報を含んでいる先行指令の先行を
表す１６ビットのコードを収納する。このようにする
と、爾後の指令が未だに有効情報を有していない源から
の情報を必要としているか否かの決定を行うことができ
る。
もし必要情報が加算指令の結果であれば、データの先行
のためのコードは４ビット信号ADD BIT SETである。ADD
BIT SET信号は４−１６デコーダ６２１への入力であ
り、該デコーダはレジスタ６２０内の対応ビット位置を
セットする。そのビット位置をクリヤする場合には、４
ビットのADD BIT CLR信号をデコーダ６２２の入力へ供
給してこの識別されたビット位置をクリヤさせる。４−
１６デコーダ６２３及び６２４への入力であるMUL BIT
SET信号及びMUL BIT CLR信号はそれぞれ乗算指令に関し
て同じように動作する。ADD BIT SET、ADD BIT CLR、MU
L BIT SET及びMUL BIT CLR信号は後述するベクトルアド
レス回路によって発生される。
のためのコードは４ビット信号ADD BIT SETである。ADD
BIT SET信号は４−１６デコーダ６２１への入力であ
り、該デコーダはレジスタ６２０内の対応ビット位置を
セットする。そのビット位置をクリヤする場合には、４
ビットのADD BIT CLR信号をデコーダ６２２の入力へ供
給してこの識別されたビット位置をクリヤさせる。４−
１６デコーダ６２３及び６２４への入力であるMUL BIT
SET信号及びMUL BIT CLR信号はそれぞれ乗算指令に関し
て同じように動作する。ADD BIT SET、ADD BIT CLR、MU
L BIT SET及びMUL BIT CLR信号は後述するベクトルアド
レス回路によって発生される。
錠止レジスタ６２０からの１６ビットコードは、源レジ
スタ６１０、６１５及び６１８の出力と同様にＡＮＤ回
路網６３０への入力である。ＡＮＤ回路網６３０は複数
の２入力ＡＮＤゲートからなる。各２入力ＡＮＤゲート
は、同一のビット位置に関してレジスタ６１０、６１
５、６１８及び６２２からの出力の異なる対を入力とし
ている。例えば、ビット位置０の場合、錠止レジスタ６
２０と各源スケジュールレジスタ６１０、６１５及び６
１８との別々の組合せに対してそれぞれ異なる対の２入
力ＡＮＤゲートが設けられている。更に、ビット位置０
に対しては、各源スケジュールレジスタ６１０と６１８
との組合に対して異なる２入力ＡＮＤゲートが存在す
る。最後に各乗算回路源スケジュールレジスタ６１５毎
に、ビット位置０に関して源スケジュールレジスタ６１
８との間に２入力ＡＮＤゲートが存在している。他の各
ビット位置に関しても同じような組の２入力ＡＮＤゲー
トを設けてある。
スタ６１０、６１５及び６１８の出力と同様にＡＮＤ回
路網６３０への入力である。ＡＮＤ回路網６３０は複数
の２入力ＡＮＤゲートからなる。各２入力ＡＮＤゲート
は、同一のビット位置に関してレジスタ６１０、６１
５、６１８及び６２２からの出力の異なる対を入力とし
ている。例えば、ビット位置０の場合、錠止レジスタ６
２０と各源スケジュールレジスタ６１０、６１５及び６
１８との別々の組合せに対してそれぞれ異なる対の２入
力ＡＮＤゲートが設けられている。更に、ビット位置０
に対しては、各源スケジュールレジスタ６１０と６１８
との組合に対して異なる２入力ＡＮＤゲートが存在す
る。最後に各乗算回路源スケジュールレジスタ６１５毎
に、ビット位置０に関して源スケジュールレジスタ６１
８との間に２入力ＡＮＤゲートが存在している。他の各
ビット位置に関しても同じような組の２入力ＡＮＤゲー
トを設けてある。
これら全ての２入力ＡＮＤゲートの出力は各ビット位置
毎に論理和（ＯＲ）され、各ビットが異なるサブアレー
に対応している１６ビットの出力が形成される。従っ
て、もし１６のビット位置の何れかが付活されれば、そ
れはそのビット位置に対応するレジスタサブアレーにお
いて競合が存在するためである。
毎に論理和（ＯＲ）され、各ビットが異なるサブアレー
に対応している１６ビットの出力が形成される。従っ
て、もし１６のビット位置の何れかが付活されれば、そ
れはそのビット位置に対応するレジスタサブアレーにお
いて競合が存在するためである。
ＯＲゲート６３５は１６入力ＯＲゲートであり、その出
力は源競合信号である。もし１６の入力の何れかが付活
されれば、源競合信号が付活される。
力は源競合信号である。もし１６の入力の何れかが付活
されれば、源競合信号が付活される。
行先競合は源競合及び有効競合の検出と同じ技法で検出
される。３組の行先レジスタ、即ち加算回路行先スケジ
ュールレジスタ６４０、乗算回路行先スケジュールレジ
スタ６４６、及び汎用行先スケジュールレジスタ６４３
が存在する。シフトレジスタであるこれらの各レジスタ
は行先デコーダ（ＤＳＴデコーダ）６０６から１６ビッ
ト入力を受ける。それぞれのレジスタは制御論理ユニッ
ト６０からのBIT SET ADD、BIT SET MUL或はBIT SET GE
N信号に従ってロードされ、ベクトルの新しい要素が処
理されるとシフトする。
される。３組の行先レジスタ、即ち加算回路行先スケジ
ュールレジスタ６４０、乗算回路行先スケジュールレジ
スタ６４６、及び汎用行先スケジュールレジスタ６４３
が存在する。シフトレジスタであるこれらの各レジスタ
は行先デコーダ（ＤＳＴデコーダ）６０６から１６ビッ
ト入力を受ける。それぞれのレジスタは制御論理ユニッ
ト６０からのBIT SET ADD、BIT SET MUL或はBIT SET GE
N信号に従ってロードされ、ベクトルの新しい要素が処
理されるとシフトする。
ＡＮＤ回路網６５０はＡＮＤ回路網６３０と類似してお
り、１６ビットの出力を発生する。もしＡＮＤ回路網６
５０内の何れかの２入力ＡＮＤゲートが付活されれば、
そのビット位置に対応するレジスタサブアレー内に行先
競合が存在する。１６入力ＯＲゲート６５５はその何れ
かの入力が付活されれば出力に付活された行先競合信号
を発生する。行先競合信号及び源競合信号は２入力ＯＲ
ゲート６６０への入力であり、該ＯＲゲート６６０は行
先出力、源競合、或は効力競合の何れかが存在すれば付
活された出力を発生する。
り、１６ビットの出力を発生する。もしＡＮＤ回路網６
５０内の何れかの２入力ＡＮＤゲートが付活されれば、
そのビット位置に対応するレジスタサブアレー内に行先
競合が存在する。１６入力ＯＲゲート６５５はその何れ
かの入力が付活されれば出力に付活された行先競合信号
を発生する。行先競合信号及び源競合信号は２入力ＯＲ
ゲート６６０への入力であり、該ＯＲゲート６６０は行
先出力、源競合、或は効力競合の何れかが存在すれば付
活された出力を発生する。
ＯＲゲート６６０の出力はＡＮＤゲート６６２及びＡＮ
Ｄゲート６６４への入力である。ＡＮＤゲート６６２は
一方の入力端子にＯＲゲート６６０の出力の否定を受
け、それと指令の存在を表わすINSTR信号とを組合わせ
る。ＡＮＤゲート６６２の出力は“無競合”を指示し、
これはＯＲゲート６６０の出力が付活されず且つベクト
ル処理ユニット３０が遂行すべき指令が存在する時に付
活される。INSTR指令が付活され且つ行先競合、源競
合、或は効力競合が存在することをＡＮＤゲート６６４
の出力が指示すれば、この“指令ペンディング”信号は
競合の存在を表わす。この信号は、制御論理ユニット６
０に競合が解決されるまでそれ以上の指令を送らないよ
うに通知するのに用いられる。
Ｄゲート６６４への入力である。ＡＮＤゲート６６２は
一方の入力端子にＯＲゲート６６０の出力の否定を受
け、それと指令の存在を表わすINSTR信号とを組合わせ
る。ＡＮＤゲート６６２の出力は“無競合”を指示し、
これはＯＲゲート６６０の出力が付活されず且つベクト
ル処理ユニット３０が遂行すべき指令が存在する時に付
活される。INSTR指令が付活され且つ行先競合、源競
合、或は効力競合が存在することをＡＮＤゲート６６４
の出力が指示すれば、この“指令ペンディング”信号は
競合の存在を表わす。この信号は、制御論理ユニット６
０に競合が解決されるまでそれ以上の指令を送らないよ
うに通知するのに用いられる。
もし、特にデータ書込みに、競合が発生すれば、WT.POR
T 0上のデータを遅延させなければならない。これは第
３Ａ図に示すように、９ビットのフリップフロップ２７
１、２７２、２７３、及び２７４からなる４段シフトレ
ジスタによって行われる。WT PORT 0データはTA CLKク
ロックパルスによって順次にフリップフロップの異なる
段内へシフトする。各フリップフロップの出力はマルチ
プレクサ２７０内へ入力される。マルチプレクサ２７０
は制御入力として、ラッチ２６８によって緩衝されたWP
ORT 0.CNF.SEL信号を受ける。ラッチ２６８はクロック
信号の制御下にある。WPORT 0.CNF.SEL信号は、第６図
に示す指令ペンディング信号及び無競合信号から、制御
論理ユニット６０によって作られる。
T 0上のデータを遅延させなければならない。これは第
３Ａ図に示すように、９ビットのフリップフロップ２７
１、２７２、２７３、及び２７４からなる４段シフトレ
ジスタによって行われる。WT PORT 0データはTA CLKク
ロックパルスによって順次にフリップフロップの異なる
段内へシフトする。各フリップフロップの出力はマルチ
プレクサ２７０内へ入力される。マルチプレクサ２７０
は制御入力として、ラッチ２６８によって緩衝されたWP
ORT 0.CNF.SEL信号を受ける。ラッチ２６８はクロック
信号の制御下にある。WPORT 0.CNF.SEL信号は、第６図
に示す指令ペンディング信号及び無競合信号から、制御
論理ユニット６０によって作られる。
制御論理ユニット６０からのWPORT 0データ信号は３ク
ロックサイクルまで遅延することができる。何故なら、
これが競合の無い動作前に発生可能な最大数の主サイク
ルだからである。データを遅延させなければならないク
ロックサイクルの数は、競合検出回路６００に基いて制
御論理ユニット６０によって決定することができる。こ
の回路に基いて、論理制御ユニット６０はWPORT 0.CNF.
SEL信号を適切にセットし、適切な時間量に亘って遅延
させた後、マルチプレクサ２７０がWPORT 0データ信号
を読出すことを示す。
ロックサイクルまで遅延することができる。何故なら、
これが競合の無い動作前に発生可能な最大数の主サイク
ルだからである。データを遅延させなければならないク
ロックサイクルの数は、競合検出回路６００に基いて制
御論理ユニット６０によって決定することができる。こ
の回路に基いて、論理制御ユニット６０はWPORT 0.CNF.
SEL信号を適切にセットし、適切な時間量に亘って遅延
させた後、マルチプレクサ２７０がWPORT 0データ信号
を読出すことを示す。
以上のように本発明によれば、同時読出し書込みを可能
ならしめ、従ってパイプライン及びチェーン能力を最大
ならしめるばかりではなく、床屋の看板柱配列を通して
競合を回避するようにメモリを構成可能としたベクトル
レジスタが提供される。検出される何等かの競合は、レ
ジスタが床屋の看板柱記憶配列と同期して正しく動作可
能になるまでの一時的であるに過ぎない。
ならしめ、従ってパイプライン及びチェーン能力を最大
ならしめるばかりではなく、床屋の看板柱配列を通して
競合を回避するようにメモリを構成可能としたベクトル
レジスタが提供される。検出される何等かの競合は、レ
ジスタが床屋の看板柱記憶配列と同期して正しく動作可
能になるまでの一時的であるに過ぎない。
ベクトルレジスタドレッシングのらせん即ち床屋の看板
柱方式を反映する一方法は、第６図の競合検出回路内の
諸シフトレジスタによって示唆されている。実際のアド
レスを発生するためには異なる方法が用いられる。
柱方式を反映する一方法は、第６図の競合検出回路内の
諸シフトレジスタによって示唆されている。実際のアド
レスを発生するためには異なる方法が用いられる。
本発明によれば、メモリバンクに結合された制御手段
は、各ベクトルレジスタ毎の連続する語がメモリバンク
の各々内の語に対応するように、記憶及び読出しのため
のバンク内の語にアクセスを行う。全ての読出しポート
及び書込みポートのためのこのような回路の好ましい実
施例を制御論理ユニット６０の一部として第７図〜第９
図に示す。
は、各ベクトルレジスタ毎の連続する語がメモリバンク
の各々内の語に対応するように、記憶及び読出しのため
のバンク内の語にアクセスを行う。全ての読出しポート
及び書込みポートのためのこのような回路の好ましい実
施例を制御論理ユニット６０の一部として第７図〜第９
図に示す。
第７図は乗算ユニット７０のためのアドレス発生回路の
好ましい実施例であって、乗算ユニット７０は入力デー
タをRD.PORT 1及びRD.PORT 2から受け、WT.PORT 2に出
力を発生する。第７図のカウンタ７００及び７０５は、
乗算指令中に制御論理ユニット６００によって発生され
るMUL.UNIT.INSTR信号に応答してSRC.A.REG信号及びSR
C.B.REG信号をロードする。SRC.A.REG信号及びSRC.B.RE
G信号は制御論理ユニット６０内の指令解析回路から受
け、第６図において競合検出に用いたものと同一の信号
である。一旦ロードしてしまうと、カウンタ７００及び
７０５はTB CLK信号によってカウントする。カウンタ７
００及び７０５の出力はそれぞれ、第２図のシステム図
に示すRPORT 1.VREG.SEL信号及びRPORT 2.VREG.SEL信号
である。
好ましい実施例であって、乗算ユニット７０は入力デー
タをRD.PORT 1及びRD.PORT 2から受け、WT.PORT 2に出
力を発生する。第７図のカウンタ７００及び７０５は、
乗算指令中に制御論理ユニット６００によって発生され
るMUL.UNIT.INSTR信号に応答してSRC.A.REG信号及びSR
C.B.REG信号をロードする。SRC.A.REG信号及びSRC.B.RE
G信号は制御論理ユニット６０内の指令解析回路から受
け、第６図において競合検出に用いたものと同一の信号
である。一旦ロードしてしまうと、カウンタ７００及び
７０５はTB CLK信号によってカウントする。カウンタ７
００及び７０５の出力はそれぞれ、第２図のシステム図
に示すRPORT 1.VREG.SEL信号及びRPORT 2.VREG.SEL信号
である。
カウンタ７００及び７０５の使用は、第５図に示す床屋
の看板柱方式の効果を援助する。これらのカウンタを使
用すると、初期にSRC.A.REG信号及びSRC.B.REG信号によ
って表わされる論理ベクトルアドレスは、連続ベクトル
要素としてバンク番号（RPORTx.VREG.SEL）増分がアク
セスされるため、順次のバンク内に記憶される。更に、
好ましい実施例におけるカウンタ７００及び７０５が４
ビット（即ち１６進）カウンタであるため、カウントが
１５に達した後に０に戻る。これは第５図と一致してい
る。
の看板柱方式の効果を援助する。これらのカウンタを使
用すると、初期にSRC.A.REG信号及びSRC.B.REG信号によ
って表わされる論理ベクトルアドレスは、連続ベクトル
要素としてバンク番号（RPORTx.VREG.SEL）増分がアク
セスされるため、順次のバンク内に記憶される。更に、
好ましい実施例におけるカウンタ７００及び７０５が４
ビット（即ち１６進）カウンタであるため、カウントが
１５に達した後に０に戻る。これは第５図と一致してい
る。
RPORT 1.VELM.ADR信号及びRPORT 2.VELM.ADR信号はカウ
ンタ７０８によってRPORT 1/2.VELM.ADR信号として発生
される。各ベクトル要素のアドレスを特定するこれらの
信号は同一であることが好ましい。何故なら好ましい実
施例においてはベクトル動作が２つのベクトルレジスタ
の対応要素を包含するからである。例えば２つのベクト
ルの加算は、各ベクトルの第１の要素の和、各ベクトル
の第２の要素の和等々の計算を含む。
ンタ７０８によってRPORT 1/2.VELM.ADR信号として発生
される。各ベクトル要素のアドレスを特定するこれらの
信号は同一であることが好ましい。何故なら好ましい実
施例においてはベクトル動作が２つのベクトルレジスタ
の対応要素を包含するからである。例えば２つのベクト
ルの加算は、各ベクトルの第１の要素の和、各ベクトル
の第２の要素の和等々の計算を含む。
カウンタ７０８はMUL.UNIT.INSTR信号に応答してクリヤ
される。これは、任意のベクトルの第１の要素を常に論
理ベクトルレジスタ及びバンクの両方方の“０番目”の
位置に記憶するという好ましい条件覆行を反映してい
る。論理ベクトルレジスタ内の各後続位置はアドレスさ
れる後続位置に記憶されて行く。カウンタ７０８もTB C
LK信号で進められる。
される。これは、任意のベクトルの第１の要素を常に論
理ベクトルレジスタ及びバンクの両方方の“０番目”の
位置に記憶するという好ましい条件覆行を反映してい
る。論理ベクトルレジスタ内の各後続位置はアドレスさ
れる後続位置に記憶されて行く。カウンタ７０８もTB C
LK信号で進められる。
RPORT 1.RD.EN信号及びRPORT 2.RD.EN信号はそれぞれＡ
ＮＤゲート７１２及び７１０によって作られる。これら
の信号はそれぞれMUL.UNIT.INSTR信号とLA.MUL.SRC.B.V
ALID信号及びLA.MUL.SRC.A.VALID信号との論理積であ
る。LA.MUL.SRC.A.VALID信号及びLA.MUL.SRC.B.VALID信
号は制御論理ユニット６０内の指令解析回路によって作
られ、それぞれSRC.A.REG信号及びSRC.B.REG信号が有効
であることを指示している。
ＮＤゲート７１２及び７１０によって作られる。これら
の信号はそれぞれMUL.UNIT.INSTR信号とLA.MUL.SRC.B.V
ALID信号及びLA.MUL.SRC.A.VALID信号との論理積であ
る。LA.MUL.SRC.A.VALID信号及びLA.MUL.SRC.B.VALID信
号は制御論理ユニット６０内の指令解析回路によって作
られ、それぞれSRC.A.REG信号及びSRC.B.REG信号が有効
であることを指示している。
レジスタ７１４及びコンパレータ７１６は集合的に使用
され、乗算動作のためのアドレス発生が完了した時点を
決定する。制御論理ユニット６０内の指令解析回路から
のVLR（ベクトル長レジスタ）信号は処理中のベクトル
の長さを表わす。好ましい実施例においては、VLR信号
は各バンク或は各論理ベクトルレジスタ内の６４要素の
全補数を表わすことが可能な６ビット信号である。この
VLR信号は、MUL.UNIT.INSTR信号に応答して乗算指令中
にレジスタ７１４内へロードされる。次でコンパレータ
７１６がレジスタ７１４の出力とRPORT 1/2.VELM.ADR信
号とを比較する。これらの信号が等しくなった時にコン
パレータ７１６はMUL.LAST.SRC.VELM信号を出力して乗
算動作の完了を指示する。
され、乗算動作のためのアドレス発生が完了した時点を
決定する。制御論理ユニット６０内の指令解析回路から
のVLR（ベクトル長レジスタ）信号は処理中のベクトル
の長さを表わす。好ましい実施例においては、VLR信号
は各バンク或は各論理ベクトルレジスタ内の６４要素の
全補数を表わすことが可能な６ビット信号である。この
VLR信号は、MUL.UNIT.INSTR信号に応答して乗算指令中
にレジスタ７１４内へロードされる。次でコンパレータ
７１６がレジスタ７１４の出力とRPORT 1/2.VELM.ADR信
号とを比較する。これらの信号が等しくなった時にコン
パレータ７１６はMUL.LAST.SRC.VELM信号を出力して乗
算動作の完了を指示する。
好ましい実施例においては、WPORT 2アドレスを発生す
る回路もカウンタを使用している。第７図に示すよう
に、カウンタ７２８はロードされ、進められてWPORT 2.
VREG.SEL信号を発生し、またカウンタ７３６はクリヤさ
れ、進められてWPORT 2.VELM.ADR信号を発生する。明ら
かなように、WPORT 2アドレスのためのカウンタ２８及
び７３６は、RPORT 1及びRPORT 2アドレスのためのカウ
ンタ７００、７０５及び７０８と同様に動作する。しか
しカウンタ７２８及び７３６への入力は、カウンタ７０
０、７０５及び７０８への入力とは異なる。
る回路もカウンタを使用している。第７図に示すよう
に、カウンタ７２８はロードされ、進められてWPORT 2.
VREG.SEL信号を発生し、またカウンタ７３６はクリヤさ
れ、進められてWPORT 2.VELM.ADR信号を発生する。明ら
かなように、WPORT 2アドレスのためのカウンタ２８及
び７３６は、RPORT 1及びRPORT 2アドレスのためのカウ
ンタ７００、７０５及び７０８と同様に動作する。しか
しカウンタ７２８及び７３６への入力は、カウンタ７０
０、７０５及び７０８への入力とは異なる。
カウンタ７２８内へ実質的にロードされる値はDST.REG
信号であり、レジスタ７２０の出力としてのこの信号は
レジスタ７２４及び７２６からなるパイプライン内に配
置される。レジスタ７２６の内容は、START.MUL.WT信号
が現われた時にカウンタ７２８内へロードされる。
信号であり、レジスタ７２０の出力としてのこの信号は
レジスタ７２４及び７２６からなるパイプライン内に配
置される。レジスタ７２６の内容は、START.MUL.WT信号
が現われた時にカウンタ７２８内へロードされる。
レジスタ７２０、７２４及び７２６の３段パイプライン
内のDST.REG値は、制御論理ユニット６０によって各主
サイクルに１回発生されるTB CLK信号によってシフトさ
れる。乗算指令は３主サイクルを要するから、この３段
パイプラインは行先アドレスのために“遅れ”を発生し
て乗算動作結果が完了した時にWPORT 2.VREG.SEL信号の
準備が整うことを保証する。第６図に示されているMUL
BIT SET信号及びMUL BIT CLR信号は第７図に示すように
して作られている。
内のDST.REG値は、制御論理ユニット６０によって各主
サイクルに１回発生されるTB CLK信号によってシフトさ
れる。乗算指令は３主サイクルを要するから、この３段
パイプラインは行先アドレスのために“遅れ”を発生し
て乗算動作結果が完了した時にWPORT 2.VREG.SEL信号の
準備が整うことを保証する。第６図に示されているMUL
BIT SET信号及びMUL BIT CLR信号は第７図に示すように
して作られている。
カウンタ７２８にロードさせ、カウンタ７３６をクリヤ
させる信号は、制御論理ユニット６０からのSTART.MUL.
INSTR信号の後に３つの遅延段によって発生されるSTAR
T.MUL.WT信号である。３段の遅延はTB CLK信号を受けて
いるレジスタ７３０、７３２及び７３４によって発生す
る。これらのレジスタは、RPORT 1及びRPORT 2の後まで
WPORT 2を正確に遅らせる。
させる信号は、制御論理ユニット６０からのSTART.MUL.
INSTR信号の後に３つの遅延段によって発生されるSTAR
T.MUL.WT信号である。３段の遅延はTB CLK信号を受けて
いるレジスタ７３０、７３２及び７３４によって発生す
る。これらのレジスタは、RPORT 1及びRPORT 2の後まで
WPORT 2を正確に遅らせる。
START.MUL.INSTR信号は、制御論理ユニット６０から乗
算指令のペンディング及び無競合を表わすMUL.NO.CNF信
号を受けてフリップフロップ７４０が発生する。フリッ
プフロップ７４０はコンパレータ７１６からのMUL.LAS
T.SRC.VELM信号が付活されるとクリヤされる。何故なら
ば、この信号はフリップフロップ７４２にクロック信号
を発生させ、フリップフロップ７４０に“０”を入力さ
せるからである。
算指令のペンディング及び無競合を表わすMUL.NO.CNF信
号を受けてフリップフロップ７４０が発生する。フリッ
プフロップ７４０はコンパレータ７１６からのMUL.LAS
T.SRC.VELM信号が付活されるとクリヤされる。何故なら
ば、この信号はフリップフロップ７４２にクロック信号
を発生させ、フリップフロップ７４０に“０”を入力さ
せるからである。
カウンタ７２８及び７３６は、TB CLKパルス及び別の３
段パイプラインの出力からWPORT 2.WT.EN信号を受ける
と進められる。この別のパイプラインはレジスタ７５
０、７５２及び７５４を含み、これらのレジスタは全て
TB CLK信号を受けている。この３段パイプラインへの入
力は、乗算指令が遂行されている時に制御論理ユニット
６０が発生するMUL.RD.IN.PROGRESS信号である。レジス
タ７５０、７５２及びび７５４を含むこの３段遅延回路
の目的もWPORT 2をRPORT 1及びRPORT 2の後まで遅らせ
ることである。
段パイプラインの出力からWPORT 2.WT.EN信号を受ける
と進められる。この別のパイプラインはレジスタ７５
０、７５２及び７５４を含み、これらのレジスタは全て
TB CLK信号を受けている。この３段パイプラインへの入
力は、乗算指令が遂行されている時に制御論理ユニット
６０が発生するMUL.RD.IN.PROGRESS信号である。レジス
タ７５０、７５２及びび７５４を含むこの３段遅延回路
の目的もWPORT 2をRPORT 1及びRPORT 2の後まで遅らせ
ることである。
各レジスタ７５０、７５２、７５４の出力はＡＮＤゲー
ト７６０の否定入力に印加される。ＡＮＤゲート７６０
の別の否定入力は、乗算ユニット７０が別の指令を受入
れることができないことを表わす制御論理ユニット６０
からのMUL.UNIT.BUSY信号である。ＡＮＤゲート７６０
の出力は、乗算ユニット７０がある指令を完了し、この
パイプライン内においては後続の指令がペンディングに
なっていないことを表わすMUL.UNIT.DONE信号である。
ト７６０の否定入力に印加される。ＡＮＤゲート７６０
の別の否定入力は、乗算ユニット７０が別の指令を受入
れることができないことを表わす制御論理ユニット６０
からのMUL.UNIT.BUSY信号である。ＡＮＤゲート７６０
の出力は、乗算ユニット７０がある指令を完了し、この
パイプライン内においては後続の指令がペンディングに
なっていないことを表わすMUL.UNIT.DONE信号である。
第８図は加算ユニット８０のためのアドレス発生回路の
好ましい実施例を示す。この回路に含まれる要素は第７
図に示されている選択信号と同一であるので詳細な説明
は省略する。即ち、RPORT 3.RD.EN、RPORT 4.RD.EN、RP
ORT 3.VREG.SEL、RPORT 4.VREG.SEL、RPORT 3/4.VELM.A
DR、WPORT 1.VREG.SEL及びWPORT 1.VELM.ADRの諸信号を
発生するのに使用される要素は、第７図において対応諸
信号を発生するのに使用された回路と同一の回路に構成
されている。ハードウェ一致を強調するために、第７図
と第８図の参照番号の下２桁を同一にしてある。
好ましい実施例を示す。この回路に含まれる要素は第７
図に示されている選択信号と同一であるので詳細な説明
は省略する。即ち、RPORT 3.RD.EN、RPORT 4.RD.EN、RP
ORT 3.VREG.SEL、RPORT 4.VREG.SEL、RPORT 3/4.VELM.A
DR、WPORT 1.VREG.SEL及びWPORT 1.VELM.ADRの諸信号を
発生するのに使用される要素は、第７図において対応諸
信号を発生するのに使用された回路と同一の回路に構成
されている。ハードウェ一致を強調するために、第７図
と第８図の参照番号の下２桁を同一にしてある。
RD.PORT 0及びWT.PORT 0のためのアドレスを発生する回
路は他の回路とは若干異なっている。何故ならば、RD.P
ORT 0はマスクユニット９０への入力を供給し、WT.PORT
0はベクトルレジスタへの外部入力だからである。しか
し乗算ユニット７０或は加算回路８０の出力とは異なっ
て、マスクユニット９０の出力はベクトルレジスタファ
イル内へ戻される入力ではないので、他のポートのため
のようにRD.PORT 0とWT.PORT 0との間に同じ型の遅延同
期を設ける必要はない。
路は他の回路とは若干異なっている。何故ならば、RD.P
ORT 0はマスクユニット９０への入力を供給し、WT.PORT
0はベクトルレジスタへの外部入力だからである。しか
し乗算ユニット７０或は加算回路８０の出力とは異なっ
て、マスクユニット９０の出力はベクトルレジスタファ
イル内へ戻される入力ではないので、他のポートのため
のようにRD.PORT 0とWT.PORT 0との間に同じ型の遅延同
期を設ける必要はない。
第９図に示すように、カウンタ９００はLOAD.GEN.SRC信
号に応答してSRC.A.REG信号をロードする。またLOAD.GE
N.SRC信号はカウンタ９０５をクリヤすに。これらの両
カウンタを進めるための信号は、INC.GEN.SRC.REG信号
である。この信号が付活されるとカウンタ９００及び９
０５はTB CLK信号を計数する。これらの両信号は制御論
理ユニット６０において作られる。
号に応答してSRC.A.REG信号をロードする。またLOAD.GE
N.SRC信号はカウンタ９０５をクリヤすに。これらの両
カウンタを進めるための信号は、INC.GEN.SRC.REG信号
である。この信号が付活されるとカウンタ９００及び９
０５はTB CLK信号を計数する。これらの両信号は制御論
理ユニット６０において作られる。
カウンタ９００の出力はRPORT 0.VREG.SEL信号である。
カウンタ９０５はRPORT 0.VELM.ADR信号を発生する。Ａ
ＮＤゲート９３０はRPORT 0.EN信号及びSRC DATA VALID
信号からRPORT 0.RD.EN信号を発生する。
カウンタ９０５はRPORT 0.VELM.ADR信号を発生する。Ａ
ＮＤゲート９３０はRPORT 0.EN信号及びSRC DATA VALID
信号からRPORT 0.RD.EN信号を発生する。
コンパレータ９３２はRPORT 0.VELM.ADR信号と、GEN.UN
IT.INSTR信号によってレジスタ９３５内に記憶されたVL
R信号とを比較する。コンパレータ９３２の出力はGEN.L
AST.SRC.VELM信号であり、この信号が付活されると最終
ベクトルアドレスを表わす。GEN.LAST.SRC.VELM信号は
フリップフロップ９０３への入力としても使用され、フ
リップフロップ９０２をリセットさせる。フリップフロ
ップ９０２は、RD.PORT 0に関して競合が検出されない
時に制御論理ユニット６０からのGEN.STORE.NO.CNF信号
によってセットされる。フリップフロップ９０２はフリ
ップフロップ９０１をセットしてINC.GEN.SRC.REG信号
を発生させ、カウンタ９００及び９０５を計数可能なら
しめる。
IT.INSTR信号によってレジスタ９３５内に記憶されたVL
R信号とを比較する。コンパレータ９３２の出力はGEN.L
AST.SRC.VELM信号であり、この信号が付活されると最終
ベクトルアドレスを表わす。GEN.LAST.SRC.VELM信号は
フリップフロップ９０３への入力としても使用され、フ
リップフロップ９０２をリセットさせる。フリップフロ
ップ９０２は、RD.PORT 0に関して競合が検出されない
時に制御論理ユニット６０からのGEN.STORE.NO.CNF信号
によってセットされる。フリップフロップ９０２はフリ
ップフロップ９０１をセットしてINC.GEN.SRC.REG信号
を発生させ、カウンタ９００及び９０５を計数可能なら
しめる。
WT.PORT 0はRD.PORT 0と遅延周期させる必要はないか
ら、第７図及び第８図に示す乗算ユニット７０のための
読出し及び書込みポート（RD.PORT 1、RD.PORT 2、WT.P
ORT 2）及び加算ユニット８０のための読出し及び書込
みポート（RD.PORT 3、RD.PORT 4、WT.PORT 1）に設け
てある遅延回路は必要としない。好ましい実施例におい
てはWPORT 0.VREG.SEL信号を発生するために、制御論理
ユニット６０からのLOAD.GEN.DST信号に応答してカウン
タ９１２内へDST.REG信号をロードする。このLOAD.GEN.
DST信号はカウンタ９１４のクリヤリングも行い、カウ
ンタ９１４の出力はWPORT 0.VELM.ADR信号である。
ら、第７図及び第８図に示す乗算ユニット７０のための
読出し及び書込みポート（RD.PORT 1、RD.PORT 2、WT.P
ORT 2）及び加算ユニット８０のための読出し及び書込
みポート（RD.PORT 3、RD.PORT 4、WT.PORT 1）に設け
てある遅延回路は必要としない。好ましい実施例におい
てはWPORT 0.VREG.SEL信号を発生するために、制御論理
ユニット６０からのLOAD.GEN.DST信号に応答してカウン
タ９１２内へDST.REG信号をロードする。このLOAD.GEN.
DST信号はカウンタ９１４のクリヤリングも行い、カウ
ンタ９１４の出力はWPORT 0.VELM.ADR信号である。
WPORT 0.VELM.ADR信号は、レジスタ９３５からのVLR信
号と共にコンパレータ９４７への入力にもなる。コンパ
レータ９４７の出力はGEN.LAST.DST.VELM信号であり、
この信号はある書込み指令に対する最終ベクトル要素が
ベクトルレジスタ内へロードされたことを指示する。
号と共にコンパレータ９４７への入力にもなる。コンパ
レータ９４７の出力はGEN.LAST.DST.VELM信号であり、
この信号はある書込み指令に対する最終ベクトル要素が
ベクトルレジスタ内へロードされたことを指示する。
GEN.LAST.DST.VELM信号はフリップフロップ９５０をセ
ットし、該フリップフロップ９５０の出力が付活される
とフリップフロップ９５５がリセットされる。フリップ
フロップ９５５は制御論理ユニット６０からのWT.PORT
0に関しては競合が存在しないことを意味するGEN.LOAD.
NO.CNF信号に応答してセットされる。フリップフロップ
９５５はフリップフロップ９６０をセットし、INC.GEN.
DST.REG信号を発生させカウンタ９１２及び９１４を計
数可能ならしめる。
ットし、該フリップフロップ９５０の出力が付活される
とフリップフロップ９５５がリセットされる。フリップ
フロップ９５５は制御論理ユニット６０からのWT.PORT
0に関しては競合が存在しないことを意味するGEN.LOAD.
NO.CNF信号に応答してセットされる。フリップフロップ
９５５はフリップフロップ９６０をセットし、INC.GEN.
DST.REG信号を発生させカウンタ９１２及び９１４を計
数可能ならしめる。
ＡＮＤゲート９３１は入力として、共に制御論理ユニッ
トが発生するWPORT.EN信号並びにSRC DATA VALID信号を
受ける。ＡＮＤゲート９３１の出力はWPORT 0.WT.EN信
号である。
トが発生するWPORT.EN信号並びにSRC DATA VALID信号を
受ける。ＡＮＤゲート９３１の出力はWPORT 0.WT.EN信
号である。
当業者ならば本発明のベクトルレジスタファイルの種々
の変更及び変化を考案できよう。本発明はその広い面に
おいて上述の方法及び装置の細部及び特定実施例に限定
されるものではない。本発明の思想或は範囲から逸脱す
ることなくこれらの細部から発展させることが可能であ
る。
の変更及び変化を考案できよう。本発明はその広い面に
おいて上述の方法及び装置の細部及び特定実施例に限定
されるものではない。本発明の思想或は範囲から逸脱す
ることなくこれらの細部から発展させることが可能であ
る。
フロントページの続き (72)発明者 マッキーン フランシス エックス アメリカ合衆国 マサチューセッツ州 01581 ウェストボロ オニール 30 (72)発明者 テラニアン マイケル エム アメリカ合衆国 マサチューセッツ州 01719 ボックスボロ オールド オーチ ャード レーン 21 (56)参考文献 特開 昭60−247783（ＪＰ，Ａ) 特開 昭60−146362（ＪＰ，Ａ) 特開 昭60−15770（ＪＰ，Ａ) 特開 昭59−77574（ＪＰ，Ａ) 特開 昭57−30078（ＪＰ，Ａ) 特開 昭56−88559（ＪＰ，Ａ) 特開 昭58−31471（ＪＰ，Ａ) 特開 昭59−114677（ＪＰ，Ａ)
Claims (19)
- 【請求項１】読出し制御信号及び読出しアドレスからな
る読出し要求、及び書込み制御信号及び書込みアドレス
からなる書込み要求を含むファイルアクセス要求にサー
ビスするための複数の読出しポート及び書込みポートを
含むベクトルレジスタ回路であって、上記ベクトルレジ
スタ回路は複数のタイミングサイクルに従って動作し、
各タイミングサイクルはそのサイクルの間に読出し要求
及び書込み要求の両方にサービスできるように編成され
ており、ベクトルレジスタ回路が、 レジスタアレーと、スカラレジスタファイルと、読出し
手段と、書込み手段と、第１の選択手段と、第２の選択
手段とを具備し、 上記レジスタアレーは、複数のサブアレーを含み、ベク
トルを表すデータを記憶し、 上記スカラレジスタファイルは、スカラ値を含み、 上記読出し手段は、レジスタアレーに結合され、読出し
選択信号に応答して何れかのタイミングサイクルの間
に、記憶されている何れかのデータを何れかの読出しポ
ートに結合し、且つ同一のタイミングサイクルの間に、
記憶されているデータ内のベクトルを少なくとも２つの
読出しポートを通して出力し、それによって連続するタ
イミングサイクルの間に少なくとも２つの完全ベクトル
を同時にレジスタアレーから出力することを可能にし、
上記読出し手段は、 サブアレーに結合されている入力と、異なる読出しポー
トの１つに結合されている出力とを各々が有する複数の
マルチプレクサ回路を含み、読出し選択信号に応答して
スカラレジスタファイルの内容を読出しポートへ出力す
る信号経路指定手段と、 少なくとも２つのサブアレーからデータを同時に出力す
る手段とを含み、 上記書込み手段は、レジスタアレーに結合され、書込み
選択信号に応答して何れかのタイミングサイクルの間
に、データを表すベクトルを何れかの書込みポートを通
してレジスタアレーへ経路指定し、且つ同一のタイミン
グサイクルの間に少なくとも２つの書込みポートを通し
てベクトルをレジスタアレー内に同時に記憶させ、それ
によって連続するタイミングサイクルの間に少なくとも
２つの完全ベクトルを同時にレジスタアレー内に記憶さ
せることを可能にし、上記書込み手段は、 少なくとも２つのサブアレー内にデータを同時に記憶さ
せる手段を含み、 上記第１の選択手段は、読出し手段に結合され、読出し
アドレス及び読出し制御信号に応答して読出し選択信号
を生成し、 上記第２の選択手段は、書込み手段に結合され、書込み
アドレス及び書込み制御信号に応答して書込み選択信号
を生成する ことを特徴とするベクトルレジスタ回路。 - 【請求項２】読出し制御信号及び読出しアドレスからな
る読出し要求、及び書込み制御信号及び書込みアドレス
からなる書込み要求を含むファイルアクセス要求にサー
ビスするための複数の読出しポート及び書込みポートを
含むベクトルレジスタ回路であって、上記ベクトルレジ
スタ回路は複数のタイミングサイクルに従って動作し、
各タイミングサイクルはそのサイクルの間に読出し要求
及び書込み要求の両方にサービスできるように編成され
ており、ベクトルレジスタ回路が、 レジスタアレーと、スカラレジスタファイルと、読出し
手段と、書込み手段と、第１の選択手段と、第２の選択
手段とを具備し、 上記レジスタアレーは、複数のサブアレーを含み、ベク
トルを表すデータを記憶し、 上記スカラレジスタファイルは、スカラ値を含み、 上記読出し手段は、レジスタアレーに結合され、読出し
選択信号に応答して何れかのタイミングサイクルの間
に、記憶されている何れかのデータを何れかの読出しポ
ートに結合し、且つ同一のタイミングサイクルの間に、
記憶されているデータ内のベクトルを少なくとも２つの
読出しポートを通して出力し、それによって連続するタ
イミングサイクルの間に、少なくとも２つの完全ベクト
ルを同時にレジスタアレーから出力することを可能に
し、上記読出し手段は、 読出し選択信号に応答してスカラレジスタファイルの内
容を読出しポートへ出力する手段と、 少なくとも２つのサブアレーからデータを同時に出力す
る経路指定手段とを含み、 上記書込み手段は、レジスタアレーに結合され、書込み
選択信号に応答して何れかのタイミングサイクルの間
に、データを表すベクトルを何れかの書込みポートを通
してレジスタアレーへ経路指定し、且つ同一のタイミン
グサイクルの間にベクトルを少なくとも２つの書込みポ
ートを通してレジスタアレー内に同時に記憶させ、それ
によって連続するタイミングサイクルの間に少なくとも
２つの完全ベクトルを同時にレジスタアレー内に記憶さ
せることを可能にし、上記書込み手段は、 データを少なくとも２つのサブアレー内に同時に記憶さ
せる手段と、 データ源に結合されている入力と、異なるサブアレーの
１つに接続されている出力とを各々が有する複数のマル
チプレクサ回路を含み、 上記第１の選択手段は、読出し手段に結合され、読出し
アドレス及び読出し制御信号に応答して読出し選択信号
を生成し、 上記第２の選択手段は、書込み手段に結合され、書込み
アドレス及び書込み制御信号に応答して書込み選択信号
を生成する ことを特徴とするベクトルレジスタ回路。 - 【請求項３】読出し制御信号及び読出しアドレスからな
る読出し要求、及び書込み制御信号及び書込みアドレス
からなる書込み要求を含むファイルアクセス要求にサー
ビスするための複数の読出しポート及び書込みポートを
含むベクトルレジスタ回路であって、上記ベクトルレジ
スタ回路は複数のタイミングサイクルに従って動作し、
各タイミングサイクルはそのサイクルの間に読出し要求
及び書込み要求の両方にサービスできるように編成され
ており、ベクトルレジスタ回路が、 レジスタアレーと、スカラレジスタファイルと、読出し
手段と、書込み手段と、第１の選択手段と、第２の選択
手段とを具備し、 上記レジスタアレーは、複数のサブアレーを含み、ベク
トルを表すデータを記憶し、上記レジスタアレーは、 各完全ベクトルが単一のベクトルレジスタ内に記憶さ
れ、各ベクトルレジスタのベクトル要素が複数のサブア
レー内に記憶されるように複数のベクトルレジスタとし
て編成されているベクトル要素のマトリクス（各読出し
アドレスがベクトルレジスタ選択部分とベクトル要素選
択部分を含む）を含み、 上記スカラレジスタファイルは、スカラ値を含み、 上記読出し手段は、レジスタアレーに結合され、読出し
選択信号に応答して何れかのタイミングサイクルの間
に、記憶されている何れかのデータを何れかの読出しポ
ートに結合し、且つ同一のタイミングサイクルの間に、
記憶されているデータ内のベクトルを少なくとも２つの
読出しポートを通して出力し、それによって連続するタ
イミングサイクルの間に、少なくとも２つの完全ベクト
ルを同時にレジスタアレーから出力することを可能に
し、上記読出し手段は、 読出し選択信号に応答してスカラレジスタファイルの内
容を読出しポートへ出力する手段と、 異なるサブアレーの１つのアドレス端子に結合されてい
る出力と、読出しアドレスのベクトル要素選択部分を受
信するように結合されている入力と、読出し入力マルチ
プレクサ制御信号を受信するように結合されている制御
端子とを各々が有する第１の集合のマルチプレクサとを
含み、 上記書込み手段は、レジスタアレーに結合され、書込み
選択信号に応答して何れかのタイミングサイクルの間
に、データを表すベクトルを何れかの書込みポートを通
してレジスタアレーへ経路指定し、且つ同一のタイミン
グサイクルの間にベクトルを少なくとも２つの書込みポ
ートを通してレジスタアレー内に同時に記憶させ、それ
によって連続するタイミングサイクルの間に少なくとも
２つの完全ベクトルを同時にレジスタアレー内に記憶さ
せることを可能にし、 上記第１の選択手段は、読出し手段に結合され、読出し
アドレス及び読出し制御信号に応答して読出し選択信号
を生成し、上記第１の選択手段は、 読出しアドレスのベクトルレジスタ選択部分に応答し、
読出しアドレスによって識別されるサブアレーに結合さ
れている第１の集合の各マルチプレクサのための読出し
入力マルチプレクサ制御信号を生成する読出し論理を含
み、 上記第２の選択手段は、書込み手段に結合され、書込み
アドレス及び書込み制御信号に応答して書込み選択信号
を生成する ことを特徴とするベクトルレジスタ回路。 - 【請求項４】上記読出し手段は、サブアレーのデータ出
力に結合されている入力と、異なる読出しポートの１つ
に結合されている出力と、読出し出力マルチプレクサ制
御信号を受信するように読出し論理に結合されている制
御端子とを各々が有する第２の集合のマルチプレクサを
も含み、 上記読出し論理は、ベクトルレジスタ選択部分から読出
し出力マルチプレクサ制御信号を形成する手段を含む請
求項３に記載のベクトルレジスタ回路。 - 【請求項５】読出し制御信号及び読出しアドレスからな
る読出し要求、及び書込み制御信号及び書込みアドレス
からなる書込み要求を含むファイルアクセス要求にサー
ビスするための複数の読出しポート及び書込みポートを
含むベクトルレジスタ回路であって、上記ベクトルレジ
スタ回路は複数のタイミングサイクルに従って動作し、
各タイミングサイクルはそのサイクルの間に読出し要求
及び書込み要求の両方にサービスできるように編成され
ており、ベクトルレジスタ回路が、 レジスタアレーと、スカラレジスタファイルと、読出し
手段と、書込み手段と、第１の選択手段と、第２の選択
手段とを具備し、 上記レジスタアレーは、複数のサブアレーを含み、ベク
トルを表すデータを記憶し、上記レジスタアレーは、 各完全ベクトルが単一のベクトルレジスタ内に記憶さ
れ、各ベクトルレジスタのベクトル要素が複数のサブア
レー内に記憶されるように複数のベクトルレジスタとし
て編成されているベクトル要素のマトリクス（各書込み
アドレスがベクトルレジスタ選択部分とベクトル要素選
択部分を含む）を含み、 上記スカラレジスタファイルは、スカラ値を含み、 上記読出し手段は、レジスタアレーに結合され、読出し
選択信号に応答して何れかのタイミングサイクルの間
に、記憶されている何れかのデータを何れかの読出しポ
ートに結合し、且つ同一のタイミングサイクルの間に、
記憶されているデータ内のベクトルを少なくとも２つの
読出しポートを通して出力し、それによって連続するタ
イミングサイクルの間に、少なくとも２つの完全ベクト
ルを同時にレジスタアレーから出力することを可能に
し、上記読出し手段は、 読出し選択信号に応答してスカラレジスタファイルの内
容を読出しポートへ出力する手段を含み、 上記書込み手段は、レジスタアレーに結合され、書込み
選択信号に応答して何れかのタイミングサイクルの間
に、データを表すベクトルを何れかの書込みポートを通
してレジスタアレーへ経路指定し、且つ同一のタイミン
グサイクルの間にベクトルを少なくとも２つの書込みポ
ートを通してレジスタアレー内に同時に記憶させ、それ
によって連続するタイミングサイクルの間に少なくとも
２つの完全ベクトルを同時にレジスタアレー内に記憶さ
せることを可能にし、上記書込み手段は、 異なるサブアレーの１つのアドレス端子に結合されてい
る出力と、書込みアドレスのベクトル要素選択部分を受
信するように結合されている入力と、書込み入力マルチ
プレクサ制御信号を受信するように結合されている制御
端子とを各々が有する第１の集合のマルチプレクサを含
み、 上記第１の選択手段は、読出し手段に結合され、読出し
アドレス及び読出し制御信号に応答して読出し選択信号
を生成し、 上記第２の選択手段は、書込み手段に結合され、書込み
アドレス及び書込み制御信号に応答して書込み選択信号
を生成し、上記第２の選択手段は、 書込みアドレスのベクトルレジスタ選択部分に応答し、
書込みアドレスによって識別されるサブアレーに結合さ
れている第１の集合の各マルチプレクサのための書込み
入力マルチプレクサ制御信号を生成する書込み論理を含
む ことを特徴とするベクトルレジスタ回路。 - 【請求項６】上記書込み手段は、サブアレー内に記憶さ
れるデータを受信するように結合されている入力と、異
なるサブアレーの１つにに結合されている出力と、書込
み論理からの書込み入力マルチプレクサ制御信号の対応
する１つを受信するように結合されている制御端子とを
各々が有する第２の集合のマルチプレクサをも含み、 上記書込み論理は、書込み入力マルチプレクサ制御信号
を形成する手段を含む請求項５に記載のベクトルレジス
タ回路。 - 【請求項７】読出し制御信号及び読出しアドレスからな
る読出し要求、及び書込み制御信号及び書込みアドレス
からなる書込み要求を含むファイルアクセス要求にサー
ビスするための複数の読出しポート及び書込みポートを
含むベクトルレジスタ回路であって、上記ベクトルレジ
スタ回路は複数のタイミングサイクルに従って動作し、
各タイミングサイクルはそのサイクルの間に読出し要求
及び書込み要求の両方にサービスできるように編成され
ており、ベクトルレジスタ回路が、 レジスタアレーと、読出し手段と、書込み手段と、第１
の選択手段と、第２の選択手段と、競合検出手段と、遅
延手段とを具備し、 上記レジスタアレーは、ベクトルを表すデータを記憶
し、 上記読出し手段は、レジスタアレーに結合され、読出し
選択信号に応答して何れかのタイミングサイクルの間
に、記憶されている何れかのデータを何れかの読出しポ
ートに結合し、且つ同一のタイミングサイクルの間に、
記憶されているデータ内のベクトルを少なくとも２つの
読出しポートを通して出力し、それによって連続するタ
イミングサイクルの間に、少なくとも２つの完全ベクト
ルを同時にレジスタアレーから出力することを可能に
し、 上記書込み手段は、レジスタアレーに結合され、書込み
選択信号に応答して何れかのタイミングサイクルの間
に、データを表すベクトルを何れかの書込みポートを通
してレジスタアレーへ経路指定し、且つ同一のタイミン
グサイクルの間にベクトルを複数の書込みポートの少な
くとも２つのポートを通してレジスタアレー内に同時に
記憶させ、それによって上記タイミングサイクルの連続
するタイミングサイクルの間にベクトルの少なくとも２
つの完全ベクトルを同時にレジスタアレー内に記憶させ
ることを可能にし、 上記第１の選択手段は、読出し手段に結合され、読出し
アドレス及び読出し制御信号に応答して読出し選択信号
を生成し、 上記第２の選択手段は、書込み手段に結合され、書込み
アドレス及び書込み制御信号に応答して書込み選択信号
を生成し、 上記競合検出手段は、第１及び第２の選択手段に結合さ
れ読出し及び書込みアドレスを受信し、データを同時に
書込むことができないレジスタアレー内の２つの位置に
書込み手段がデータを同時に記憶させようとすることが
発生した時にそれを競合状態として検知し、 上記遅延手段は、競合検出手段に応答し、レジスタアレ
ー内に記憶されるデータを競合状態中一時的に保持し、
上記遅延手段は、書込みポートの数に対応する第１の数
の記憶段を含み、 上記書込み手段が競合手段に結合され、且つ競合状態中
の同時記憶動作を阻止する手段を含むことを特徴とする
ベクトルレジスタ回路。 - 【請求項８】読出し制御信号及び読出しアドレスからな
る読出し要求、及び書込み制御信号及び書込みアドレス
からなる書込み要求を含むファイルアクセス要求にサー
ビスするための複数の読出しポート及び書込みポートを
含むベクトル回路であって、上記ベクトルレジスタ回路
は複数のタイミングサイクルに従って動作し、各タイミ
ングサイクルはそのサイクルの間に読出し要求及び書込
み要求の両方にサービスできるように編成されており、
ベクトルレジスタ回路が、 レジスタアレーと、読出し手段と、書込み手段と、転送
手段と、第１の選択手段と、第２の選択手段とを具備
し、 上記レジスタアレーは、複数のサブアレーを含み、ベク
トルを表すデータを記憶し、 上記読出し手段は、レジスタアレーに結合され、読出し
選択信号に応答して何れかのタイミングサイクルの間
に、記憶されている何れかのデータを読出しポートの何
れかに結合し、且つ記憶されているデータ内のベクトル
を少なくとも２つの読出しポートを通して同時に出力
し、それによって連続するタイミングサイクルの間に、
少なくとも２つの完全ベクトルを同時にレジスタアレー
から出力することを可能にし、上記読出し手段は、 サブアレーに結合されている入力と、異なる読出しポー
トの１つに結合されている出力とを各々が有する複数の
マルチプレクサを含み、少なくとも２つのサブアレーか
らデータを同時に出力する信号経路指定手段を含み、 上記書込み手段は、レジスタアレーに結合され、書込み
選択信号に応答して何れかのタイミングサイクルの間
に、データを表すベクトルを何れかの書込みポートを通
してレジスタアレーへ経路指定し、且つベクトルを少な
くとも２つの書込みポートを通してレジスタアレー内に
同時に記憶させ、それによって連続するタイミングサイ
クルの間に少なくとも２つの完全ベクトルを同時にレジ
スタアレー内に記憶させることを可能にし、上記書込み
手段は、 少なくとも２つのサブアレー内にデータを同時に記憶さ
せる手段を含み、 上記転送手段は、読出しポートに結合され、記憶されて
いるデータの処理及び経路指定を制御し、 上記第１の選択手段は、読出し手段に結合され、読出し
アドレス及び読出し制御信号に応答して読出し選択信号
を生成し、 上記第２の選択手段は、書込み手段に結合され、書込み
アドレス及び書込み制御信号に応答して書込み選択信号
を生成する ことを特徴とするベクトル回路。 - 【請求項９】読出し制御信号及び読出しアドレスからな
る読出し要求、及び書込み制御信号及び書込みアドレス
からなる書込み要求を含むファイルアクセス要求にサー
ビスするための複数の読出しポート及び書込みポートを
含むベクトルレジスタ回路であって、上記ベクトルレジ
スタ回路は複数のタイミングサイクルに従って動作し、
各タイミングサイクルはそのサイクルの間に読出し要求
及び書込み要求の両方にサービスできるように編成され
ており、ベクトルレジスタ回路が、 レジスタアレーと、読出し手段と、書込み手段と、転送
手段と、第１の選択手段と、第２の選択手段とを具備
し、 上記レジスタアレーは、複数のサブアレーを含み、ベク
トルを表すデータを記憶し、 上記読出し手段は、レジスタアレーに結合され、読出し
選択信号に応答して何れかのタイミングサイクルの間
に、記憶されている何れかのデータを何れかの読出しポ
ートに結合し、且つ記憶されているデータ内のベクトル
を少なくとも２つの読出しポートを通して同時に出力
し、それによって連続するタイミングサイクルの間に、
少なくとも２つの完全ベクトルを同時にレジスタアレー
から出力することを可能にし、上記読出し手段は、 少なくとも２つのサブアレーからデータを同時に出力す
る信号経路指定手段を含み、 上記書込み手段は、レジスタアレーに結合され、書込み
選択信号に応答して何れかのタイミングサイクルの間
に、データを表すベクトルを何れかの書込みポートを通
してレジスタアレーへ経路指定し、且つベクトルを少な
くとも２つの書込みポートを通してレジスタアレー内に
同時に記憶させ、それによって連続するタイミングサイ
クルの間に少なくとも２つの完全ベクトルを同時にレジ
スタアレー内に記憶させることを可能にし、上記書込み
手段は、 少なくとも２つのサブアレー内にデータを同時に記憶さ
せる手段と、 データ源に接続されている入力と、異なるサブアレーの
１つに接続されている出力とを各々が有する複数のマル
チプレクサとを含み、 上記転送手段は、読出しポートに結合され、記憶されて
いるデータの処理及び経路指定を制御し、 上記第１の選択手段は、読出し手段に結合され、読出し
アドレス及び読出し制御信号に応答して読出し選択信号
を生成し、 上記第２の選択手段は、書込み手段に結合され、書込み
アドレス及び書込み制御信号に応答して書込み選択信号
を生成する ことを特徴とするベクトルレジスタ回路。 - 【請求項１０】読出し制御信号及び読出しアドレスから
なる読出し要求、及び書込み制御信号及び書込みアドレ
スからなる書込み要求を含むファイルアクセス要求にサ
ービスするための複数の読出しポート及び書込みポート
を含むベクトルレジスタ回路であって、上記ベクトルレ
ジスタ回路は複数のタイミングサイクルに従って動作
し、各タイミングサイクルはそのサイクルの間に読出し
要求及び書込み要求の両方にサービスできるように編成
されており、ベクトルレジスタ回路が、 レジスタアレーと、読出し手段と、書込み手段と、転送
手段と、第１の選択手段と、第２の選択手段とを具備
し、 上記レジスタアレーは、複数のサブアレーを含み、ベク
トルを表すデータを記憶し、上記レジスタアレーは、 各完全ベクトルが単一のベクトルレジスタ内に記憶さ
れ、各ベクトルレジスタのベクトル要素が複数のサブア
レー内に記憶されるように複数のベクトルレジスタとし
て編成されているベクトル要素のマトリクス（各読出し
アドレスがベクトルレジスタ選択部分とベクトル要素選
択部分を含む）を含み、 上記読出し手段は、レジスタアレーに結合され、読出し
選択信号に応答して何れかのタイミングサイクルの間
に、記憶されている何れかのデータを何れかの読出しポ
ートに結合し、且つ記憶されているデータ内のベクトル
を少なくとも２つの読出しポートを通して同時に出力
し、それによって連続するタイミングサイクルの間に少
なくとも２つの完全ベクトルを同時にレジスタアレーか
ら出力することを可能にし、上記読出し手段は、 異なるサブアレーの１つのアドレス端子に結合されてい
る出力と、読出しアドレスのベクトル要素選択部分を受
信するように結合されている入力と、読出し入力マルチ
プレクサ制御信号を受信するように結合されている制御
端子とを各々が有する第１の集合のマルチプレクサを含
み、 上記書込み手段は、レジスタアレーに結合され、書込み
選択信号に応答して何れかのタイミングサイクルの間
に、データを表すベクトルを何れかの書込みポートを通
してレジスタアレーへ経路指定し、且つベクトルを少な
くとも２つの書込みポートを通してレジスタアレー内に
同時に記憶させ、それによって連続するタイミングサイ
クルの間に少なくとも２つの完全ベクトルを同時にレジ
スタアレー内に記憶させることを可能にし、 上記転送手段は、読出しポートに結合され、記憶されて
いるデータの処理及び経路指定を制御し、 上記第１の選択手段は、読出し手段に結合され、読出し
アドレス及び読出し制御信号に応答して読出し選択信号
を生成し、上記第１の選択手段は、 読出しアドレスのベクトルレジスタ選択部分に応答し、
読出しアドレスによって識別されるサブアレーに結合さ
れている第１の集合の各マルチプレクサのための読出し
入力マルチプレクサ制御信号を生成する読出し論理を含
み、 上記第２の選択手段は、書込み手段に結合され、書込み
アドレス及び書込み制御信号に応答して書込み選択信号
を生成する ことを特徴とするベクトルレジスタ回路。 - 【請求項１１】上記読出し手段は、サブアレーのデータ
出力に結合されている入力と、異なる読出しポートの１
つに結合されている出力と、読出し出力マルチプレクサ
制御信号を受信するように読出し論理に結合されている
制御端子とを各々が有する第２の集合のマルチプレクサ
をも含み、 上記読出し論理は、ベクトルレジスタ選択部分から読出
し出力マルチプレクサ制御信号を形成する手段を含む請
求項１０に記載のベクトルレジスタ回路。 - 【請求項１２】読出し制御信号及び読出しアドレスから
なる読出し要求、及び書込み制御信号及び書込みアドレ
スからなる書込み要求を含むファイルアクセス要求にサ
ービスするための複数の読出しポート及び書込みポート
を含むベクトルレジスタ回路であって、上記ベクトルレ
ジスタ回路は複数のタイミングサイクルに従って動作
し、各タイミングサイクルはそのサイクルの間に読出し
要求及び書込み要求の両方にサービスできるように編成
されており、ベクトルレジスタ回路が、 レジスタアレーと、読出し手段と、書込み手段と、転送
手段と、第１の選択手段と、第２の選択手段とを具備
し、 上記レジスタアレーは、複数のサブアレーを含み、ベク
トルを表すデータを記憶し、上記レジスタアレーは、 各完全ベクトルが単一のベクトルレジスタ内に記憶さ
れ、各ベクトルレジスタのベクトル要素が複数のサブア
レー内に記憶されるように複数のベクトルレジスタとし
て編成されているベクトル要素のマトリクス（各読出し
アドレスがベクトルレジスタ選択部分とベクトル要素選
択部分を含む）を含み、 上記読出し手段は、レジスタアレーに結合され、読出し
選択信号に応答して何れかのタイミングサイクルの間
に、記憶されている何れかのデータを何れかの読出しポ
ートに結合し、且つ記憶されているデータ内のベクトル
を少なくとも２つの読出しポートを通して同時に出力
し、それによって連続するタイミングサイクルの間に、
少なくとも２つの完全ベクトルを同時にレジスタアレー
から出力することを可能にし、 上記書込み手段は、レジスタアレーに結合され、書込み
選択信号に応答して何れかのタイミングサイクルの間
に、データを表すベクトルを何れかの書込みポートを通
してレジスタアレーへ経路指定し、且つベクトルを少な
くとも２つの書込みポートを通してレジスタアレー内に
同時に記憶させ、それによって連続するタイミングサイ
クルの間に少なくとも２つの完全ベクトルを同時にレジ
スタアレー内に記憶させることを可能にし、上記書込み
手段は、 異なるサブアレーの１つのアドレス端子に結合されてい
る出力と、書込みアドレスのベクトル要素選択部分を受
信するように結合されている入力と、書込み入力マルチ
プレクサ制御信号を受信するように結合されている制御
端子とを各々が有する第１の集合のマルチプレクサを含
み、 上記転送手段は、読出しポートに結合され、記憶されて
いるデータの処理及び経路指定を制御し、 上記第１の選択手段は、読出し手段に結合され、読出し
アドレス及び読出し制御信号に応答して読出し選択信号
を生成し、 上記第２の選択手段は、書込み手段に結合され、書込み
アドレス及び書込み制御信号に応答して書込み選択信号
を生成し、上記第２の選択手段は、 書込みアドレスのベクトルレジスタ選択部分に応答し、
書込みアドレスによって識別されるサブアレーに結合さ
れている第１の集合の各マルチプレクサのための書込み
入力マルチプレクサ制御信号を生成する書込み論理を含
む ことを特徴とするベクトルレジスタ回路。 - 【請求項１３】上記書込み手段は、サブアレー内に記憶
されるデータを受信するように結合されている入力と、
異なるサブアレーの１つに結合されている出力と、書込
み論理からの書込み入力マルチプレクサ制御信号の対応
する１つを受信するように結合されている制御端子とを
各々が有する第２の集合のマルチプレクサをも含み、 上記書込み論理は、書込み入力マルチプレクサ制御信号
を形成する手段を含む請求項１２に記載のベクトルレジ
スタ回路。 - 【請求項１４】読出し制御信号及び読出しアドレスから
なる読出し要求、及び書込み制御信号及び書込みアドレ
スからなる書込み要求を含むファイルアクセス要求にサ
ービスするための複数の読出しポート及び書込みポート
を含むベクトルレジスタ回路であって、上記ベクトルレ
ジスタ回路は複数のタイミングサイクルに従って動作
し、各タイミングサイクルはそのサイクルの間に読出し
要求及び書込み要求の両方にサービスできるように編成
されており、ベクトルレジスタ回路が、 レジスタアレーと、読出し手段と、書込み手段と、第１
の選択手段と、第２の選択手段とを具備し、 上記レジスタアレーは、ベクトル要素からなる複数のサ
ブアレーに編成され、ベクトルを表すデータを記憶し、
上記レジスタアレーは、 各々が異なるサブアレーの１つからの複数のベクトル要
素からなり、各々が完全ベクトルの１つを含む複数のベ
クトルレジスタと、 サブアレーに結合され、ベクトルレジスタ内へのベクト
ルの記憶及びベクトルレジスタ内のベクトルの検索のた
めにサブアレーへのアクセスを提供する制御手段とを含
み、 上記読出し手段は、レジスタアレーに結合され、読出し
選択信号に応答して何れかのタイミングサイクルの間
に、記憶されている何れかのデータを何れかの読出しポ
ートのに結合し、且つ記憶されているデータ内のベクト
ルを少なくとも２つの読出しポートを通して同時に出力
し、それによって連続するタイミングサイクルの間に、
少なくとも２つの完全ベクトルを同時にレジスタアレー
から出力することを可能にし、各読出しアドレスはベク
トルレジスタ選択部分とベクトル要素選択部分とを含
み、上記読出し手段は、 異なるサブアレーの１つのアドレス端子に結合されてい
る出力と、読出しアドレスのベクトル要素選択部分を受
信するように結合されている入力と、読出し入力マルチ
プレクサ制御信号を受信するように結合されている制御
端子とを各々が有する第１の集合のマルチプレクサを含
み、 上記書込み手段は、レジスタアレーに結合され、書込み
選択信号に応答して何れかのタイミングサイクルの間
に、データを表すベクトルを何れかの書込みポートを通
してレジスタアレーへ経路指定し、且つベクトルを少な
くとも２つの書込みポート通してレジスタアレー内の何
れかのベクトル要素内に同時に記憶させ、それによって
連続するタイミングサイクルの間に少なくとも２つの完
全ベクトルを同時にレジスタアレー内に記憶させること
を可能にし、 上記第１の選択手段は、読出し手段に結合され、読出し
アドレス及び読出し制御信号に応答して読出し選択信号
を生成し、上記第１の選択手段は、 読出しアドレスのベクトルレジスタ選択部分に応答し、
読出しアドレスによって識別されるサブアレーに結合さ
れている第１の集合の各マルチプレクサのための読出し
入力マルチプレクサ制御信号を生成する読出し論理を含
み、 上記第２の選択手段は、書込み手段に結合され、書込み
アドレス及び書込み制御信号に応答して書込み選択信号
を生成する ことを特徴とするベクトルレジスタ回路。 - 【請求項１５】上記読出し手段は、サブアレーのデータ
出力に結合されている入力と、異なる読出しポートの１
つに結合されている出力と、読出し出力マルチプレクサ
制御信号を受信するように読出し論理に結合されている
制御端子とを各々が有する第２の集合のマルチプレクサ
をも含み、 上記読出し論理は、読出しアドレスから読出し出力マル
チプレクサ制御信号を形成する手段を含む請求項１４に
記載のベクトルレジスタ回路。 - 【請求項１６】読出し制御信号及び読出しアドレスから
なる読出し要求、及び書込み制御信号及び書込みアドレ
スからなる書込み要求を含むファイルアクセス要求にサ
ービスするための複数の読出しポート及び書込みポート
を含むベクトルレジスタ回路であって、上記ベクトルレ
ジスタ回路は複数のタイミングサイクルに従って動作
し、各タイミングサイクルはそのサイクルの間に読出し
要求及び書込み要求の両方にサービスできるように編成
されており、ベクトルレジスタ回路が、 レジスタアレーと、読出し手段と、書込み手段と、第１
の選択手段と、第２の選択手段とを具備し、 上記レジスタアレーは、ベクトル要素からなる複数のサ
ブアレーに編成され、ベクトルを表すデータを記憶し、
上記レジスタアレーは、 各々が異なるサブアレーの１つからの複数のベクトル要
素からなり、各々が完全ベクトルの１つを含む複数のベ
クトルレジスタと、サブアレーに結合され、ベクトルレ
ジスタ内へのベクトルの記憶及びベクトルレジスタ内の
ベクトルの検索のためにサブアレーへのアクセスを提供
する制御手段とを含み、 上記読出し手段は、レジスタアレーに結合され、読出し
選択信号に応答して何れかのタイミングサイクルの間
に、記憶されている何れかのデータを何れかの読出しポ
ートに結合し、且つ記憶されているデータ内のベクトル
を少なくとも２つの読出しポートを通して同時に出力
し、それによって連続するタイミングサイクルの間に、
少なくとも２つの全ベクトルを同時にレジスタアレーか
ら出力することを可能にし、 上記書込み手段は、レジスタアレーに結合され、書込み
選択信号に応答して何れかのタイミングサイクルの間
に、データを表すベクトルを何れかの書込みポートを通
してレジスタアレーへ経路指定し、且つベクトルを少な
くとも２つの書込みポートを通してレジスタアレー内の
何れかのベクトル要素内に同時に記憶させ、それによっ
て連続するタイミングサイクルの間に少なくとも２つの
完全ベクトルを同時にレジスタアレー内に記憶させるこ
とを可能にし、各書込みアドレスはベクトルレジスタ選
択部分及びベクトル要素選択部分を含み、上記書込み手
段は、 異なるサブアレーの１つのアドレス端子に結合されてい
る出力と、書込みアドレスのベクトル要素選択部分を受
信するように結合されている入力と、書込み入力マルチ
プレクサ制御信号を受信するように結合されている制御
端子とを各々が有する第１の集合のマルチプレクサを含
み、 上記第１の選択手段は、読出し手段に結合され、読出し
アドレス及び読出し制御信号に応答して読出し選択信号
を生成し、 上記第２の選択手段は、書込み手段に結合され、書込み
アドレス及び書込み制御信号に応答して書込み選択信号
を生成し、上記第２の選択手段は、 書込みアドレスのベクトルレジスタ選択部分に応答し、
書込みアドレスによって識別されるサブアレーに結合さ
れている第１の集合の各マルチプレクサのための書込み
入力マルチプレクサ制御信号を生成する書込み論理を含
む ことを特徴とするベクトルレジスタ回路。 - 【請求項１７】上記書込み手段は、サブアレー内に記憶
されるデータを受信するように結合されている入力と、
異なるサブアレーの１つに結合されている出力と、書込
み論理からの書込み入力マルチプレクサ制御信号の対応
する１つを受信するように結合されている制御端子とを
各々が有する第２の集合のマルチプレクサをも含む請求
項１６に記載のベクトルレジスタ回路。 - 【請求項１８】読出し制御信号及び読出しアドレスから
なる読出し要求、及び書込み制御信号及び書込みアドレ
スからなる書込み要求を含むファイルアクセス要求にサ
ービスするための複数の読出しポート及び書込みポート
を含むベクトルレジスタ回路を動作させる方法であっ
て、 完全ベクトルの１つが個々のベクトルレジスタ内に記憶
されるように複数のベクトルレジスタとして編成されて
いるベクトル要素のマトリクスを含むレジスタアレー内
にベクトルを表すデータを記憶させる段階と（各ベクト
ルレジスタのベクトル要素が複数のサブアレーの中の複
数のサブアレー内に記憶され、各読出しアドレスがベク
トルレジスタ選択部分とベクトル要素選択部分を含
む）、 読出しアドレス及び読出し制御信号に応答し、ベクトル
要素選択部分及びベクトルレジスタ選択部分を復号して
読出し入力多重化制御信号を作成することによって読出
し選択信号を生成する段階と、 連続する複数のタイミング信号の間に、且つ読出し選択
信号に応答し、多重化信号に従って各サブアレーからの
出力を各読出しポートへ多重化することによって少なく
とも２つのサブアレーからの完全ベクトルを少なくとも
２つの読出しポートを通して同時に出力する段階と、 書込みアドレス及び書込み選択信号に応答して書込み選
択信号を生成する段階と、 書込み選択信号に応答し、且つ連続するタイミング信号
の間に、完全ベクトルをレジスタアレー内に同時に記憶
させる段階 を有することを特徴とする方法。 - 【請求項１９】読出し制御信号及び読出しアドレスから
なる読出し要求、及び書込み制御信号及び書込みアドレ
スからなる書込み要求を含むファイルアクセス要求にサ
ービスするための複数の読出しポート及び書込みポート
を含むベクトルレジスタ回路の動作方法であって、 完全ベクトルの１つが個々のベクトルレジスタ内に記憶
されるように複数のベクトルレジスタとして編成されて
いるベクトル要素のマトリクスを含むレジスタアレー内
にベクトルを表すデータを記憶させる段階と（各ベクト
ルレジスタのベクトル要素が複数のサブアレーの中の複
数のサブアレー内に記憶され、各書込みアドレスがベク
トルレジスタ選択部分とベクトル要素選択部分を含
む）、 読出しアドレス及び読出し制御信号に応答して読出し選
択信号を生成する段階と、 連続する複数のタイミング信号の間に、且つ読出し選択
信号に応答し、少なくとも２つの読出しポートを通して
レジスタアレーからの完全をベクトルを同時に出力する
段階と、 書込みアドレス及び書込み制御信号に応答し、ベクトル
レジスタ選択部分及びベクトル要素選択部分に従って多
重化制御信号を生成することによって書込み選択信号を
生成する段階と、 書込み選択信号に応答し、且つ連続するタイミング信号
の間に、多重化制御信号に従って各書込みポートからの
信号を各サブアレーへ多重化することによって、少なく
とも２つのサブアレー内に完全ベクトルを同時に記憶さ
せる段階 を有することを特徴とする方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
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ID=22239297
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| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
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| EP (1) | EP0328632A4 (ja) |
| JP (1) | JPH0622034B2 (ja) |
| CA (1) | CA1323444C (ja) |
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