JPH0425586B2 - - Google Patents

Description

【発明の詳細な説明】

〔発明の技術的背景〕 本発明はコンピユータ援助によるデータ分析の
分野に関し、特に、二次元構造のデータセツト
（一般に像として称されている）を処理可能な特
殊なコンピユータ、セルーラアレイプロセツサ
（Cellular Array Processor＝CAP）として知ら
れているコンピユータに関するものである。 イメージ（像）を処理する分野では、一般にセ
ルーラアレイプロセツサは、そのアーキテイクチ
ユアが特にイメージ処理のタスクに適しているタ
イプのコンピユータシステムとして良く知られて
いる。特別なデザインは異なつたインプリメンテ
ーシヨン間で実質的に相違するものであるが、セ
ルーラアレイプロセツサの一般的なアーキテイク
チユアは極めて区別出来るものである。代表的な
システムでは、従来のデザイン（設計）のコント
ロールプロセツサによつて制御される特別なアレ
イプロセツサが用いられている。このアレイプロ
セツサを多数の基本的なプロセツサ（elemental
processor）から構成し、この基本的なプロセツ
サは通常のマトリツクス内で個々のセルとして分
散されている（このことによつて記述的名称“セ
ルーラ（＝セル状の）アレイプロセツサ”が起つ
た）。この基本的なプロセツサ（＝エレメントプ
ロセツサ）は本質的に同一なものであり、一般に
は機能−プログラム可能な（function−
programmable）論理回路およびメモリレジスタ
を内蔵するものである。一般に、このプログラム
可能な論理回路は、限られた数の基本的論理およ
び算術機能、例えば“AND”、“OR”、
“INVERT”および“ROTATE”を、コントロ
ールプロセツサによつて与えられたデータに関連
して各々のメモリレジスタ内に記憶されたデータ
について選択的に実行出来る能力を有している。
このコントロールプロセツサを共通の命令バスを
介してエレメントプロセツサに連結させている。
従つてこれらエレメントプロセツサの総ては、そ
れぞれのメモリレジスタ中に記憶されたデータに
共通の論理機能で独立的に、しかし同期して動作
するものである（これを、“単一命令、多重デー
タ動作（Single Instruction、Multiple Data
Operation）またはSIMD動作と称する）。 このセルーラアレイプロセツサは特にイメージ
処理応用に好適なものである。その理由は、セル
ーラアレイプロセツサに存在しているメモリレジ
スタによつて、イメージのデイジタル的表示が直
接プロセツサ中に記憶マツプできるからである。
このことによつて、二次元的構造のデータセツト
内でデータの空間的相互関連性が本質的に保存さ
れるようになる。このアレイプロセツサによつ
て、所望のイメージの処理用アルゴリズムの実行
に相当するSIMD論理動作の選択されたシーケン
スを実行させるようにすることによつて、イメー
ジ中のあらゆる点におけるデータを本質的に並列
に処理することが可能となる。本来、有効処理速
度（エレメントプロセツサによつて実行される単
位秒当りの命令数と同時に動作するエレメントプ
ロセツサの数との積に相当する）および処理され
るイメージの解像度の両者は追加のエレメントプ
ロセツサを使用することによつて直接的に増大し
得るものである。 コンピユータ援助法によるデータ分析の極く一
般的な分野において、このセルーラアレイプロセ
ツサアーキテイクチユアは比較的最近の開発によ
るものであるが、このアーキテイクチユアを利用
したシステムがかなり多く開発されてきた。これ
らシステムの多くは一般的な応用目的のために特
別に設計したものであり、ほんのいくつかのシス
テムは極めて特殊な応用目的のために設計されて
いる。これら一般応用のシステムについての刊行
物としては、IEEE、Proceedings of the First
Symposium on Computer Architecture、1973
年、第61〜65頁、“DAP−Ａ Distnbuted
Processor”（S.F.Reddaway著）；米国特許第
3815095号、1974年６月４日発行、“General
Purpose Array Processor”（Aaron H.
Wester）；米国特許第3979728号、1976年９月７
日発行、“Array Processor”（Stewart
Reddawoy）；AIAA、Proceeding of the
Computers in Aerospace Conference ２、1979
年第93〜97頁、“The Massively Parallel
Processor（MPP）System”；および米国特許第
4144566号、1979年３月13日発行、“Parallel
Type Processor with ａ Stacked Auxiliary
Fast Memories”（Claude Timsit）等がある。
一方、いくつかの特殊なシステムに関するものと
しては、米国特許第3701976号、1972年10月31日
発行、“Floating Point Arithmetic Unit for
Parallel Processing Computer（Richard
Shivety）；米国特許第4065808号、1977年12月27
日発行、“Network Computer System”
（Hermann Schomberg）；および米国特許第
4101960号、1978年７月18日発行、“Scientific
Processor”（Richard Stokes）等がある。 これらシステムインプレメンテーシヨンにおい
ては、アレイプロセツサをこれの予期された応用
に合致させるために、極めて異つたエレメントプ
ロセツサの設計が使用されている。主として、こ
れは、その可能な限りの広い応用によるものと利
用し得るサブコンポーネントの均等に広範な変化
によるものである。しかし、これらエレメントプ
ロセツサの共通の特徴としては、高度のコンポー
ネント相互接続が、エレメントプロセツサの処理
速度を最適状態にするために用いられていること
である。 このように高度に最適化されたエレメントプロ
セツサ設計を採用した時の特別な欠点としては、
データ処理の予期された応用における大きな変化
によつて、システム全体のデータ処理能力および
効率を保持するためには、これらエレメントプロ
セツサを大幅に再設計する必要性が生じてしまう
ことである。このことは、以下のような実際上の
事実結果によるものである。即ち、これらサブコ
ンポーネントが余りにも高度に特殊化されてしま
つたことと、相当接続されてしまつた為に、エレ
メントプロセツサのコンポーネント構成の大幅な
交換または拡張が出来なくなつてしまつたことで
ある。 〔発明の概要〕 従つて、本願発明の一般的目的は、広範囲のデ
ータ処理応用に特に構成し得るモジユラアーキテ
イクチユアデザインのエレメントプロセツサから
成るアレイプロセツサを提供するものである。 本発明のアレイプロセツサは、複数個のモジユ
ラエレメントプロセツサから構成され、このモジ
ユルはいくつかの異つた機能タイプのものであ
る。これらモジユールを通常の機能タイプのメモ
リおよびアキユムレータから構成することがで
き、これらの各々のタイプは入力プログラマブル
論理回路および密接に組み合されたメモリレジス
タを包含している。このアレイプロセツサのモジ
ユールを組み合せたので、その結果、エレメント
プロセツサを設計思想上、互いにパラレル（並
列）となる。エレメントプロセツサ内のデータワ
ードの瞬時の伝送に基いて、このアレイプロセツ
サ内のデータの基本的な流れは結局、パラレルと
なる。これらモジユールも、エレメントプロセツ
サを横切つて存在する機能プレーンとして設計思
想上、組み合すようにする。これによつて、各機
能プレーンを、独立のエレメントプロセツサと組
み合せたモジユールのアレイより構成する。更
に、機能プレーンのモジユールを単一機能タイプ
のものとする。このことによつて、アレイプロセ
ツサ内に存在する二次元的に構成されたデータセ
ツトのデータは、機能プレーンにより実行される
ような共通の論理オペレーシヨンによつて、全く
同一且つパラレルに処理できるようになる。 このアレイプロセツサをアレイ／コントロール
プロセツサインターフエイスによつてコントロー
ルプロセツサに動作的に接続する。このインター
フエイスによつてコントロールプロセツサがアレ
イプロセツサと共にデータのオペレーシヨンおよ
び交換を命令できるようになる。 本発明の特別な効果としては、モジユーラエレ
メントプロセツサにおいて固有的である高度の設
計の自由度である。これの設計を最適にすること
によつて、モジユールの各機能タイプの適当な数
の選択を介して、あらゆる特殊なデータ処理用に
応用できる。実際上、あらゆるイメージ処理用機
能を基本的なデータマニユピレーシヨン機能の小
さな数に減少できるので（このことによつてモジ
ユールでも同様に減少できる）、アレイプロセツ
サをほとんどすべての応用に対して最適化できる
ようになる。 他の利点としては、エレメントプロセツサの設
計条件によつて本発明によつて構成したアレイプ
ロセツサは故障に対して保安対策がなされること
である。このことは、適当な数およびタイプのス
ペアモジユールをエレメントプロセツサの各々に
設けることによつて実現できる。 また、他の利点としては、アレイプロセツサ内
の各レベルにおいて、メモリレジスタは均一なア
レイとなることである。このことによつて、多数
のユニークなイメージおよびイメージ分析−関連
性のデータセツトをアレイプロセツサ中に同時に
存在させられることである。従つて、イメージの
処理中に、これらを使用のために直ちに現われ
る。 同一アレイレベルの他のモジユールに相互接続
した最も近傍の隣接データおよび従つて、隣接の
エレメントプロセツサ間で相互接続したデータを
有するモジユールを、アレイプロセツサ内の多数
のレベルに配置できる利点がある。このことによ
つて、これらレベルのモジユール中のデータセツ
トをアレイを横切つて同様なまたは異つた方向に
独立して伝送できるようになる。 以下図面を参照し乍ら本発明を詳述する。 モジユラアレイプロセツサのアーキテクチユ
アについての全体説明 前述したように、通常のセレーラアレイプロ
セツサ（CAP）システムは２つの基本的要素
より構成されている。即ちアレイプロセツサお
よびアレイプロセツサに動作指令を与えるため
に使用するコントロールプロセツサより成つて
いる。本発明によれば、モジユラ（modular）
を有するアレイプロセツサを提供でき、従つて
高度なフレキシビリテイを有すると共に、
CAPシステムで使用するのに特に好適なアー
キテクチユア設計を有している。しかし、本発
明は、実際上、開示されたモジユラアーキテク
チユアである。従つて、例え本発明を物理的用
語を用いて良好に解説したとしても、本願発明
は特定な物理的実施例から概念的に区別されな
ければならない。しかし乍ら、本願発明の技術
的思想を物理的に具現化する姿態が、米国特許
第4275410号（1981年６月23日発行、Jan
Grinberg）の“Three−Dimensionally
Structured Microelectronics Device”および
米国特許第4239312号（1980年12月16日発行、
Jon H.Myer）の“Parallel Interconnect for
Planar Arrays”に開示されている（両特許は
本願人に譲渡されている）。 第１図に本発明のアーキテクチユアの実施例
のアレイプロセツサ６１およびプロセツサイン
ターフエイス６３が示されている。このアレイ
プロセツサ６１は複数個のエレメントプロセツ
サ６０（elemental processor）より構成され
ており、これらエレメントプロセツサ６０はセ
ルとして通常のＮ×Ｎアレイ中に分布してお
り、これによつてイメージ（像）の画素の分布
にトポロギー的に合致している。即ち、データ
ポイントは二次元的構造になつているデータセ
ツト内に存在している。これは従来のCAPシ
ステム設計となつている。 これらエレメントプロセツサ６０は本質的に
同一なものであり、各プロセツサは共通のデー
タバス６６を利用するデータ交換サブシステム
によつて相互接続される複数個のモジユール５
８より構成される。計算機の設計構造的には、
アレイプロセツサ６１を構成するエレメントプ
ロセツサ６０は３次元空間を占有し、ここでは
モジユール５８が複数のアレイレベルで分布し
ており、これらアレイレベルは互いに並列且つ
上下に重なつている。エレメントプロセツサ６
０はこれらアレイレベルを平行に横切つて延在
しているので、各プロセツサ６０は異つたアレ
イレベルに存在する対応のＮ×Ｎモジユールア
レイ中のモジユールを含んでいる。 これらモジユール５８はこれの設計に基い
て、一般に互いに同類なものである。これらモ
ジユールは、これの関連するエレメントプロセ
ツサ６０内では本質的に独立なユニツトである
と共に、一般にインプツト−プログラマブル論
理回路ならびにこれと密接して組合せたメモリ
レジスタより構成されている。この論理回路は
ビツトシリアル回路を利用することによつて、
データに関する論理動作およびデータ操作動作
（data manipulative operation）を行なつて
いる。このデータは、これの関連するメモリレ
ジスタ中にデータが存在することによつてデー
タ交換サブシステムから受信したものである。
この論理回路を特別にプログラムすることによ
つて、その入力端子に適当な論理信号の組合せ
を確立するので特別な論理動作を行なうことが
できる。即ち、各プログラマブル入力端子の特
別な論理状態によつて、この論理回路の対応セ
クシヨンまたはサブセクシヨンがイネーブルま
たはデスイネーブルであるかどうかを決定で
き、これによつてこの論理回路が特別な論理動
作を実行するようになる。 しかしこれらモジユール５８は機能的に異つ
たタイプのもので、基本的に類似の設計ではあ
るが異つたインプツト−プログラマブル論理回
路を有している。この異つた機能タイプには、
メモリ、アキユムレータ、カウンタおよびコン
パレータの機能が含まれている。これらの設計
の例が第６，９，１１および１２図に示されて
おり、以下順次詳述する。実際上、論理回路の
設計がこれらの設計例と矛盾を生じない限りに
おいては、基本的なデータ操作機能（data
manipulation function）はエレメントプロセ
ツサ６０内のモジユール５８として実行され得
るものである。即ち、インプツト−プログラマ
ブル論理回路は； (1) ビツト−シリアル算術のような標準的な論
理設計のものでなければならず、更に (2) データの蓄積および転送を含んだ論理動作
およびデータ操作機能のすべてを提供する必
要があり、これら動作は一般的機能タイプと
矛盾しないものであり、最後に、 (3) 一般にデータ送信器および受信器から構成
されるデータ転送回路を有する必要があり、
この結果、モジユール５８によつてデータ交
換の共通手段を分担しているものである。従
つてこれらモジユールの機能的タイプは上述
した例のみに限定されるものではない。 このようにして、エレメントプロセツサ６０
は複数個のモジユール５８より構成されるもの
で、これらモジユール５８はそれぞれ関連する
データ交換サブシステム７４によつて相互接続
されるものである。複数個のモジユール５８の
各々には各機能的なタイプのものが多く含まれ
ている。しかし、各エレメントプロセツサまた
はセルが機能的に同一である必要がある一般の
CAPシステム設計を維持するために、複合エ
レメントプロセツサ６０の各々は、モジユール
５８の各機能タイプの数と同じ数だけ含む必要
がある。更に、アレイプロセツサ６１に関し
て、SIMDマシーンとして動作するためには
（一般のCAPシステム設計を維持し乍ら）、各
アレイレベルに設計構造的に存在するモジユー
ル５８は同一の機能タイプのものにする必要が
ある。従つて、各モジユールアレイによつて機
能プレーン（functional plane）が構成され、
例えばメモリプレーンまたはアキユムレータプ
レーンがあり、これらはアレイプロセツサ６１
内のエレメントプロセツサ６０と横方向に存在
している。更に、所定の機能プレーンを構成す
るモジユール５８を制御の目的のために共通に
動作接続させる必要があり、これによつて常に
同時に共通の論理機能を実行し、この結果、ア
レイプロセツサ６１のSIMD作動を本質的に確
立できるようになる。 前述したように、複合（コンポジツト）エレ
メントプロセツサ６０に存在するモジユール５
８は原理的には相互接続され、これはデータ交
換サブシステムによるデータのインタモジユー
ル転送の目的のためである。このサブシステム
は、データバス６６と複数個の本質的に同じデ
ータバスインターフエイス回路７６ａ〜ｎから
構成されており、これらの各々は関連のモジユ
ール５８（複合エレメントプロセツサ６０中
の）内に設けられている。実際上、これらバス
インターフエイス７６はその対応するインプツ
ト−プログラマブル論理回路のインテグラル−
セクシヨンとなる。 データバス６６は、複合エレメントプロセツ
サ６０のモジユール５８内に存在するすべての
バスインターフエイス７６間の共通の相互接続
である。この共通性のために、あらゆる数のモ
ジユール５８を、これらモジユールの設計思想
的および電気的に等距離であるように維持しな
がら、エレメントプロセツサ６０内に組み込む
ことができる。従つて、これらエレメントプロ
セツサ６０を、その内に各機能タイプのモジユ
ール５８の適当な数を組み込むことによつて特
別なまたは一般の応用のために最適に構成する
ことができる。 データ交換サブシステム７４によつて複合エ
レメントプロセツサ６０内のあらゆる数のモジ
ユール５８間にシリアルデータの伝送が可能と
なる。共通のデータバス６６にシリアルデータ
を提供するために、少なくとも１個のバスイン
ターフエイス７６によつて、データがこれの関
連するメモリレジスタよりデータバス６６に恰
もシリアル的（直列的）にシフトされたように
データが伝送されるように構成しなければなら
ない。２つまたはそれ以上のモジユール５８に
よつてこれの関連する代表的な異つたデータを
シリアル的に伝送するようにこれらモジユール
を構成した場合には、このサブシステムは論理
積（AND）の機能を実行するようになる。こ
のことによつて、論理０をその時にデータバス
６６へ伝送するので、各々のシリアルデータ中
にビツトコンフリクトが生じることを解決でき
る。１個またはそれ以上のモジユール５８によ
つてデータを受信するために、それぞれ関連す
るバスインターフエイス７６によつてシリアル
データをデータバスからそれの関連するインプ
ツトプログラマブル論理回路へ伝送するように
構成する必要がある。従つてこのデータを関連
したメモリレジスタへシリアル的にシフトまた
はインプツトプログラマブル論理回路によつ
て、それからの積をメモリレジスタにシフトし
乍ら操作することができる。２個またはそれ以
上のモジユール５８でデータを同時に受信する
場合には、このデータを多数のメモリレジスタ
に簡単に書込むか、または複合エレメントプロ
セツサ６０のあらゆるモジユール機能タイプと
一致するように論理作動させるか、または両方
を行なつている。最後に、データの送信または
受信を行なうように構成されていないモジユー
ル５８をデータバス６６から、有効的に、即機
能的に接続を切り外す必要がある。このこと
は、これらのバスインターフエイス７６によつ
て連続的に論理１をバス６６へ伝送するように
構成することによつて達成できる。このことに
よつて、このサブシステムはこれのデータコン
フリクト（衝突）を解決する能力のために、こ
れらモジユール５８が能動的にデータを送信し
たり、受信したりすることを効果的に回避する
ようになる。従つて、不作動のモジユール５８
は、論理機能的にはそれぞれの関連するデータ
バス６６に接続されないが電気的に接続され
る。 第２図に示したコントロールプロセツサ１０
を第１図に示したプロセツサインターフエイス
６３によつてアレイプロセツサ６１のモジユー
ル５８に作動的に接続する。このプロセツサイ
ンターフエイス６３を複数個の個々のインター
フエイス回路４９、例えば第３図で一例を示し
たような回路から構成する。このインターフエ
イス回路４９を各アレイレベルにアーキテクチ
ユア的に存在させ、これをアドレスデコーダ５
０およびコンフイギユレーシヨンラツチ
（Configuration Latch）５２によつて構成し、
これらの入力端子をアドレスバス２０およびコ
ントロールバス２４のそれぞれによつてコント
ロールプロセツサ１０に接続している。次に、
このコンフイギユレーシヨンラツチ５２の出力
端子を、これに対応する機能プレーン、即ち各
各のアレイレベルに存在するモジユール５８に
含まれているインプツトプログラマブル論理回
路のプログラマブル入力端子に接続する。更に
詳述すれば、論理回路の対応するプログラマブ
ル入力端子をそれぞれ互いに接続し、各々をコ
ンフイギユレーシヨンバス５６によつてコンフ
イギユレーシヨンラツチ５２の別個の出力端子
に接続する。従つて、コントロールプロセツサ
１０によつて予め選択したコントロールワード
をこれらコンフイギユレーシヨンラツチ５２の
各々に選択的にアドレスおよび書込むことがで
きる。このコントロールワードの各ビツトによ
つて、対応するインプツトプログラマブル論理
回路の共通入力の論理状態を確立できるので、
このコントロールワードによつて、それぞれ関
連の機能プレーン内に存在するすべてのモジユ
ール５８の機能構造（functional
configuration）を規定できる。従つて、この
コントロールプロセツサ１０に簡単な手段を設
けて、これによつてアレイプロセツサ６１内に
各機能プレーンを独立して構成している。 前述したように、アレイプロセツサ６１の一
般的な動作を第２図に示したコントロールプロ
セツサ１０によつて行なつている。このコント
ロールプロセツサ１０には従来設計のコンピユ
ータシステム１２が設けられており、これによ
つてプログラムの蓄積およびシーケンス制御、
データの蓄積およびＩ／Ｏデータのバツフア作
動、ならびにアレイプロセツサインターフエイ
ス６３のインターフエイス回路４９へのランダ
ムアクセス動作が行われている。 コントロールプロセツサ１０によつて実行さ
れるプログラムは本質的にイメージ処理アルゴ
リズムに基くものである。このアルゴリズムは
一般に周知なものであり、アレイプロセツサ６
１に関連して使用し得るものである。これによ
つて信号の分析およびイメージ分析のようなタ
スクを実行することができる。この信号の分析
にはフーリエ交換およびマトリツクス掛算が含
まれており、イメージ分析にはコントラスト強
調、エツジ規定（edge definition）および物
体位置（object location）が含まれている。
各々のアルゴリズムによつて、論理機能の特定
のシリーズを確立し、これはイメージデータセ
ツト上に実行される必要があり、所望の情報を
抽出するためのものである。これら論理機能を
アレイプロセツサ６１によつて従来のように実
行する。この実行は、このアレイプロセツサ６
１によつてデータセツトを伝送することによつ
て成され、このデータセツトは、一方の機能プ
レーンのメモリレジスタ中に予め記憶マツプさ
れたもので、このセツトは所棒の機能タイプの
他方の機能プレーンのメモリレジスタ中に伝送
される。これらデータセツト伝送の継続、また
はレベルシフトは、例えモジユール５８の異な
る機能タイプが最少ととしても、実際上、あら
ゆるイメージ処理アルゴリズムを実行するため
に使用できるものである。レベルシフトを実行
するために必要な特定のステツプが第１３図に
示されており、これについては後述する。 モジユラアレイプロセツサの詳細な説明 Ａ コントールプロセツサ 第２図に示した一例のように、コントロー
ルプロセツサシステム１０は、アレイプロセ
ツサ６１の作動のために必要なものである。
このプロセツサシステムには、従来の設計、
例えば高速、ビツトスライスシステムのデイ
ジタルコンピユータシステム１２が必然的に
含まれており、これらはAdvanced Micro
Devices AMD2901マイクロプロセツサベー
スシステムによつて代表されるものである。
しかし、本願発明はコントロールプロセツサ
１０の設計を趣旨とするものではなく、コン
トロールプロセツサを含んだ完全なアイイプ
ロセツサシステムを趣旨とするものである。
従つて、このコントロールプロセツサの必要
な種々の能力およびこれら能力を提供するた
めの一般的な手段をこの完全性のために以下
に説明する。 アレイプロセツサ６１を制御するために、
このコントロールプロセツサ１０はアレイ・
プロセツサ・インターフエイス６３とインタ
フエースを確立するために必要なすべての信
号を供給できる能力を有する必要がある。従
つて、このコントロールプロセツサ１０は、
アドレスバス２０にアレイレベル選択アドレ
スを供給してプロセツサインターフエイス６
３のインターフエイス回路４９にランダム的
に接近し得るように設計する必要がある。ア
ドレスバス２０内の平行ラインの数量は、10
本が好ましく、またはランダム的に選択出来
るアレイレベルの数の底を２とする少なくと
も対数値とすることが望ましい。このコント
ロールプロセツサ１０はコントロールバス２
４の長さに関連して16ビツトのコントロール
ワードを供給できる能力を有し、16本の平行
ラインを設けることが好ましいものである。
アドレスおよびコントロールワードに関連し
てこのコントロールプロセツサ１０によつて
アドレス有効ライン（address valid line）
２２にアドレス有効信号を供給する必要があ
る。これによつて、アドレスおよびそれに対
応するコントロールワードはそれに関連した
バスで安定していることを表示する。最後
に、このプロセツサによつて、リセツトライ
ン２６にコンフイギユレーシヨンラツチリセ
ツト信号を供給する必要があり、これによつ
て、プロセツサインターフエイス６３に存在
するすべてのコンフイギユレーシヨンラツチ
のビツトを不作動状態にリセツトする。 また、このコントロールプロセツサ１０に
よつて安定で、高速（約10MHz位）のシステ
ムクロツク信号（SYS CK）を供給できる
ようにする。標準のクロツク発生器１４を用
いて、必要なSYS CK信号をシステムクロ
ツクライン２８に供給することができる。ま
た更に、これによつて信号をライン３０に供
給することによつて、コンピユータシステム
１２をアレイプロセツサ６１に最終的に同期
させている。 このコントロールプロセツサ１０によつ
て、SYS CKから得たクロツクパルスの予
め選定した数のパルスをアレイプロセツサク
ロツク（CK）ライン３８でゲート制御する
ことが可能となる。このゲート制御作動は、
標準のダウンカウンタ回路およびANDゲー
トを含むクロツクカウンタおよびゲート１６
を用いることによつて実現できる。CKパル
スカウント数は、単一方向データバス３２に
よつてクロツクカウンタおよびゲート１６の
入力ラツチに供給される。このクロツクカウ
ンタおよびゲート１６の動作は、コントロー
ルライン３４のダウンカウントイネーブル信
号によつて開始される。これに応答して、ク
ロツクカウンタおよびゲート１６によつて、
SYS CKパルスのCKライン３８への伝送が
SYS CKパルスの予め選定された数をカウ
ントダウンし乍らANDゲートにより実行さ
れるようになる。このカウントダウンが完了
すると、このクロツクカウンタおよびゲート
１６によつて、SYS CKパルスの伝送が停
止すると共に、コンピユータシステム１２に
コントロールライン３６のダウンカウント完
了信号が供給されるようになる。 最後に、コントロールプロセツサシステム
１０によつてデータのシリアル交換（データ
Ｉ／Ｏ）をデータIN／データOUTライン４
６，４８のアレイプロセツサ６１に供給する
必要がある。これは、標準的なシリアル−パ
ラレルおよびパラレル−シリアルコンバータ
１８を使用することによつて実現できる。コ
ンピユータシステム１２に臨時的に記憶され
た、またはバツフア作動されている二次元的
構成のデータセツトからの単一データワード
を、コンバータ１８に並列的に双方向データ
バス４０によつて伝送することができる。16
ビツトの好適なワード長を有する並列データ
ワードをデータOUT（DO）ライン４８を経
てアレイプロセツサ６１に直列的（シリアル
に）伝送する。反対に、アレイプロセツサ６
１に記憶されたデータセツトからシリアルデ
ータワードをデータIN（DI）ライン４６を経
てコンバータ１８へ伝送できる。次にこのデ
ータワードを並列に変換すると共に、データ
バス４０を介してコンピユータシステム１２
へ伝送する。このコンピユータシステム１２
にコントロールライン４２，４４を設置し
て、コンバータ１８のシリアルデータin、パ
ラレルデータout作動およびパラレルデータ
ワード書込み、シリアルデータout作動をそ
れぞれ制御する。コンバータ１８によるデー
タのシリアル／パラレル変換は、クロツク信
号ライン３８のコンバータ１８へクロツクカ
ウンタおよびゲート１６によつて供給された
CKパルスに応答すると共にこれに同期する
ものである。このCKパルスもまたアレイプ
ロセツサ６１に同時に与えられるものであ
る。従つて、クロツクダウンカウント数によ
つて、コントロールプロセツサ１０とアレイ
プロセツサ６１間で交換されるべきデータの
ワード長を直接的に決定できる。第３図で示
したように、CK，DIおよびDOライン３８，
４６，４８を各々のインターフエイス回路４
９を経て通過させると共に、それに対応する
アレイレベルの機能プレーンを利用可能とす
ることができる。 Ｂ アレイプロセツサ 前述したように、アレイプロセツサ６１は
複数個のエレメントプロセツサ６０から構成
されており、このエレメントプロセツサ６０
は、数種の異つた機能タイプの複数個のモジ
ユール５８から構成される。モジユール５８
が組合されているので、この結果、エレメン
トプロセツサ６０は概念的に並列であり、こ
れによつてアレイプロセツサ６１内のデータ
の流れは並列となる。各エレメントプロセツ
サ６０のモジユール５８は、これに関連した
データ交換サブシステムの単一データバス６
６によつてのみ相互接続されるので、この内
部におけるデータの流れは正確にビツト−シ
リアルとして表現できる。しかし、このデー
タの流れをワード−パラレルとして表現する
こともできる。その理由は、パラレルエレメ
ントプロセツサ６０の共通および同時の作動
のためである。このワード−パラレルおよび
ビツト−シリアル動作によつてアレイプロセ
ツサ６１が全体のイメージを一度に効果的に
処理できるようになる。更にまた、このタイ
プの動作によつて、かなり簡単なシリアル算
術回路を使用でき、これによつてモジユール
の種々の機能タイプの論理回路の実行が可能
となる。 動作を共通のワード−パラレル、ビツト−
シリアルモードで行なうために、これらモジ
ユール５８に更にエレメントプロセツサ６０
を横切る機能プレーンとして組合せ、各プレ
ーンをアレイプロセツサ６１のアレイレベル
に存在するモジユール５８の共通の機能タイ
プから構成する。このことによつて、数種類
のタイプのモジユール５８によつてメモリ、
アキユムレータ、カウンタおよびコンパレー
タとしてこのような機能プレーンが与えられ
るようになる。 Ｃ プロセツサインターフエイス コントロールプロセツサ１０は、それと関
連したインターフエイス回路４９の１つによ
つて機能プレーンの各々と作動的に組み合わ
され、この回路４９には第１図で示したよう
なプロセツサインターフエイス６３が設けら
れている。第３図を参照すると、各インター
フエイス回路４９は、シングル、好適には16
ビツトワイドと、ワードパラレルデータラツ
チ５２とこれと組み合せたアドレスデコーダ
５０より構成されている。アドレスデコーダ
５０のアドレスおよびアドレス有効入力なら
びに、コンフイギユレーシヨンラツチ５２の
データおよびラツチリセツト入力を、プロセ
ツサインターフエイス６３のインターフエイ
ス回路４９の対応する入力と共に、アドレス
バス２０、アドレス有効ライン２２、コント
ロールバス２４およびコンフイギユレーシヨ
ンラツチリセツトライン２６のパラレルライ
ンにそれぞれ接続する。各アドレスデコーダ
５０もまたこれに関連したコンフイギユレー
シヨンラツチ５２にラツチイネーブルライン
５４に動作的に接続する。このようにして得
られたコンフイギユレーシヨンラツチ５２の
データ出力によつて複数のコンフイギユレー
シヨンバス５６が構成され、これらバスの
各々がアレイプロセツサ６１の独立の機能プ
レーンと動作的に組合わされるようになる。 ここでプロセツサインターフエイス６３の
動作を考えると、ここに存在する各アドレス
デコーダ５０は特定のアレイレベル選択アド
レスに応答するようになり、このアドレスは
アドレスバス２０のコントロールプロセツサ
１０によつて与えられるものである。従つ
て、アドレスデコーダ５０によつて、アドレ
ス有効ライン２２にアドレス有効信号が存在
する場合にアドレスバス２０にこれに対応す
るアドレスを検出した時、特定のインターフ
エイス回路４９の動作が開始するようにな
る。この時点において、アドレスデコーダ５
０によつてラツチイネーブル信号がラツチイ
ネーブルライン５４に発生される。これに応
答して、コンフイギユレーシヨンラツチ５２
は、アレイレベル選択アドレスに関連してコ
ントロールプロセツサ１０によつて得られた
コントロールワードでラツチされる。従つ
て、その時にコントロールバス２４に現われ
る。一旦ラツチされると、このコントロール
ワードの関連したビツトによつて、コンフイ
ギユレーシヨンバス５６の独立のパラレルラ
インに現われた信号の論理状態を確立するよ
うになる。このラツチ５２に存在しているよ
うなコントロールワードは、新しいコントロ
ールワードがこのラツチ５２にアドレスされ
るか、またはコンフイギユレーシヨンラツチ
リセツト信号がリセツトライン２６で受信さ
れるまで安定に保たれるようになる。 Ｄ メモリ機能プレーン 特定のモジユール５８の機能タイプおよび
これに対応する機能プレーンは、これのイン
プツト−プログラマブル論理回路の特定な設
計によつて決定される。第６図に示したの
は、メモリタイプインプツトプログラマブル
論理回路である。種々のプログラマブルイン
プツトがこれらの機能の定義と共に表に載
つている。 このメモリモジユールは２つの主要機能を
有するように設計されている。第１のもの
は、二次元的構造を成すデータセツトから単
一データワードの蓄積用に設けられている。
これによつて、全体のイメージがメモリ機能
プレーン中に直接的にマツプされ得るように
なり、これによつてこれの構成要素データワ
ードの空間的相互関係が本質的に保存される
ようになる。一方、第２のものは、このデー
タワードを隣接のエレメントプロセツサの対
応するメモリモジユールに縦方向の伝送が行
なわれるようになる。換言すれば、それの機
能プレーン内における４個の相隣接するモジ
ユールの内の１個に伝送されるようになる。
この機能を、メモリ機能プレーン全体の見地
から考えた場合、これによつて全体のイメー
ジが、プレーン内の４つの直交方向のいずれ
か１つに縦方向に、イメージの空間的完全性
を失わずに縦方向にシフトできるようにな
る。従つて、メモリ論理回路によるこれら機
能を与え得る能力について以下に説明する。 第６図に示すように、メモリ論理回路１０
２の中心部材はメモリレジスタ１１８であ
り、好適には16ビツト長を有するものであ
る。ANDゲート１２０のCLKプログラマブ
ル入力端子にクロツクイネーブル信号を供給
した場合、この信号によつてクロツクパルス
の予め選択された数を（CKライン３８のコ
ントロールプロセツサ１０によつて得られた
ように）メモリレジスタ１１８に供給できる
ようになる。供給されたクロツクパルスの
各々によつて、メモリレジスタ１１８に含ま
れているデータを１ビツトだけ右へシフト
し、これによつてメモリレジスタ１１８へお
よびからのデータのシリアル伝送が可能とな
る。従つて、CKパルスが印加されると、
MSBプログラマブル入力端子１２５の論理
状態に依存して、メモリレジスタ１１８の最
上位ビツト（MSB）または最下位ビツト
（LSB）からのシリアルデータがデータセレ
クタ回路１２６を経て相隣接の出力ライン１
０４へ伝送されるようになる。従つて、この
シリアルデータをこれの関連する機能プレー
ン内の相隣接するメモリモジユールの各々に
用いることが可能となる。最も近い隣接の出
力ライン１０４のデータも極性選択回路
（Polarity Selection Circuit）に供給できこ
の回路ではデータの極性を、POLプログラ
マブル入力端子１４８の論理状態に従つて反
転または非反転させている。次にこれからの
データをデータライン８２を経てメモリモジ
ユールのデータバスインターフエイス回路７
６のデータ送信器セクシヨンへ供給する。こ
こで、このデータをＯプログラマブル入力ラ
イン８４上の出力イネーブル信号とNORゲ
ート８０によつて合成するようにする。この
ことによつて、このデータまたは論理１がデ
ータバスライン６６上のオープンコレクタ出
力バツフア８６によつてバツフア処理される
ようになる。その結果、これの関係するエレ
メントプロセツサ６０の他のモジユール５８
が利用可能となる。ここで、このモジユール
論理回路を実行するために、標準的なオープ
ンコレクタ、接地エミツタバイポーラ出力バ
ツフア（第５ｂ図に示したような）やオープ
ンドレイン、接地ソースFET出力バツフア
（第５ｃ図に示したような）を使用する論理
フアミリによつて使用できる。

【表】 タ
をあるポジシヨンから
右
側へシフト；エツジ感
度
、不作動の時low
データはまたCKパルスを供給した時にそ
れのMSBポジシヨンを介してメモリレジス
タ１１８中にシリアル的に入力することもで
きる。この入力データをマルチプル入力
NANDゲート１２６によつて、多数の異つ
たソースからのデータの積として供給する。
このようなソースの１つとしては、データバ
スインターフエイス回路７６のデータ受信セ
クシヨンである。ここで、論理NANDゲー
ト８８を用いて、Ｉプログラマブル入力ライ
ン９２に現われているデータ入力イネーブル
信号とデータバス６６に現われているデータ
と組み合せる。これによつて、データ入力イ
ネーブル信号の論理状態に依存して、受信し
たシリアルデータまたは論理１をそれの入力
ライン９３を経てNANDゲート１２６へ供
給する。 データの他の１つのソースはメモリレジス
タ１１８それ自身である。このレジスタから
最も近傍の隣接するデータ出力ライン１０４
へのデータ出力をNANDゲート１２８の
RECプログラマブル入力１３０として供給
したような再循環イネーブル信号と組み合せ
る。これによつて、このメモリ１１８の出力
から再循環された反転データまたはNAND
ゲート１２６の論理１をそれの入力ライン１
２９を経て供給できるようになる。 データの残りのソースは４つの最も近傍の
メモリモジユールである。この場合、最も近
傍で隣接のデータ出力ライン１０６，１０
８，１１０，１１２に現われたデータを、論
理NANDゲート１３２，１３６，１４０，
１４４のそれぞれのSI，WI，NI，EIプログ
ラマブル入力１３４，１３８，１４２，１４
６の対応する入力イネーブル信号に組み合せ
る。最も近傍の隣接モジユールからの反転デ
ータまたは論理１を入力信号としてNAND
ゲート１２６へ供給できる。 アレイプロセツサ６１の横断面（これのエ
レメントプロセツサ６０を横切つている）と
して概念的に導入されたメモリ機能プレーン
１００が第７図に図示されている。メモリ入
力−プログラマブル論理回路１０２を含むモ
ジユール５８をNXNアレイとして分布させ
て表示する。メモリ機能プレーン１００の論
理回路１０２を、シリアルデータの双方向伝
送のために、それの４つの隣接した組の各々
と相互接続する。機能プレーン１００のコー
ナーモジユール１０２_1,1を考察すると、これ
によつてデータが、最も近接の隣りのデータ
出力ライン１０４により隣のモジユール１０
２_1,2，１０２_1,oおよび１０２_o,1に供給される
ようになる。このコーナーモジユール１０２
_１，１はまたそれの隣接組モジユールの各々から
それぞれの隣接データ出力ライン１０８，１
１２，１１０，１０６によつてデータを受信
する。この結果、図より明らかなように、最
も近傍の隣接の相互接続によつて、メモリ機
能プレーン１００のモジユールアレイの周り
を包囲するので、NXNアレイのどのエツジ
境界においてもデータの粉失が起らない。 制御の目的のため、これらモジユール１０
２を、メモリ機能プレーン１００に対応する
インターフエイス回路４９のコンフイギユレ
ーシヨンバス５６を共通に接続する。モジユ
ール入力−プログラマブル論理回路１０２の
プログラマブル入力を接続するので、バス５
６のパラレルラインの各々を所定タイプのプ
ログラマブル入力のすべてに共通に接続す
る。従つて、メモリ機能プレーン１００に存
在するモジユール入力−プログラマブル論理
回路１０２の総ての回路は、常に互いに動作
的に同一であるよう構成されるようになる。
その理由は、これらのプログラマブル入力の
論理状態は、これの対応するプロセツサイン
ターフエイス回路４９のデータラツチ５２に
存在する制御ワードによつて共通に確立され
るからである。 最後に、クロツクカウンタおよびコントロ
ールプロセツサ１０のゲート１６によつて発
生されたクロツクパルスが入力−プログラマ
ブル論理回路へクロツクライン３８によつて
供給されるようになる。 Ｅ Ｉ／Ｏ機能プレーン 第８図に示したように、Ｉ／Ｏ機能プレー
ン１５２はメモリ機能プレーンと本質的には
同じものでありこれを変更して、コントロー
ルプロセツサ１０でデータのシリアル変換を
可能としたものである。表は、このＩ／Ｏ
機能プレーンによつて要求される種々の入力
および出力のリストおよび機能の説明であ
る。

【表】 可
能

【表】
のデータ伝送用の双方向

のシリアルデータバス
DO データOut N／A
コントロールプロセツサ

からアレイプロセツサへ

のデータ伝送用の双方向

のシリアルデータバス
このＩ／Ｏ機能プレーン１５２はメモリ機
能プレーン１００と実質的に同一である。し
かし、両者の相違は、Ｉ／Ｏ機能プレーン１
５２にはシリアルデータレシーバ／セレクタ
１５４が含まれており、これによつて、DO
ライン４８のコントロールプロセツサ１０に
よつて供給されたデータと、メモリモジユー
ル１０２_1,oの近傍の隣接データOutライン１
１２のこのモジユールによつて供給されたデ
ータとの間での選択を行なつている。それぞ
れのソースからのデータをライン１１２′内
のイーストデータ上のメモリ論理回路１０２
_１，１へ供給する。データのこれら２つのソース
間の選択は、EXIOプログラマブル入力１５
６に存在する外部Ｉ／Ｏ信号に依存する。
Ｉ／Ｏ機能プレーン１５２にはシリアルデー
タ送信回路１５５が設けられている。この回
路はバスインターフエイス回路７６のデータ
伝送部分に機能的に等しいものである。メモ
リ論理回路１０２_o,oの最も近傍の隣接のデー
タOutライン１６０によつてデータをデータ
送信回路１５５へ供給する。このデータを
EXIOプログラマブル入力ライン１５６の外
部Ｉ／Ｏ信号と一緒にNORゲート８０によ
つて組み合せると共に、オープンコレクタバ
ツフア回路８６によつてDIライン４６にバ
ツフア制御する。このデータバスインターフ
エイス回路７６の動作と同様に、最も近傍の
隣接データOutライン１６０のデータまたは
論理１を送信し、この選択はEXIO信号の論
理状態に依存するものである。従つて、プロ
グラマブル入力１５６のEXIO信号が論理０
の場合には、データレシーバ／セレクタ回路
１５４によつて最も近傍の隣接データOutラ
イン１１２からのデータを頂部列の隅のメモ
リ論理回路１０２_1,1に供給する一方、データ
送信回路１５５によつて論理１をDIライン
４６に伝送する。このような構成（コンフイ
ギユレーシヨン）において、このＩ／Ｏ機能
プレーンは、メモリ機能プレーン１８０と動
作的に同一となる。これとは逆になつた場
合、即ち、EXIO信号が論理１の場合、デー
タレシーバ／セレクタ１５４によつて、頂部
列の隅のメモリ論理回路１０２_1,1にコントロ
ールプロセツサ１０から得たデータをDOラ
イン４８を経て供給し、他方、データ送信回
路１５５によつて、頂部列の隅のメモリ論理
回路１０２_o,oの最も近傍の隣接データOutラ
イン１６０からデータをシリアルに送信する
（DIライン４６を介してコントロールプロセ
ツサ１０へ）。 Ｆ アキユムレータ機能プレーン アキユムレータ機能プレーンのモジユール
５８の各々は、第９図で示したようなアキユ
ムレータタイプの入力−プログラマブルプレ
ーン回路１７２が含まれている。表には、
アキユムレータ論理回路１７２のプログラマ
ブル入力およびアキユムレータ機能プレーン
のリストおよび機能が載つている。

【表】 ツク ス るポジシ
ヨンから右側へシフ
ト；エツ
ジ感度、不作動の時low
このアキユムレータモジユールは２つのデ
ータワードのシリアル的合計およびその結果
を記憶するように設計されている。従つて、
第９図で示すように、このアキユムレータ論
理回路１７２は、例えば16ビツト長のメモリ
レジスタ１８０および桁上げ回路付きの１ビ
ツト全加算器１８２から実質的に構成されて
いる。メモリ論理回路１０２のように、
NANDゲート１８４を用いて、CKライン３
８に供給されたようなクロツクカウンタおよ
びゲート１６により発生したクロツクパルス
をCLKプログラマブル入力１８６のクロツ
クイネーブル信号と組み合せ、これによつ
て、クロツクパルスをメモリレジスタ１８０
へ選択的に供給することができる。各クロツ
クパルスが供給されると、メモリレジスタ１
８０はシリアルシフトレジスタとして作用
し、この中に含まれたデータを１ビツト右側
へシフトする。データをこのメモリレジスタ
１８０からデータセレクタ回路１７４を経て
データバスインターフエイス回路７６へ出力
する。このデータセレクタ回路１７４は通常
の設計のものであり、出力データを最上位ビ
ツトまたは最下位ビツトのメモリレジスタ１
８０から出力データを、MSBプログラマブ
ル入力ライン１７６の最上位ビツト信号の論
理状態に依存してデータ出力ライン１７５へ
選択的に伝送するようになる。データセレク
タ出力ライン１７５に存在するデータのデー
タバス６６への伝送は、バスインターフエイ
ス回路のＯプログラマブル入力８４に存在す
る出力信号に依存するものである。このデー
タを再循環NANDゲート１７８を経て最後
にメモリレジスタ１８０へ再循環することも
でき、これはRECプログラマブル入力１７
７に存在する再循環信号の論理状態に依存し
て行なわれるものである。桁上げ付き１ビツ
ト全加算器１８８は、１ビツト全加算器１８
８および１ビツト桁上げラツチとして作用す
る適当に接続されたフリツプフロツプ１９０
とから構成されている。この桁上げ付き１ビ
ツト全加算器１８２は、メモリレジスタ１８
０へ再循環されるデータおよびバスインター
フエイス７６によつて供給されたデータバス
ライン６６からの入力データの一方または両
方を受信するようになる。このデータの和ま
たは差を桁上げ付き１ビツト全加算器１８２
の外へ同期的にクロツク作動させると共にメ
モリレジスタ１８０へクロツク作動させる。
この和または差は、データの累積に先立つて
ADDまたはSUB信号がそれぞれの対応する
プログラマブル入力１９２，１９３の存在し
ているかどうか、および入力データが「導」
であるか「反転」であるかによつて決められ
る。 次に、２つのデータワードの和を取るため
には２段階の手順が必要であることが明らか
である。まず第１のステツプは第１データワ
ードをバスインターフエイス７６からメモリ
レジスタ１８０へシリアル的に加算すること
である。このことは、使用禁止された
（disabled）メモリレジスタ１８に予め存在
しているデータの再循環によつて成される。
次に第２データワードをバスインターフエイ
ス７６からシリアル的に入力させる。これと
同時に、第１データワードをメモリレジスタ
１８０から再循環させ、両データワードを同
期させて桁上げ付き１ビツト全加算器へ供給
する。次に、結果として得られる合計を同期
させてメモリレジスタ１８０へシフトさせ
る。この和は従つて、追加データワードと加
算できるようになるか、またはこれの対応す
るエレメントプロセツサ６０内のもう１つの
モジユール５８へシリアル的に伝送できるよ
うになる。 第１０図に示すのは、NXNアレイのアキ
ユムレータモジユール１６８から成るアキユ
ムレータ機能プレーン１６６であり、これに
はアキユムレータ入力−プログラマブル論理
回路１７２が含まれている。メモリおよび
Ｉ／Ｏ機能プレーン内のように、このアキユ
ムレータモジユール１６８はコンフイギユレ
ーシヨンバス５６によつてそれぞれ対応する
プロセツサインターフエイス回路４９に共通
に接続されている。従つて、このアキユムレ
ータ論理回路１７２の対応するプログラマブ
ル入力端子は一緒に共通接続されると共に、
更にコンフイギユレーシヨンバス５６の関連
のパラレルラインに接続される。このことに
よつて、コントロールプロセツサ１０によつ
て選択され、コンフイギユレーシヨンラツチ
５６へ書込れたように、コントロールワード
はアキユムレータ回路１７２のプログラマブ
ル入力の各々の論理状態を確立することがで
きるようになる。従つて、コントロールプロ
セツサ１０によつて直接選択されるように、
アキユムレータ機能プレーン１６６中のアキ
ユムレータ論理回路１７２の共通のコンフイ
ギユレーシヨン（構成）が存在するようにな
る。コントロールプロセツサ１０のクロツク
カウンタおよびゲート１６によつて発生させ
たようなクロツクパルスの予め選択した数を
アキユムレータモジユール１６８およびその
内に含まれている論理回路１７２へクロツク
ライン３８によつて供給する。 Ｇ カウンタ機能プレーン 第１１図はカウンタ入力−プログラマブル
論理回路を示す。このプログラマブル入力お
よびこれの対応するカウンタ機能プレーンの
リストおよび機能についての説明を第表に
示す。

【表】 ツク ス るポジシ
ヨンから右側へシフ
ト；エツ
ジ感度、不作動の時low
カウンタ論理回路２００はデータバス６６
に現われるデータのビツト合計（bit−sum）
を作るように設計されている。従つて、カウ
ンタ論理回路２００は、標準的な５段の二進
カウンタ２０４および対応する５ビツトのメ
モリレジスタ２０２より実質的に構成され
る。動作中、データはこの二進カウンタ２０
４の第１段によつてデータバス６６からバス
インターフエイス回路７６を経て受信され
る。このバスインターフエイス回路７６の受
信セクシヨンは、データバス６６からのデー
タビツトの受信の前には使用可能（enable）
となり、受信の後では使用不可能（disable）
となる。受信した論理１データビツトによつ
て二進カウンタ２０４の第１段をクロツク動
作させ、論理０を受信すると、この二進カウ
ンタには何も影響を与えない。従つて、二進
カウンタ２０４はデータバス６６に順次現わ
れる論理１データビツトの数を計数するの
で、これによつて１ビツトの全加算器として
機能するようになる。この二進カウンタ２０
４の出力端子から連続的に得られるこの二進
計数は、SETプログラマブル入力２１０に
パラレルデータセツト信号を供給することに
よつて、パラレル入力−シリアル出力タイプ
のメモリレジスタ２０２へパラレルに伝送す
ることが可能となる。次に、この計数を最下
位ビツトを最初に、メモリレジスタ２０２か
ら外部のバスインターフエイス回路７６の送
信器部分へシフトでき、これはCLKプログ
ラマブル入力２０６のクロツクイネーブル信
号によつて使用可能となるように、CKライ
ン３８のクロツクパルスの供給に応答して行
われる。この二進カウンタ２０４をＲプログ
ラマブル入力２０８のリセツト信号の供給に
よつていつでもクリヤにすることができる。
制御の目的のために、カウンタ機能プレーン
としてカウンタ論理回路２００の相互接続
を、アキユムレータ機能プレーン１６６中の
アキユムレータ論理回路１７２の相互接続に
厳格に類似させる。カウンタ論理回路２００
の対応するプログラマブル入力をそれぞれ一
緒に接続すると共に、更にこれの対応するコ
ンフイギユレーシヨンバス５６のパラレルラ
インに接続する。従つて、カウンタ機能プレ
ーンのカウンタ論理回路２００の動作は両方
共通で且つ同期するものである。 Ｈ コンパレータ機能プレーン 第１２図に示したのはコンパレータ入力−
プログラマブル論理回路２１６である。表
は、プログラマブル入力とそれに対応する機
能プレーンのリストおよび機能について記載
している。

【表】 ツク ス るポジシ
ヨンから右側へシフ
ト；エツ
ジ感度、不作動の時low
このコンパレータ論理回路２１６は２つの
データワードを比較するのに３段階の手順を
採用している。第１ステツプとして、データ
パードをバスインターフエイス回路７６によ
つてデータバス６６から受信し、これをメモ
リレジスタ２１８へ入力している。この作動
は以下のように実行されている。即ち、
CLKプログラマブル入力２２２のクロツク
イネーブル信号によつてNANDゲート２２
０を経て供給されたようにクロツクパルスの
供給に反応して、メモリレジスタ２１８の最
上位ビツトポジシヨンを経てデータワード中
にシリアル的にシフトさせることによつて実
行している。このステツプは、メモリレジス
タ２１８中に予め存在するデータの再循環を
行なうことなく実行される。即ち、論理０を
RECプログラマブル入力２２６に供給し、
これによつてデータの再循環を不可能にす
る。第２のステツプは、メモリレジスタ２１
８に現在存在しているデータをデータバス６
６を越えて論理回路２１６にシリアル的に設
けた第２データワードと実際に比較させるも
のである。これら２つのデータワードを最下
位ビツトを最初に、シリアル的に且つ同期的
にコンパレータサブ回路２２３の対応する入
力端子に供給する。第１データワードをメモ
リレジスタ２１８に存在するデータワードの
再循環によつてコンパレータサブ回路２２３
のＡ入力に供給する。第２データワードをデ
ータバス６６からコンパレータサブ回路２２
３のＢ入力にコンパレータNANDゲート２
２９によつて直接伝送する。このNANDゲ
ート２２９はそれのCMPプログラマブル入
力２２８の比較可能信号によつて作動するよ
うになる。これら２つのデータワードをシリ
アル的に供給するので、このコンパレータサ
ブ回路２２３によつてこれらの対応するビツ
トを比較し、この比較の累積結果をコンパレ
ータ状態出力ラツチ２２４によつて蓄積す
る。即ち、このコンパレータ状態出力ラツチ
２２４から３つの出力；以上、以下、および
同等の出力が発生され、これらは２つのデー
タワードの比較の状態を連続的に反映するも
のである。このコンパレータ状態出力ラツチ
２２４の３つの出力をラツチするので、これ
によつて累積比較の状態をＲプログラマブル
入力２３６にリセツト信号を供給してリセツ
トするまで保持している。実際上、両データ
ワードの最上位ビツトを比較完了したときに
第２ステツプ、即ちシリアル比較が終了した
ことになる。次に、この比較ステツプの第３
および最後のステツプは、比較状態出力ラツ
チ２２４の出力信号の特定の比較状態をテス
トすることである。このテストを実行するた
めに、ラツチ２２４の出力のそれぞれを３つ
のNANDゲート２３１，２３３，２３５に
接続する。３つのNANDゲートの出力を、
トリプル入力NANDゲート３３８によつて
組み合せ、これの出力信号をバスフエイス回
路７６に供給する。これらゲート２３１，２
３３，２３５の各々にはプログラマブル入力
Ｇ，ＬおよびＥが設けられており、これを用
いることによつて、例えばＡ＞ＢまたはＡ≧
Ｂのように、コンパレータ状態出力ラツチの
状態の組み合せを選択的にテストすることが
できる。この結果、これら２つのデータワー
ド間での比較の結果が、第１が第２より大き
いものであるならば、第２ステツプの手順に
従い、コンパレータ状態出力ラツチの出力Ａ
＞Ｂは論理１となる。更に、以上および等し
い信号がＧおよびＥのプログラマブル入力２
３０，２３４のそれぞれに第３ステツプ手順
中に供給されるならば、トリプル入力
NANDゲート３３８によつて論理１がバス
インターフエイス回路７６に伝送され、これ
は、比較の結果が第１データワードは第２デ
ータワードより大きいかまたは等しかつたか
を表示するものである。 前述のカウンタ機能プレーンと同様に、制
御の目的のために、コンパレータ機能プレー
ンのコンパレータ論理回路２１６の相互接続
をアキユムレータプレーン１６６のアキユム
レータ論理回路１７２の相互接続と厳密に類
似させる必要がある。このコンパレータ論理
回路２１６の対応するプログラマブル入力の
それぞれを互いに接続すると共に、これをこ
れらの対応するコンフイギユレーシヨンバス
５６のパラレルラインに接続する。従つて、
コンパレータ機能プレーンのコンパレータ論
理回路２１６の動作は本質的に両方共、共通
であると共に同期したものである。 Ｉ データ交換サブシステム すでに説明したように、第５ａ図で示した
ように、データ交換サブシステムによつて、
モジユール５８がこれの関連した複合エレメ
ントプロセツサ６０以内でデータをデータバ
ス６６に同期的に送信またはこのバスから受
信し得るように作動する。またこのデータ交
換サブシステムによつて、データバス６６か
ら不作動状態のモジユールを機能的にその接
続を解除することもできる。この機能を実行
するために、このデータバスサブシステム７
４には、データバス６６、抵抗性負荷７８、
多数のデータ受信器（これは現われているデ
ータ信号の論理状態を検知するために、デー
タバス６６に動作的に接続されている）およ
びデータバス６６に動作的に接続された多数
のデータ送信器が設けられている。エレメン
トプロセツサ６０のモジユール５８を相互接
続するためにデータ交換サブシステムを使用
する場合には、これらデータ送信器および受
信器を対と成し、これによつて同一のデータ
バスインターフエイス回路７６ａ−ｎ（複数
個）を構成することができ、これの各々は複
合エレメントプロセツサ６０の対応するモジ
ユールに存在するようになる。抵抗性負荷７
８は抵抗器、若しくは抵抗を滞びるように接
続したFETであり、これを電気的導電性バ
スライン６６および電圧源（図示せず）との
間に接続し、これの電位を十分に保持してデ
ータバス６６を論理１状態に維持するように
する。 バスインターフエイス回路７６および、従
つてデータ送信器および受信器の好適な設計
をメモリ入力−プログラマブル論理回路１０
２、前述のセクシヨンＤに関連して説明す
る。 これらの本質的な特徴は、以下の通りであ
る。(1)バスインターフエイス回路７６の送信
器部分のデータ出力バツフア８６は第５ｂ−
ｃ図で示すようなオープンコレクタ設計のも
のである。(2)出力イネーブル信号をＯプログ
ラマブル入力８４に供給すると、データライ
ン８２のバスインターフエイス回路７６に供
給されたデータをデータバス６６に送信す
る。(3)出力イネーブル信号をＯプログラマブ
ル入力８４から引込むと、このバスインター
フエイス回路によつて論理１を発生させると
共にこれをデータバス６６に継続して送信す
るようになる。(4)入力イネーブル信号をＩプ
ログラマブル入力９２に供給すると、データ
をデータバス６６から受信すると共に、これ
をデータライン９３で利用可能となる。 これから明らかなように、データを送信す
る場合には、各バスインターフエイス回路７
６はデータバスの論理状態を論理０状態に強
制させるだけの能力しか有しないようにな
る。従つて、バスインターフエイス回路７６
ａ−ｎのすべてによつて論理１を送信してい
る時のみ、データとして、または、データバ
ス６６からそれぞれに対応したモジユールを
機能的に接続を解除して、データバス６６の
論理状態を論理１となる。これと反対に、ど
のバスインターフエイス回路からも論理０を
送信するならば、データバス６６は論理０の
状態となる。従つて、データ交換サブシステ
ムによつて、すべてのデータの結線された
ANDがデータバス６６を経てデータ受信用
に構成されたバスインターフエイス回路７６
へ伝送されるようになる。従つて、伝送され
るデータにおける衝突が論理ANDルールの
一貫した応用によつて回避されるようにな
る。このことによる所望の結果としては、こ
れによつてデータが機能プレーン間で伝送さ
れる時はいつでもアレイプロセツサ６６によ
るデータ依存処理が行なわれることである。
即ち、このアレイプロセツサ６１のデータ交
換サブシステムの衝突解決能力を、２つまた
はそれ以上のイメージを機能プレーン間で同
時に伝送することによつて意図的に包含させ
ることができる。データ交換サブシステムの
各々によつて伝送された実際のデータはエレ
メントプロセツサ６０の伝送されるモジユー
ル５８に含まれたそれぞれのデータに本質的
に依存するものである。従つて、このアレイ
プロセツサ６１には、マスキングに依存した
データ操作を実行する能力があり、この操作
では結果として得られるイメージは、２つま
たはそれ以上のイメージ中に存在するそれぞ
れのデータに直接依存するものである。この
特徴については、更に以下のセクシヨン(E)
で説明する。 入力−プログラマブル論理回路をこれの関
連するデータバス６６へ接続するためのバス
インターフエイス７６の通常の使用によつ
て、実際上、エレメントプロセツサ６０の全
体の複雑さ、およびこの為全体のアレイプロ
セツサ６１の複雑さを減少できる。このこと
によつて、もし互いに全体的に見て独立した
ものでなければ、論理回路を設計および実行
でき、入力のプログラム設計条件、ビツト−
シリアル演算およびデータ操作およびバスイ
ンターフエイス７６の利用の要件のみに無理
がある。シングルデータバス６６を経て、エ
レメントプロセツサのモジユールの共通の相
互接続（これは、先行技術の“セル”エレメ
ントプロセツサの高度に相互接続されたサブ
コンポーネントに相当するものである）を設
けることによつて、エレメントプロセツサ６
０のアーキテクチユアを簡単にすることがで
きる。 このデータ交換サブシステムによつてエレ
メントプロセツサ６０のアーキテクチユアの
交替または発展を簡潔に行なうこともでき
る。各モジユール５８はシングルデータライ
ン９０を介してそれの関連するデータバス６
６に接続し、これはデータ送信器および受信
器（これのバスインターフエイス７６の）と
共通であるので、このモジユール５８を、こ
れらのデータライン９０をデータバス６６か
ら接続または適当に接続を解除することによ
つてエレメントプロセツサへ追加させたり、
離間させることができる。また、更に、この
アーキテクチユアをエレメントプロセツサの
スピードや最良条件に直接の影響を与えずに
拡張することができる。しかし、バスライン
６６の長さに沿つての信号の伝送には実際上
の遅延による制限があり、これによつて複合
エレメントプロセツサ６６に存在するモジユ
ール５８に数の制限が生じる。 しかし乍ら、このデータ交換サブシステム
をエレメントプロセツサ６０のモジユール５
８を相互接続するのみに使用される訳ではな
い。つまり、シリアルデータを多数の論理回
路間でデータバスラインを介して交換する必
要があるところであればどこでも利用できる
利点がある。例えば、機能的に等価なデータ
交換サブシステムを利用して、コントロール
プロセツサ１０のパラレル／シリアルコンバ
ータ１８をアレイプロセツサ６１のＩ／Ｏ機
能プレーンのすべてと相互接続できる。第２
図で示したように、抵抗性負荷７８を論理１
状態のDIデータバス４６に接続する。デー
タをDIデータバス４６でドライブするため、
各Ｉ／Ｏ機能プレーン（第８図参照）に存在
するデータ送信器１５５の出力バツフア８６
を意図的にオープンコレクタ設計のものとす
る。更に、データ送信器１５５の使用不可能
状態は、これによつて論理１をDIデータバ
ス４６で継続的にドライブするようなことで
ある。本質的に考察して、Ｉ／Ｏデータ交換
サブシステムのデータ受信器はシリアル／パ
ラレルコンバータ１８であり、データの受信
をCKライン３８に供給したようなクロツク
パルスによつて不可能としている。従つて、
Ｉ／Ｏ機能プレーンの総てをＩ／Ｏデータ交
換サブシステムによつてコントロールプロセ
ツサ１０のコンバータ１８に共通に接続す
る。 このデータ交換サブシステムをパラレルデ
ータワードを伝送するために容易に操作でき
る。 オペレーシヨン Ａ レベルシフト 前述したように、アレイプロセツサ６１の
原理的オペレーシヨン（イメージを処理する
オペレーシヨン）は、このイメージの並列構
成データワードを連続する機能プレーンを経
て連続的にシフトすることである。これらレ
ベルシフトを利用して、イメージデータセツ
トを補助的またはイメージ派生的なデータセ
ツトに沿つて、適当なタイプの機能プレーン
（連続している）を介してシフトすることに
よつて、所望のイメージ処理アルゴリズムの
特定なステツプを実行している。 第１３図にシステムタイミングダイヤグラ
ムに示すのは、多数の機能プレーンを包含し
たレベルシフトを実行するのに必要な特定の
ステツプである。時刻t₁において、コントロ
ールプロセツサ１０によつてコンフイギユレ
ーシヨンラツチリセツト信号をラツチリセツ
トライン２６を経てプロセツサインターフエ
イス６３へ供給する。この信号によつて、コ
ンフイギユレーシヨンラツチ５２のすべての
データビツトがこれらの対応するプログラマ
ブル入力の不作動状態となるようにリセツト
される。次に、コントロールプロセツサ１０
によつてプロセツサインターフエイス６３の
インターフエイス回路４９のあらゆる数を連
続的に番地付けし、コントロールワードをコ
ンフイギユレーシヨンラツチの各各に書込む
ようにする。これらコントロールワードを、
インターフエイス回路４９に対応する機能プ
レーンのために機能的に規定でき、これらに
番地付けされている。特定の機能を実行する
機能プレーンを構成するコントロールワード
を表〜で説明して決定できる。例えば、
メモリレジスタ中に含まれているデータのレ
ベルシフト用のメモリ機能プレーンを構成す
るために、各モジユール内でデータを再循環
させながら、表を参考にして表に示すよ
うな所望の制御ワードを開発できる。第１３
図において、コントロールプロセツサ１０に
よつて時刻t₂，t₃およびt₄のそれぞれで３つ
の機能プレーンを構成する。前述したよう
に、各インターフエイス回路４９のアドレス
デコーダ５０は番地付けられるので、ラツチ
イネーブル信号が発生され、これによつてこ
れの対応するコンフイギユレーシヨンラツチ
５２によつてコントロールワードをラツチす
るようになる。これをコンフイギユレーシヨ
ンサイクルと称することができる。レベルシ
フト中に作動状態となるべき機能プレーンの
コンフイギユレーシヨンサイクルが一旦実行
されると、アレイプロセツサ６１内の残余の
機能プレーンは構成（コンフイギユレーシヨ
ン）されないままとなる。即ち、不作動とな
り、このコントロールプロセツサ１０によつ
て時刻t₅にクロツクカウンタおよびゲート１
６へクロツクダウンカウント数が供給される
ようになる。このダウンカウント数を時刻t₆
においてクロツクカウントイネーブル信号に
よつてクロツクカウンタおよびゲート１６中
へラツチするようになる。この信号によつ
て、ダウンカウントシーケンス動作を開始し
て、クロツクパルスの予め選択された数（ダ
ウンカウンタ数で特定された）をCKライン
３８に供給する。これらクロツクパルスの
各々に応答して、作動中の機能プレーンは、
これらのコンフイギユレーシヨンに依存し
て、シングルデータビツトをデータ交換サブ
システムを経て送信または受信するようにな
る。従つて、第１３図で示すように、16ビツ
ト長のデータワード１６より成る全体のイメ
ージを機能プレーン間でクロツクダウンカウ
ント数を16となるように供給することによつ
てレベルシフトすることができる。時刻t₇に
おいて、ダウンカウントシーケンス動作は終
了し、クロツクカウンタおよびゲート１６に
よつてクロツクカウント完了信号を発生させ
ると共に、これをコンピユータシステム１２
に供給する。これによつてレベルシフトオペ
レーシヨン完了したことを表わす。

【表】 Ｂ ラテラルシフト アレイプロセツサ６１のもう１つの基本的
な動作はアレイのラテラルシフト（array
lateral shift）である。これは基本的な動作
ではあるが、メモリおよびＩ／Ｏ機能プレー
ンのような、最も近傍の隣接のシリアルデー
タ伝送能力を有するこれらの機能プレーンの
みに限定する。このラテラルシフト作動中、
これら機能プレーンの１つのプレーンに存在
するイメージを、イメージの空間的完全性を
失なわずその機能プレーン内の４つの直交方
向のいずれか一方向の横方向（lateral方向）
へシフトさせる。このイメージの完全性を、
周りを包囲した最も近傍の隣接する相互接続
によつて保持している。この相互接続は
NXNモジユールアレイのノース（北）とサ
ウス（南）およびイースト（東）とウエスト
（西）のエツジに位置しているモジユール間
で行われる。このことによつてアレイのエツ
ジ越えて象徴的にシフトされたデータをそれ
を対応する対向エツジに再出現させることが
可能となる。更に、イメージは異つた機能プ
レーン中に各々現われるので、あらゆる数の
イメージを同時に全体的に独立な方向へ横方
向にシフトする。 第１４図の状態タイミングダイヤグラムに
よつて、ラテラルシフトオペレーシヨンを実
行するのに必要な特定のステツプを表わす。
レベルシフトオペレーシヨンと同様に、この
ラテラルシフトは時刻t₁でコントロールラツ
チリセツト信号を発生するコントロールプロ
セツサ１０によつて開始する。次に、時刻t₂
にこのコントロールプロセツサ１０によつて
１つまたはそれ以上の機能プレーンを構成し
てラテラルシフトオペレーシヨンを実行す
る。このようなコンフイギエレーシヨンサイ
クルの１サイクルのみを第１４図に示す。一
例として、メモリ機能プレーンを構成するの
に必要なコントロールワードを表に記載
し、ラテラルシフトオペレーシヨンを実行す
る。このコントロールワードによつてメモリ
機能プレーンを構成し、この機能プレーンに
含まれたイメージのイースト方向のラテラル
シフトを実行する。時刻t₃に、このレベルシ
フトオペレーシヨンと再び同様に、コントロ
ールプロセツサ１０によつてクロツクダウン
カウント数をクロツクカウンタおよびゲート
１６に供給する。時刻t₄で発生したクロツク
ダウンカウントイネーブル信号によつてダウ
ンカウント数内でラツチを行なうと共に、ダ
ウンカウントシーケンスを開始する。これに
よつてCKライン３８に予め選択された数の
クロツクパルスを供給する。反応すると、デ
ータワードをモジユール１０２の外へシリア
ル的にシフトすると共に、これに関連したイ
ースト方向の最も近傍の隣接モジユール１０
２へシフトする。時刻t₅のダウンカウントの
結論時に、クロツクカウンタおよびゲート１
６によつてクロツクカウント完了信号を発生
し、これをコンピユータシステム１２へ供給
する。これによつてラテラルシフトオペレー
シヨンが完了したことを表示する。

【表】 Ｃ データＩ／Ｏ 前述した２つの基本的オペレーシヨンは一
般にアレイプロセツサ６１内のイメージの動
き（movement）または翻訳（translation）
について取扱つたものである。しかし乍ら、
このデータＩ／Ｏオペレーシヨンは、コント
ロールプロセツサ１０のコンピユータシステ
ム１２とアレイプロセツサ６１のＩ／Ｏ機能
プレーン１５２との間の全体のイメージのシ
リアル翻訳（トランスレーシヨン）を提供す
るものである。 説明のために、このデータＩ／Ｏオペレー
シヨンをイメージデータOutサブオペレーシ
ヨンとイメージデータInサブオペレーシヨン
とに分けることができる。これらオペレーシ
ヨンの原理的部分を表わすシステムタイミン
グダイヤグラムを第１５ａ図および第１５ｂ
図にそれぞれ表わす。イメージデータOutオ
ペレーシヨンにおいて、イメージをコントロ
ールプロセツサ１０からアレイプロセツサ６
１へ伝送する。この伝送は２ステツプ手順を
駆使することによつて完了される。ここで１
５ａ図を参照すると、時刻t₁において、プロ
セツサインターフエイス６３のコンフイギユ
レーシヨンラツチ５２のすべてと共に第１ス
テツプが開始し、これらの関連する不作動状
態にリセツトする。時刻t₂において、コント
ロールプロセツサ１０によつてコンフイギユ
レーシヨンサイクルを実行して、データ入
力、ラテラルシフトイーストオペレーシヨン
用のＩ／Ｏ機能プレーン１５２を構成する。
この必要なコントロールワードは、セクシヨ
ン(B)で説明したように、メモリ機能プレー
ン、ラテラルシフトイーストオペレーシヨン
を実行するために必要なワードと本質的には
同一なものであるが、以下の点のみが相違し
ている。即ち、EXIOビツト（ビツト11）を
論理１にセツトしてＩ／Ｏ入力データ受信
器／セレクタ１５４の動作を可能とするとと
共にＩ／Ｏ出力データ送信器回路１５５の動
作を可能とする。次に、時刻t₃において、コ
ンピユータシステム１２によつてコンバータ
１８にイメージデータセツトの第１データワ
ードを設ける。双方向データバス４０で安定
となるとすぐに、コントロールライン４
４上の負論理コンバータ書込み信号によつて
コンバータ１８へラツチされるようになる。
従つて、このコンピユータシステム１２によ
つて時刻t₄にクロツクダウンカウント数をク
ロツクカウントおよびゲート１６に発生させ
る。このカウント数はＩ／Ｏ機能プレーン１
５２のデータワードとメモリレジスタ１１８
の両方のビツト長に等しいものであることが
好ましいものである。時刻t₅において、コン
ピユータシステム１２によつてクロツクカウ
ントイネーブル信号を発生させ、これによつ
てダウンカウント数をクロツクカウンタおよ
びゲート１６にラツチさせると共に、ダウン
カウントシーケンスを開始する。クロツクパ
ルスに応答して、コンバータ１８によつてイ
メージデータワードをDOライン４８にシリ
アル的に伝送する。このイメージデータワー
ドを同期的に受信すると共に、Ｉ／Ｏ機能プ
レーン１５２のメモリモジユール１０２_1,1の
メモリレジスタ１１８にシリアル的にシフト
させる。このダウンカウントシーケンスは時
刻t₆で全体のイメージデータワードをメモリ
モジユール１０２のＩ／Ｏ機能プレーンの
NXNアレイの頂部列の隅のモジユール１０
２_1,1へ伝送することによつて完了する。 時刻t₃で開始し、時刻t₆で終了したデータ
出力オペレーシヨンの第１ステツプ部分をＮ
−１回繰返えす。各回、この動作を繰返えし
て、イメージデータセツトから新しいデータ
ワードを頂部列の隅のモジユール１０２_1,1に
すでに存在しているデータワードと共に供給
し、これらをイースト方向の相隣接するモジ
ユール１０２_1,1〜１０２_1,oまで連続的にラテ
ラル方向にシフトする。これから明らかなよ
うに、Ｉ／Ｏ機能プレーン１５２の全体列が
このようにしてイメージの一部分と共に与え
られるようになる。 データ出力オペレーシヨンの第２ステツプ
には、頂部列のサウス方向モジユール１０２
に含まれているデータを１列だけシフトする
ことが含まれている。このことは、Ｉ／Ｏ機
能プレーン１５２のイメージラテラルシフト
をサウス方向に行なうことによつて実行され
る。このサウス方向のラテラルシフトはイー
スト方向のラテラルシフトと厳密に類似して
おり、ビツト９がビツト８の代りにセツトさ
れる。 これら２つのステツプは、全体のイメージ
データセツトがコントロールプロセツサ１０
からアレイプロセツサ６１のＩ／Ｏ機能プレ
ーン１５２へ伝送されてしまうまで継続的に
繰返えされる。従つて、このオペレーシヨン
中、データワードの流れは、ウエストからイ
ーストへおよびノースからサウスへ行われ、
最初のデータワードを底部列の隅のモジユー
ル１０２_o,oに蓄積すると共に、最後のデータ
ワードを頂部列の隅のモジユール１０２_1,1に
蓄積する。データのこのような規則正しい流
れによつて、イメージを簡単且つ効果的に
Ｉ／Ｏ機能プレーン１５２のメモリレジスタ
１１８にマツプ記憶させる。 アレイプロセツサ６１からコンピユータシ
ステム１２へイメージを伝送するデータ入力
オペレーシヨンは、データ出力オペレーシヨ
ンと実質的に類似したものである。時刻t₁に
おいて（第１５ｂ図において）プロセツサイ
ンターフエイス６３のコンフイギユレーシヨ
ンラツチ５２はリセツトされ、時刻t₂にはコ
ントロールプロセツサ１０によつてコンフイ
ギユレーシヨンサイクルが実行され、データ
入力オペレーシヨン用のＩ／Ｏ機能プレーン
５１を構成する。このコンフイギユレーシヨ
ンは前述したデータ出力オペレーシヨンで用
いられたものと同一であり、EXIO信号によ
つて、データ送信器１５５およびデータ受信
機／セレクタ１５４が使用可能となる。しか
し、時刻t₃で、このコンピユータシステム１
２によつてクロツクダウンカウント数が発生
されると共に、時刻t₄でクロツクダウンカウ
ントイネーブル信号を発生させることによつ
てダウンカウントシーケンスを開始する。
CKパルスに応答して、最も近傍で隣接のデ
ータ出力ライン１６０に現われたような底部
列、隅のモジユール１０２_o,oのメモリレジス
タ１１８からのデータをデータ送信器回路１
５５を介してDIライン４６へ伝送する。こ
のようにして得たシリアルデータをコンバー
タ１８へ同期してクロツク作動させる。時刻
t₅においてダウンカウントシーケンスの終了
時に、底部列の隅のモジユール１０２_o,oに予
め存在するデータワードがコンバータ１８へ
伝送完了となる。従つて、コンピユータシス
テム１２が時刻t₅にクロツクダウンカウント
完了信号が受信した後で、これによつて時刻
t₆において負論理コンバータ読取信号が
コントロールラインに発生させると共に、コ
ンバータ１８に現われているパラレル反転さ
れたデータワードを読取るようにする。時刻
t₃で開始し、時刻t₆で終了するこのシーケン
スオペレーシヨンはＮ−１回繰返えされる。
これによつて、すべてのデータワードがＩ／
Ｏ機能プレーン１５２内の底部列のモジユー
ル１０２からコンピユータシステム１２へ伝
送されるようになる。このようにして、全体
のイメージをアレイプロセツサ６１からコン
ピユータシステム１２へ伝送するために、上
述のステツプを、頂部列のモジユール中に最
初存在するデータを底部列のモジユールへシ
フトしてしまうと共に更に底部列の隅のモジ
ユール１０２_o,oをラテラル方向へシフトして
しまうまで、ラテラルシフトサウスオペレー
シヨンを継続的に繰返えして行なう。 イメージデータ出力およびイメージデータ
入力サブオペレーシヨンを別個に説明してい
たが、これは説明の都合によるものである。
従つてこれらオペレーシヨンは同時に、また
は別個に動作させることが可能で、これを協
動するシリアル−イン、シリアル−アウトコ
ンバータ１８を使用して行なえる。瞬間的な
イメージ交換のために、データインおよびデ
ータアウトサブオペレーシヨンはオーバラツ
プしているので、この結果、各ダウンカウン
トシーケンス作動に先立つて、データワード
がコンバータ１８に書込まれると共に、この
ダウンカウントシーケンスの後にデータワー
ドをコンバータ１８から読取る。従つて、ダ
ウンカウントシーケンス作動中、アレイプロ
セツサ６１からデータワードをコンバータ１
８へシリアル的にシフトして、同時にアレイ
プロセツサ６１へシフトされるデータワード
を差替える。サブオペレーシヨンの同一シフ
トシーケンス作動を考察すると、このように
交換したデータワードをそれぞれ関連のイメ
ージデータセツト以内の同一関連の位置から
読取ると共に書込むことができることは明ら
かである。この結果、全体のイメージデータ
セツト、またはそれの関連部分をコントロー
ルプロセツサ１０とアレイプロセツサ６１と
の間で簡単に交換できる。 前述したセクシヨンのＩ／Ｏデータ交換
サブシステムの説明から理解できるように、
イメージデータセツトのあらゆる数を、アレ
イプロセツサ６１に存在するＩ／Ｏ機能プレ
ーン１５２からコントロールプロセツサ１０
へ同時に伝送できることである。そのように
するために、このＩ／Ｏ機能プレーン１５２
を共通に構成することのみが必要で、これに
よつて、関連するデータをDIバスライン４
６に伝送する。従つて、ダウンカウントシー
ケンス作動中に、数個のイメージデータセツ
トから対応するデータワードのANDをコン
バータ１８へ供給するようにする。 Ｅ 例 アレイプロセツサ６１の上述した基本的オ
ペレーシヨンを、種々のタイプの機能プレー
ンと組み合せることによつて、実際上、あら
ゆるイメージ処理アルゴリズムを実行するた
めに利用できる。アルゴリズムを実行するア
レイプロセツサ６１の一般的なオペレーシヨ
ンを説明するため以下に例を開示する。 以下の“プログラム”によつて一方のイメ
ージデータを他方でセツトされたマルチプリ
ケーシヨン（掛算）が提供される。この掛算
されたイメージデータセツトを１つのメモリ
機能プレーン（MEM1）に設け、マルチプ
ライヤ（乗算器）を第２のメモリ機能プレー
ン（MEM2）に中に設ける。メモリ機能プ
レーンの位置的に対応するモジユール中に存
在するデータワードを中間のものと、そして
最後には最終のものと掛算を行ない、この積
はアキユムレータ機能プレーン（ACC1）の
同様に対応するモジユール中に存在する。 “プログラム”によつて実行される掛算ア
ルゴリズム（multiplication algorithm）は
簡単な“シフトおよび加算”技術を利用する
ものである。明らかなように、マルチプライ
ヤデータワードは１ビツトだけ各シリアル加
算の間でシフトされる。この例にとつて本質
的なものでないが、機能プレーンのカウンタ
（CNT1）を設けて、位置的に対応するモジ
ユール内のマルチプライヤデータワードのビ
ツト和を発生させてその作動を表示する。 掛算された（被乗数の）データセツトおよ
び掛算する（乗数の）データセツトを互いに
補助的なデータセツトであるものと考える。
マルチプリケーシヨン積およびカウンタビツ
ト和データセツトをイメージ抽出用データセ
ツトとして考えることができる。 例を挙げる目的のために、データワードに
４ビツト長与えると共に、モジユールメモリ
レジスタに８ビツト長与えるものとする。こ
れらデータワードはそれぞれ関連のメモリレ
ジスタの４ビツト低い位置に存在し、他方４
ビツト高い位置は０とする。

【表】

【表】 ライン参考No. コメント １−４ ACC1データワードがクリヤ
され、モジユールが加算用に
セツトされ、更にCNT1のカ
ウンタがリセツトされる。 ５−９ 被乗数データワードのビツト
が連続的に乗数データワード
の現存のLSBとデータ交換
サブシステムによつてAND
（論理積）がとられ、これを
前のアキユムレータデータワ
ードに加算する。この条件的
加算、又はデータ依存による
加算によつて乗数のLSBに
よつて被乗数を有効的に掛算
する。 10−12 被乗数データワードを１ビツ
トだけ左へシフトして、次の
掛算のために小数点を合せ
る。この１ビツト左へシフト
するには７ビツト右へシフト
することによつて行なつてい
る。 13−17 乗数データワードを１ビツト
だけ右へシフトし、その結
果、被乗数を乗数データワー
ドの次の上位ビツトによつて
有効的に掛算する。シフトし
た乗数ビツトを関連のカウン
タによつてビツト和を求め
る。 18 乗数データワードの各下位およ
び上位ビツトについてライン
５から17まで１回実行する
か、または現在例において合
計４回実行することによつ
て、アキユムレータデータワ
ードは、それぞれの被乗数お
よび乗数データワードの積で
ある。 17−20 乗数データワードのビツトカ
ウントをそれに対応するカウ
ンタモジユールのメモリレジ
スタ中にラツチする。 以下に示す最初のデータワードをそれの表
示のモジユール中に有する単一エレメントプ
ロセツサを考察すると、上述のプログラムに
よつて以下に表わした最終積が得られた。

【表】 Ｆ 概要 以上詳述したように、アレイプロセツサの
モジユラアーキテクチユアについて説明し
た。複数個のモジユラエレメントプロセツサ
より構成されるプロセツサをエレメントプロ
セツサ内の適当な数およびタイプの機能モジ
ユールを設けることによつてあらゆる特定の
応用に簡単に利用でき効果がある。あらゆる
数のモジユールエレメントプロセツサ中に存
在させることが可能であるために、変化させ
た機能タイプの追加のモジユールをエレメン
トプロセツサの各々に初期の構成で組み込む
ことができる。このことによつて、本発明の
アレイプロセツサをこれの予定された応用に
利用できるだけでなく、このアレイプロセツ
サに要求された新規な応用にも利用できるよ
うになる。更に、追加のモジユールをスペア
として利用できるので、欠損したモジユール
を交換でき、これによつてこのアレイプロセ
ツサを故障から守ることができる。 本発明は、上述した実施例のみに限定され
ず、種々の変更を加え得ることは明らかであ
る。例えば、データ交換サブシステムの代り
に、エレメントプロセツサ内にトリステート
（Tri−state）または高インピーダンス・ス
テート・タイプのデータ・サブシステムを用
いることができる。また、モジユールの入力
−プログラマブル論理回路およびエレメント
プロセツサのデータ・サブシステムの実行に
当つてビツト−パラレル論理回路を用いるこ
ともできる。

【図面の簡単な説明】

第１図は、本発明によるアレイプロセツサを線
図的に表わすブロツク線図、第２図は、第１図の
アレイプロセツサのオペレーシヨンを実行するた
めのコントロールプロセツサのブロツク線図、第
３図はコントロールプロセツサ／アレイプロセツ
サのインターフエイスの詳細を表わすブロツク線
図、第４図は、第１図のアレイプロセツサで使用
するエレメントプロセツサの詳細を表わすブロツ
ク線図、第５ａ図は、データ交換サブシステムの
回路図、第５ｂ図および第５ｃ図は、第５ａ図の
回路に関連して使用するオープンコレクタおよび
オープンドレインバツフア回路の回路図、第６図
はモジユールのメモリレジスタおよび入力プログ
ラマブル論理回路の回路図、第７図はメモリ機能
プレーンの線図的ブロツク線図、第８図は、第７
図のメモリ機能プレーンの変形例のブロツク線
図、第９図はアキユムレータ機能タイプのモジユ
ールのブロツク線図、第１０図はアキユムレータ
機能プレーンの線図的ブロツク線図、第１１図は
カウンタ機能タイプのブロツク線図、第１２図は
コンパレータ機能タイプのブロツク線図、第１３
図は、本発明のアレイプロセツサのデータレベル
シフトオペレーシヨンを説明するためのタイミン
グダイヤグラム、第１４図は、第７図のメモリ機
能プレーンのデータラテラルシフトオペレーシヨ
ンを説明するためのタイミングダイヤグラム、第
１５ａ図および第１５ｂ図は、第８図のＩ／Ｏ機
能プレーンのデータ交換オペレーシヨンを説明す
るためのタイミングダイヤグラムである。 ６０……エレメントプロセツサ、６１……アレ
イプロセツサ、５８ａ〜５８ｎ……モジユール、
６３……プロセツサインターフエイス、６６……
データバス、１２……コンピユータシステム、１
６……クロツクカウンタおよびゲート、１８……
シリアルパラレルコンバータ、５０……アドレス
デコーダ、５２……コンフイギレーシヨンラツ
チ、７４……データ交換サブシステム、７６……
バスインターフエイス、８６……バツフア回路、
１０２……メモリ論理回路、１１８……メモリレ
ジスタ、１５０……極性選択回路、１７２……ア
キユムレータ論理回路、１８０……メモリレジス
タ、２００……カウンタ論理回路、２０２……メ
モリレジスタ、２２３……コンパレータサブ回
路。

Claims (1)

1. 【特許請求の範囲】 １ データワードのマトリクスアレイに対応した
   データセツトに関して論理計算を実行するアレイ
   プロセツサ装置において、 (a) コントロールプロセツサと、 (b) 特定の基本的な論理機能を実行するモジユー
   ル回路を各々に含む複数のモジユールと、 前記複数のモジユールがデータの伝送のため
   のデータバスにより相互接続されて構成される
   モジユラ・エレメント・プロセツサと、 複数の前記モジユラ・エレメント・プロセツ
   サが、データワードのマトリクスアレイとの１
   対１対応をするようにマトリクスアレイ状に配
   置され、前記データワードのその対応した１つ
   に関して論理計算を行ない、前記コントロール
   プロセツサから出力されるコントロール信号の
   受信により、データを送信するアレイプロセツ
   サとを具備し、 前記コントロールプロセツサは、該コントロ
   ールプロセツサで実行される論理計算を決定す
   る各データワードと、一連の選択命令と、前記
   モジユラ・エレメント・プロセツサの各々の前
   記モジユールの選択されたものによつて行われ
   る特定の基本的な論理機能とに関する論理計算
   が実行できるように、前記モジユラ・エレメン
   ト・プロセツサの多数の各モジユールの一連の
   選択を制御して、各前記モジユラ・エレメン
   ト・プロセツサの選択されたモジユール間にお
   けるデータワードの同時伝送を可能にするため
   に各前記モジユラ基礎プロセツサと作動的に関
   連されるように前記アレイプロセツサと相互接
   続されているアレイプロセツサ装置。 ２ 前記モジユラ・エレメント・プロセツサを更
   に論理的に構成して互いにパラレルとし、前記エ
   レメントプロセツサが関連するモジユールは、互
   いに対応し合つて複数個の連続するアレイレベル
   として組み合せた複数個のモジユールアレイを構
   成し、所定のモジユールアレイの前記モジユール
   を前記エレメントプロセツサの独立の１つと組み
   合せ、前記モジユールアレイのモジユールが共通
   の基本的論理機能を有し、前記コントロールプロ
   セツサを前記モジユールアレイの各モジユールと
   共通に且つ、作動的に組合せることによつて、前
   記モジユールアレイの内のモジユールが前記コン
   トロールプロセツサによつて同時に選択されて、
   前記エレメントプロセツサの関連の１つ内でデー
   タの伝送を行つたことを特徴とする特許請求の範
   囲第１項記載のアレイプロセツサ装置。 ３ 更に、複数個のインターフエイス回路を設
   け、この回路の各々にアドレスコーダおよびラツ
   チを設け、前記インターフエイス回路を前記コン
   トロールプロセツサと共通に組合せると共に、前
   記モジユールアレイレベルと別個に組み合せ、前
   記デコーダおよび前記ラツチを前記コントロール
   プロセツサに応答させることによつて、前記イン
   ターフエイス回路を選択的にアドレス番号を付け
   ると共に、前記コントロールプロセツサによつて
   得られたコントロール信号の状態を前記ラツチの
   対応する１つに記憶し、前記アレイレベルのモジ
   ユール回路を互いに共通に相互接続させると共
   に、前記インターフエイス回路の対応する１つの
   回路にラツチさせたことを特徴とする特許請求の
   範囲第２項記載のアレイプロセツサ装置。 ４ 前記モジユール回路を、 (a) データレジスタと、 (b) 入力−プログラマブル論理回路とで構成し、
   この論理回路を前記インターフエイス回路の対
   応する１つの回路とラツチして相互接続させ、
   これによつて記憶されたコントロール信号に反
   応させ、前記論理回路に、データを前記エレメ
   ントプロセツサデータバスからおよびこのバス
   へ伝送するための選択可能な回路と、恰も前記
   データバスとデータレジスタとの間で伝送され
   たかの様にデータの基本的論理機能を実行する
   ための選択可能な回路とを設け、前記回路の選
   択を前記インターフエイス回路の対応する１つ
   の回路をラツチして記憶したコントロール信号
   に応答して行なつたことを特徴とする特許請求
   の範囲第３項記載のアレイプロセツサ装置。 ５ 基本的機能を実行する前記選択可能な回路
   に、前記データレジスタおよび前記選択可能デー
   タ伝送回路を作動的に組み合わせた合計回路を設
   け、これによつて前記モジユール回路をアキユム
   レータとして機能させたことを特徴とする特許請
   求の範囲第４項記載のアレイプロセツサ装置。 ６ 前記エレメントプロセツサデータバスに、 (a) 前記モジユラエレメントプロセツサの対応す
   る１つと組わ合せた共通のデータバスライン
   と、 (b) この共通のデータバスラインと共通に接続さ
   れた複数個のデータバスインターフエイス回路
   とを具え、前記インターエイス回路の各々を前
   記モジユールの別個の１つと組わ合せたことを
   特徴とする特許請求の範囲第１、２、４または
   ５項のいずれか１項記載のアレイプロセツサ装
   置。 ７ 前記データバスインターフエイス回路にデー
   タ送信器およびデータ受信器を設け、前記データ
   送信器を前記モジユール回路の対応する１つと作
   動的に組わ合せて、ここから前記共通のデータバ
   スへデータの伝送を行ない、前記データバスのデ
   ータをデータの論理和計算を行ない、これを前記
   データバスインターフエイス回路の前記データ送
   信器によつて前記データバスへ同時に伝送させ、
   前記データ受信器を前記モジユール回路の対応す
   る回路と作動的に組わ合せて、前記データバスか
   ら前記モジユール回路へデータを伝送したことを
   特徴とする特許請求の範囲第６項記載のアレイプ
   ロセツサ装置。 ８ データワードのマトリクスアレイに対応した
   データセツトに関する論理計算を実行するアレイ
   プロセツサ装置において、 (a) コントロールプロセツサと、 (b) 前記コントロールプロセツサと相互接続さ
   れ、前記コントロールプロセツサからのコント
   ロール信号に基づき、データを送信する前記モ
   ジユラ・エレメント・プロセツサが、各々に特
   定の基本的な論理機能を実行するモジユール回
   路を含む多数のモジユールがデータの伝送のた
   めのデータバスによつて相互接続し構成する複
   数のモジユラ・エレメント・プロセツサから成
   るアレイプロセツサとを具備し、 前記モジユラ・エレメント・プロセツサのデ
   ータバスが共通のデータバスラインと、データ
   送信器およびデータ受信器をそれぞれ有する多
   数のデータバスインターフエイス回路とで構成
   され、 前記アレイプロセツサが各々にアドレスデコ
   ーダとラツチを有する複数のインターフエイス
   回路を有し、 前記モジユール回路が互いにおよび前記イン
   ターフエイス回路の対応したもののラツチに共
   通に相互接続され、 データレジスタと、 前記インターフエイス回路の対応したものの
   ラツチに蓄積されるコントロール信号に応答す
   る入力プログラム可能な論理回路とするデータ
   を伝送する選択可能な回路と、前記モジユール
   回路が累算器として機能するように前記データ
   レジスタおよび前記選択可能なデータ伝送回路
   と動作的に関連されている合計回路を具備して
   いる入力プログラム可能な論理回路とからなる
   複数のデータバスインターフエイス回路とを具
   備していることを特徴とするアレイプロセツサ
   装置。 ９ 特許請求の範囲第８項記載のアレイプロセツ
   サ装置において、 (a) 前記コントロールプロセツサと、 (b) 前記コントロール信号を受信し、それらの間
   においてデータを送信するために前記コントロ
   ールプロセツサと相互接続され、複数のモジユ
   ラーエレメントプロセツサから成り、エレメン
   トプロセツサの各モジユールが特定の基本的な
   論理機能を実行するモジユール回路を含み、前
   記エレメントプロセツサのモジユールがそれら
   の間におけるデータの伝送のためにデータバス
   によつて相互接続されているデータワードのマ
   トリクスアレイに対応したデータセツトに関す
   る論理計算を実行するアレイプロセツサ装置で
   あり、 前記モジユラ・エレメント・プロセツサデータ
   バスは、これらと関連された共通のデータバスラ
   インと共通に接続され、前記モジユールの分離し
   たものと関連し、 それから前記共通のデータバスにデータを伝送
   するために前記モジユール回路の対応したものと
   動作的に関連する前記データ送信器と、 前記データバスから前記モジユール回路にデー
   タを伝送するために前記モジユール回路の対応し
   たものと動作的に関連する前記データ受信器とを
   それぞれ具備し、 前記データバス上のデータは各データバスイン
   ターフエイス回路の前記データ送信器によつて前
   記データバスに同時に送信されたデータの論理和
   であり、 前記データワードの前記マトリクスアレイとの
   １対１対応を有するように論理的に構成され、各
   前記モジユラ・エレメント・プロセツサが前記デ
   ータワードの対応したものに関する論理計算を実
   行する前記モジユラ・エレメント・プロセツサ
   と、 前記コントロールプロセツサが実行される論理
   計算を決定する前記モジユラ・エレメント・プロ
   セツサの各々の前記モジユールの選択されたもの
   によつて行われる各データワード、一連の選択命
   令および特定の基本的な論理機能に関する論理計
   算の実行を許すように、前記モジユラ・エレメン
   ト・プロセツサの各々の多数の各モジユールの一
   連の選択を制御して各前記モジユラ・エレメン
   ト・プロセツサの選択されたモジユール間におけ
   るデータワードの同時伝送を可能にするために各
   前記モジユラ・エレメント・プロセツサと動作的
   に関連されるように前記アレイプロセツサと相互
   接続された前記コントロールプロセツサと、 互いに平行であるように論理的に構成され、各
   モジユールが対応した複数の連続したアレイレベ
   ルとして関連した複数のモジユールアレイを形成
   するように互いに対応し、所定のモジユールアレ
   イの各前記モジユールが前記モジユラ・エレメン
   ト・プロセツサの分離したものと関連する前記モ
   ジユラ・エレメント・プロセツサと、 共通の基本論理機能を有し、前記コントロール
   プロセツサが、前記モジユールアレイの任意の１
   つのモジユールが前記モジユラ・エレメント・プ
   ロセツサの各々内でデータを伝送するために前記
   コントロールプロセツサによつて同時に選択され
   るように前記モジユールアレイの各モジユールに
   共通に動作的に関連される各前記モジユールアレ
   イのモジユールと、 前記アレイプロセツサがさらに複数のインター
   フエイス回路を具備し、それぞれがアドレスデコ
   ーダおよびラツチを備え、前記インターフエイス
   回路が前記コントロールプロセツサと共通に、お
   よび前記モジユールアレイレベルと分離して関連
   されており、前記デコーダおよび前記ラツチは前
   記インターフエイス回路が選択的にアドレスさ
   れ、前記コントロールプロセツサによつて供給さ
   れたコントロール信号の状態が前記ラツチの対応
   したものの中に蓄積されるように前記コントロー
   ルプロセツサに応答し、前記アレイレベルの各モ
   ジユール回路が互いにおよび前記インターフエイ
   ス回路の対応したもののラツチに共通に相互接続
   され、 前記アレイレベルの各モジユール回路が、 (a) データレジスタと、 (b) 蓄積されるコントロール信号に応答するよう
   に前記インターフエイス回路の対応したものの
   ラツチと相互接続され、前記論理回路が前記モ
   ジユラ・エレメントプロセツサデータバスに、
   およびそれからデータを伝送する前記選択可能
   な回路と、データが前記データバスと前記デー
   タレジスタとの間で伝送されたときにデータに
   関して基本論理機能を実行する前記選択可能な
   回路とを具備し、前記選択回路が前記インター
   フエイス回路の対応したもののラツチに蓄積さ
   れるコントロール信号に応答する入力プログラ
   ム可能な論理回路であつて、前記選択可能な回
   路は、前記モジユール回路が累算器として機能
   するように前記データレジスタおよび前記選択
   可能なデータ伝送回路と動作的に関連されてい
   る合計回路を具備している入力プログラム可能
   な論理回路とを有する複数のデータバスインタ
   ーフエイス回路とを具備していることを特徴と
   するアレイプロセツサ装置。 １０ データワードのマトリクスアレイに対応
   したデータセツトに関して論理計算を実行する
   アレイプロセツサ装置において、 (a) 構成コントロール信号を供給する手段を有
   するコントロールプロセツサと、 (b) 多レベルマトリクスとして論理的に構成され
   た複数の平行なモジユラ・エレメント・プロセ
   ツサから成り、前記各基本プロセツサは各レベ
   ルが各プロセツサからのモジユールを１つだけ
   含み、前記モジユラ・エレメント・プロセツサ
   はデータを蓄積するメモリモジユールおよびデ
   ータを累算する累算モジユールを具備し、前記
   モジユールは前記コントロールプロセツサから
   前記構成コントロール信号を受信する複数の構
   成バスに動作的に接続され、前記モジユールは
   それらの間でデータを伝送するためにデータバ
   スによつて動作的に相互接続され、各前記モジ
   ユールはメモリレジスタ、前記メモリレジスタ
   に含まれているデータを循環する選択可能な手
   段および前記メモリレジスタと前記データバス
   との間でデータを伝送する選択可能な手段とを
   具備し、前記累算モジユールはさらにデータが
   前記データバス上に存在している、前記メモリ
   レジスタに含まれるデータを合計する選択可能
   な手段を具備し、前記選択可能な手段はそれぞ
   れその受信モジユールによつて受信された構成
   コントロール信号に応答するアレイプロセツサ
   であつて、各前記モジユールは前記モジユール
   のそれぞれが分離した構成コントロール信号を
   受信するように前記構成バスの論理的に分離し
   たものに動作的に接続されているアレイプロセ
   ツサとを具備している、前記マトリクスの多レ
   ベルに対して論理的に分配された複数のモジユ
   ールを備えているアレイプロセツサ。 １１ データ成分の２次元アレイを分析するアレ
   イプロセツサにおいて、 各エレメントプロセツサが特定のデータ位置と
   関連され、各前記モジユラ・エレメントプロセツ
   サが各レベルが各エレメントプロセツサからのモ
   ジユールを１つだけ含むように多レベルの前記マ
   トリクスに対して分配された複数のモジユールを
   具備している多レベルのマトリクスとして論理的
   に構成された複数の平行なエレメント・プロセツ
   サと、 １つ以上のデータ成分を蓄積し、データ位置の
   セツトと空間的に関連された１組のデータ成分が
   共通のマトリクスレベルである１グループのモジ
   ユールに蓄積されてもよい各モジユール中のメモ
   リ手段と、 同じエレメント・プロセツサのモジユール間に
   おいて蓄積されたデータ成分を伝送する各エレメ
   ント・プロセツサと関連された伝送手段と、 データ成分がモジユールに伝送されたときに少
   なくとも１つの前記データ成分で生じた論理機能
   を実行する各モジユール中の論理手段と、 特定の論理手段を選択し、前記伝送手段にある
   マトリクスレベルでモジユールのメモリ手段に蓄
   積された１組のデータ成分を同時に伝送させ、デ
   ータ成分の前記セツトとデータ位置の前記セツト
   との間の空間的関係が伝送の前および後で同じ状
   態であるコントロール手段とを具備しているアレ
   イプロセツサ。 １２ 指示された各モジユールにおける前記論理
   手段は、その指示されたモジユール用のメモリ手
   段に蓄積されたデータ成分および前記伝送手段に
   よつて前記モジユールに伝送されたデータ成分の
   両者を使用して論理および計算動作を実行する手
   段と、前記指示されたモジユールの前記メモリ手
   段中の前記論理および計算動作の結果を蓄積する
   手段とを具備している特許請求の範囲第１１項記
   載のアレイプロセツサ。 １３ 共通のマトリクスレベルの前記モジユール
   はそれぞれ同じレベルのその他全てのモジユール
   と同じ一般化された論理機能を実行するように構
   成されている特許請求の範囲第１１項記載のアレ
   イプロセツサ。 １４ 前記モジユール中の前記論理手段を前記コ
   ントロール手段に動作的に接続する複数の構成バ
   スを具備し、前記論理手段が前記構成コントロー
   ル信号に動作的に応答し、複数の一般化された論
   理機能の特定のものが特定の構成コントロール信
   号によつて選択される特許請求の範囲第１１項記
   載のアレイプロセツサ。 １５ 各前記モジユール中の前記論理手段は、各
   前記モジユールが分離した構成コントロール信号
   を受信するように前記構成バスの論理的に分離し
   たものに接続される特許請求の範囲第１４項記載
   のアレイプロセツサ。