JPS6074053A - アレイメモリ - Google Patents
アレイメモリInfo
- Publication number
- JPS6074053A JPS6074053A JP58182224A JP18222483A JPS6074053A JP S6074053 A JPS6074053 A JP S6074053A JP 58182224 A JP58182224 A JP 58182224A JP 18222483 A JP18222483 A JP 18222483A JP S6074053 A JPS6074053 A JP S6074053A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- array
- data
- address
- elements
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、アレイプロセッサと組み合わせて使用される
アレイメモリに係夛、特に画像処理などの２次元平面処
理において、各隣接した処理要素メモリ間での高速デー
タ交換を可能にするアレイキャッシュメモリの構成方式
に関する。
アレイメモリに係夛、特に画像処理などの２次元平面処
理において、各隣接した処理要素メモリ間での高速デー
タ交換を可能にするアレイキャッシュメモリの構成方式
に関する。
画像処理やベクトル演算等の処理では、大量のデータに
ついての２次元平面処理が頻繁に繰り返し行なわれる。
ついての２次元平面処理が頻繁に繰り返し行なわれる。
そのため、汎用計算機を利用するよシも、アレイプロセ
ッサを利用する方が効率、速度の点から有利である。
ッサを利用する方が効率、速度の点から有利である。
しかし、アレイプロセッサを用いて各種２次元平面演算
を行なう場合、従来のシステムでは、各処理要素間のデ
ータ交換を常に処理要素を介して行なうようになってい
るため、データ転送ネックとなシやすい欠点がある。
を行なう場合、従来のシステムでは、各処理要素間のデ
ータ交換を常に処理要素を介して行なうようになってい
るため、データ転送ネックとなシやすい欠点がある。
本発明の目的は、完全な処理機能を有する処理装置を要
素として複数台２次元平面状に配置したアレイプロセッ
サにおいて、隣接処理装置要素間でのデータ交換を高速
にかつ効率的に実行させることにあシ、そのため隣接メ
モリセル間での選択的なデータ転送が可能なアレイキャ
ツシュメモリを提供するものである。
素として複数台２次元平面状に配置したアレイプロセッ
サにおいて、隣接処理装置要素間でのデータ交換を高速
にかつ効率的に実行させることにあシ、そのため隣接メ
モリセル間での選択的なデータ転送が可能なアレイキャ
ツシュメモリを提供するものである。
本発明によれば、アレイプロセッサ中の処理装置要素の
台数よシも多い複数のメモリ要素を２次元配列したアレ
イキャッシュメモリが設けられる。
台数よシも多い複数のメモリ要素を２次元配列したアレ
イキャッシュメモリが設けられる。
したがってアレイプロセッサは、アレイキャッシュメモ
リの一部分と結合する。アレイキャッシュメモリの各メ
モリ要素は、瞬接メモリ要素と結合され、アレイプロセ
ッサの処理装置要素を介さずにメモリ要素同士での直接
的なデータ転送を可能とする。その結果、アレイプロセ
ッサの各処理装置要素は、アレイキャッシュメモリ中の
任意のデ・−夕をアクセスすることが可能にされる。
リの一部分と結合する。アレイキャッシュメモリの各メ
モリ要素は、瞬接メモリ要素と結合され、アレイプロセ
ッサの処理装置要素を介さずにメモリ要素同士での直接
的なデータ転送を可能とする。その結果、アレイプロセ
ッサの各処理装置要素は、アレイキャッシュメモリ中の
任意のデ・−夕をアクセスすることが可能にされる。
本発明の構成は、それにより読み出しアドレスと碧き込
みアドレスとを選択するアドレスマルプープンクチと、
Ｒ方向からのデータを選択するデータマルチプレクサと
、一時的にデータを格納するレジスタと、メモリとから
構成されるメモリ要素を枚数イーアンイ状に配置し、か
つそれぞれのメモリ要素と他のル方向のメモリ要素との
間をデータ線で結合し、アレイ内の選択された任意の方
向へのデータ転送を実行することを特徴とするものであ
る。
みアドレスとを選択するアドレスマルプープンクチと、
Ｒ方向からのデータを選択するデータマルチプレクサと
、一時的にデータを格納するレジスタと、メモリとから
構成されるメモリ要素を枚数イーアンイ状に配置し、か
つそれぞれのメモリ要素と他のル方向のメモリ要素との
間をデータ線で結合し、アレイ内の選択された任意の方
向へのデータ転送を実行することを特徴とするものであ
る。
以下に、本発明の詳細を実施例にしたがって詳述する。
第１図は、本発明によるアレイキャッシュメモリを装備
したアレイプロセッサの実施例構成図である。図中、１
は全体を制御するコントローラ、２は２次元平面処理を
行なうアレイプロセッサ、３はアレイキャッシュメモリ
である。
したアレイプロセッサの実施例構成図である。図中、１
は全体を制御するコントローラ、２は２次元平面処理を
行なうアレイプロセッサ、３はアレイキャッシュメモリ
である。
コントローラ１は、アレイプロセッサ２およびアレイキ
ャンシュメモ９３の動作を統合的に制御する。
ャンシュメモ９３の動作を統合的に制御する。
アレイプロセッサ２は、Ｍ、Ｎを任意の整数として、処
理装置（以後処理要素という）をＭ’ Ｘ Ｎの２次元
平面に配列したものである。
理装置（以後処理要素という）をＭ’ Ｘ Ｎの２次元
平面に配列したものである。
アレイキャッシュメモリ３は、−ＰｌＱをＰ＞Ｍ。
Ｑ＞Ｎなる整数として、メモリをｐＸＱの２次元平面に
配列したものである。配列内の任意のメモリ（以後、メ
モリ要素という）を７ｎｅす＜ｉ＝ｘ、２゜・・・、Ｐ
、 ノ’＝１．２．・・・、Ｑ）で表わす。各メモリ要
素２２１０ノ１よまた深き方向Ｋｋ個のアドレスをもっ
ことができる。
配列したものである。配列内の任意のメモリ（以後、メ
モリ要素という）を７ｎｅす＜ｉ＝ｘ、２゜・・・、Ｐ
、 ノ’＝１．２．・・・、Ｑ）で表わす。各メモリ要
素２２１０ノ１よまた深き方向Ｋｋ個のアドレスをもっ
ことができる。
アレイプロセラｆ２は、アレイキャッシュメモ９３のＰ
ＸＱ２次元平面中のＭＸＮの領域と連結している。辿常
は中央部のＭＸＮ領域が使用される。
ＸＱ２次元平面中のＭＸＮの領域と連結している。辿常
は中央部のＭＸＮ領域が使用される。
説明を簡単にするために、アレイプロセラｆ２は４×４
個の処理要素からなυ、アレイキャッシュメモリ３は８
×８個のメモリ要素からなるものとする。
個の処理要素からなυ、アレイキャッシュメモリ３は８
×８個のメモリ要素からなるものとする。
また、アレイプロセッサ２は、隣接処理要素間同士の接
わじを全くもたず、谷処理要素は、真下のアレイキャッ
シュメモリ３の１要素のみに結合しているものとする。
わじを全くもたず、谷処理要素は、真下のアレイキャッ
シュメモリ３の１要素のみに結合しているものとする。
これは、尚速でデータ転送の自由度の大きいアレイキャ
ッシュメモリ３と接続しているために、各処理要素間で
の接続は不用になるからである。
ッシュメモリ３と接続しているために、各処理要素間で
の接続は不用になるからである。
第２区は、第１図の８×８のアレイキャッシュメモリ３
における各メモリ要素ｍｅＬ）間の結合を示す実施例構
成図である。
における各メモリ要素ｍｅＬ）間の結合を示す実施例構
成図である。
各メモリ要素劇ｉ）は、上下、左右、斜め４方向の隣接
メモリ要素と自分自身とに結合される。すなわち、ｉ＝
１．２．・・・、８．ノー１，２．・・・、８として、
ｍリノはＸ７３６１−１ 、 ）−１、ｍｅ＠−１、）
、ｍ、ｌ ｚ−１＋Ｊ＋” 、ｎｌｅ １ 、１’−
１゜７７１４ｚ 、 八ｍｅ Ｌ、 ）＋Ｉ Ｆｊｚ
＋１ 、）’−１、ｍｅＬ＋１ 、）’ 、ｍｅ Ｌ
→、１ 、 Ｊ’＋１ の９個のメモリ要素に結合され
る。なお、周辺部のメモリ要素は、循環する対向辺のメ
モリ要素ＫＡＪＩ。
メモリ要素と自分自身とに結合される。すなわち、ｉ＝
１．２．・・・、８．ノー１，２．・・・、８として、
ｍリノはＸ７３６１−１ 、 ）−１、ｍｅ＠−１、）
、ｍ、ｌ ｚ−１＋Ｊ＋” 、ｎｌｅ １ 、１’−
１゜７７１４ｚ 、 八ｍｅ Ｌ、 ）＋Ｉ Ｆｊｚ
＋１ 、）’−１、ｍｅＬ＋１ 、）’ 、ｍｅ Ｌ
→、１ 、 Ｊ’＋１ の９個のメモリ要素に結合され
る。なお、周辺部のメモリ要素は、循環する対向辺のメ
モリ要素ＫＡＪＩ。
合されるものと１−る。
第３図は、アレイキャッシュメモリ３を構成する各メモ
リ要素７Ｘ ｅ １７の構成図である。図中、４がメモ
リ本体、５がデータマルチプレクサー、６はレジスタ、
７はアドレスマルチブレクザを示す。
リ要素７Ｘ ｅ １７の構成図である。図中、４がメモ
リ本体、５がデータマルチプレクサー、６はレジスタ、
７はアドレスマルチブレクザを示す。
データマルチプレクサ５は、コントローラ１（第１図）
からのセレクト信号にしたがって入力データ源を選択す
る。入力データ源となるものは、第２図に示Ｔ牌接メモ
９要素および自分自身とアＬノイブロセッｆ２中の連結
されている１つの処理要素の１０個であり、これらの中
から１つだけノΔ択される。
からのセレクト信号にしたがって入力データ源を選択す
る。入力データ源となるものは、第２図に示Ｔ牌接メモ
９要素および自分自身とアＬノイブロセッｆ２中の連結
されている１つの処理要素の１０個であり、これらの中
から１つだけノΔ択される。
データマルチプレクｆ５により選択されたデータ源から
のデータは、タイミング調整のためレジスタ６に一旦格
納され、次にコントローラｌから与えられるライト信号
および省き込みアドレスにしたがって、メモリ本体４の
指定されたアドレスに書き込まれる。
のデータは、タイミング調整のためレジスタ６に一旦格
納され、次にコントローラｌから与えられるライト信号
および省き込みアドレスにしたがって、メモリ本体４の
指定されたアドレスに書き込まれる。
アドレスマルチブレクｆ７は、コントローラ１から与え
られる読み出しアドレスおよび曹き込みアドレスを連続
的に選択して、メモリ本体４に印加する。
られる読み出しアドレスおよび曹き込みアドレスを連続
的に選択して、メモリ本体４に印加する。
第４図は、メモリ本体４の動作サイクルを示すグイミン
ク図である。１サイクルの前半が読み出し期間、後半が
１き込み期間となっている。
ク図である。１サイクルの前半が読み出し期間、後半が
１き込み期間となっている。
読み出し期間には、アドレスマルチプレクｆ７が読み出
しアドレスを選択し、メモリ本体４へ印加する。このと
き、ライト信号はＯＦＦとなシメモリ本体４は読み出し
動作を行なう。メモリ本体の指定されたアドレスから読
み出されたデータは、宛先のメモリ要素のレジスタ６あ
るいはアレイプロセッサ中の処理要素へ転送され、格納
される。
しアドレスを選択し、メモリ本体４へ印加する。このと
き、ライト信号はＯＦＦとなシメモリ本体４は読み出し
動作を行なう。メモリ本体の指定されたアドレスから読
み出されたデータは、宛先のメモリ要素のレジスタ６あ
るいはアレイプロセッサ中の処理要素へ転送され、格納
される。
次の書き込み期間には、アドレスマルテブレクｆ７は書
き込みアドレスを選択し、メモリ本体４へ印加する。こ
のとき、ライト信号はＯＮとなっておシ、先の読み出し
期間にレジスタ６に格納されていたデータが、メモ９本
体４の指定されたアドレスに書き込まれる。
き込みアドレスを選択し、メモリ本体４へ印加する。こ
のとき、ライト信号はＯＮとなっておシ、先の読み出し
期間にレジスタ６に格納されていたデータが、メモ９本
体４の指定されたアドレスに書き込まれる。
メモリ本体４から読み出されたデータは、データマルチ
プレクサ５への１０個の入力源と同じメモリ要素および
プロセッサに同時に供給されるが、選択された１つの宛
先においてのみ格納されることができる。
プレクサ５への１０個の入力源と同じメモリ要素および
プロセッサに同時に供給されるが、選択された１つの宛
先においてのみ格納されることができる。
アレイキャッシュメモリ３の各メモリ要素について箋そ
のデータマルチプレクサ５を統合的に制御することＫよ
シ、アレイキャッシュメモリ３０２次元平面上のデータ
を、ある一定の方向に一斉にシフト転送させることがで
きる。また同様に、アレイプロセッサ２との間で並行的
にデータのや）とりを行なうことができる。
のデータマルチプレクサ５を統合的に制御することＫよ
シ、アレイキャッシュメモリ３０２次元平面上のデータ
を、ある一定の方向に一斉にシフト転送させることがで
きる。また同様に、アレイプロセッサ２との間で並行的
にデータのや）とりを行なうことができる。
第５図（α）乃至（りはアレイキャッシュメモリのシフ
ト動作の態様を表わしたものである。この場合、読み串
しアドレスと書き込みアドレス又は全てのメモリ要′素
に同じものを共通′に与えるものとする。
ト動作の態様を表わしたものである。この場合、読み串
しアドレスと書き込みアドレス又は全てのメモリ要′素
に同じものを共通′に与えるものとする。
第５図において、
（α）は平曲下シフト、（ｂ）は平部上シフト、（Ｃ）
は平面左シフ）、’（ｄ）は平面右シフト、（＝）は平
面右上シ、フト、 σ）は平面左下シフト、ω）は平面
左上シフ）１．（Ａ３は平面右下シフト、（りは深さ方
向のシフトを表わしている。
は平面左シフ）、’（ｄ）は平面右シフト、（＝）は平
面右上シ、フト、 σ）は平面左下シフト、ω）は平面
左上シフ）１．（Ａ３は平面右下シフト、（りは深さ方
向のシフトを表わしている。
このようにして、従来のアレイプロセッサでは難しかっ
た各処理要素間でのデータ転送を、１サイクルで容易に
行なえるようになる。これによｐ１アレイプロセッサを
用いて、画像処理における近傍演算等の場合、各処理要
素間でデータ転送をしなくとも、アレイキャッシュメモ
リ内でデータを高速に転送することができ、更に、アレ
イキャッシュメモリでデータ転送を行うとげ時に処理要
素内での演算も可能と−なシ、アレイプロセッサにおけ
る処理も汎用性が増し、高速にすることができる。
た各処理要素間でのデータ転送を、１サイクルで容易に
行なえるようになる。これによｐ１アレイプロセッサを
用いて、画像処理における近傍演算等の場合、各処理要
素間でデータ転送をしなくとも、アレイキャッシュメモ
リ内でデータを高速に転送することができ、更に、アレ
イキャッシュメモリでデータ転送を行うとげ時に処理要
素内での演算も可能と−なシ、アレイプロセッサにおけ
る処理も汎用性が増し、高速にすることができる。
第１図は本発明の１実施例の全体構成図、第２図はアレ
イキャッシュメモリのメモリ要素団結゛合を示す詳細図
、第３図はメモリ要素の構成図、第４図はメモリ本体の
タイミング図、第５図（ａ）乃至（りはそれぞれシフト
動作の異なる態様を示す図である。 図中、１はコントローラ、２はアレイプロセッサ、３は
アレイキャッシュメモリ、４はメモリ本体、５はデータ
マルチプレクサ、６はレジスタ、７はアドレスマルチプ
レクサを示す。 特許出願人 富士通株式会社 代理人 弁理士 長谷用 文 廣 （外１名） オ ４−＠ 読出し其Ｈ肉 Ｊサイア１ン オＳ図 （久）（ｂ） ＜ｅ＞ （ｆ＞ ＜Ｌ） （ｅ） Ｃｄ） （１１ン （ＰＬ）
イキャッシュメモリのメモリ要素団結゛合を示す詳細図
、第３図はメモリ要素の構成図、第４図はメモリ本体の
タイミング図、第５図（ａ）乃至（りはそれぞれシフト
動作の異なる態様を示す図である。 図中、１はコントローラ、２はアレイプロセッサ、３は
アレイキャッシュメモリ、４はメモリ本体、５はデータ
マルチプレクサ、６はレジスタ、７はアドレスマルチプ
レクサを示す。 特許出願人 富士通株式会社 代理人 弁理士 長谷用 文 廣 （外１名） オ ４−＠ 読出し其Ｈ肉 Ｊサイア１ン オＳ図 （久）（ｂ） ＜ｅ＞ （ｆ＞ ＜Ｌ） （ｅ） Ｃｄ） （１１ン （ＰＬ）
Claims (1)
- 読み出しアドレスと書き込みアドレスとを選択するアド
レスマルチプレクチと、ル方向からのデータを選択する
データマルチプレクサと、一時的にデータを格納するレ
ジスタと、メモリとから構成されるメモリ要素を複数個
アレイ状に配置し、かつそれぞれのメモリ要素と他のル
方向のメモリ要素との間をデータ線で結合し、アレイ内
の選択された任意の方向へのデータ転送を実行すること
を特徴とするアレイメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182224A JPS6074053A (ja) | 1983-09-30 | 1983-09-30 | アレイメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182224A JPS6074053A (ja) | 1983-09-30 | 1983-09-30 | アレイメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6074053A true JPS6074053A (ja) | 1985-04-26 |
| JPH0236008B2 JPH0236008B2 (ja) | 1990-08-15 |
Family
ID=16114506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58182224A Granted JPS6074053A (ja) | 1983-09-30 | 1983-09-30 | アレイメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074053A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02232765A (ja) * | 1989-03-07 | 1990-09-14 | Agency Of Ind Science & Technol | 集積回路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50119541A (ja) * | 1974-03-04 | 1975-09-19 |
-
1983
- 1983-09-30 JP JP58182224A patent/JPS6074053A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50119541A (ja) * | 1974-03-04 | 1975-09-19 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02232765A (ja) * | 1989-03-07 | 1990-09-14 | Agency Of Ind Science & Technol | 集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0236008B2 (ja) | 1990-08-15 |
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