JPH0236008B2 - - Google Patents
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- Publication number
- JPH0236008B2 JPH0236008B2 JP58182224A JP18222483A JPH0236008B2 JP H0236008 B2 JPH0236008 B2 JP H0236008B2 JP 58182224 A JP58182224 A JP 58182224A JP 18222483 A JP18222483 A JP 18222483A JP H0236008 B2 JPH0236008 B2 JP H0236008B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- array
- address
- multiplexer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Image Processing (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、アレイプロセツサを組み合わせて使
用されるアレイメモリに係り、特に画像処理など
の２次元平面処理において、各隣接した処理要素
メモリ間での高速データ交換を可能にするアレイ
キヤツシユメモリの構成方式に関する。
用されるアレイメモリに係り、特に画像処理など
の２次元平面処理において、各隣接した処理要素
メモリ間での高速データ交換を可能にするアレイ
キヤツシユメモリの構成方式に関する。
画像処理やベクトル演算等の処理では、大量の
データについての２次元平面処理が頻繁に繰り返
し行なわれる。そのため、汎用計算機を利用する
よりも、アレイプロセツサを利用する方が効率、
速度の点から有利である。
データについての２次元平面処理が頻繁に繰り返
し行なわれる。そのため、汎用計算機を利用する
よりも、アレイプロセツサを利用する方が効率、
速度の点から有利である。
しかし、アレイプロセツサを用いて各種２次元
平面演算を行なう場合、従来のシステムでは、各
処理要素間のデータ交換を常に処理要素を介して
行なうようになつているため、データ転送ネツク
となりやすい欠点がある。
平面演算を行なう場合、従来のシステムでは、各
処理要素間のデータ交換を常に処理要素を介して
行なうようになつているため、データ転送ネツク
となりやすい欠点がある。
本発明の目的は、完全な処理機能を有する処理
装置を要素として複数台２次元平面状に配置した
アレイプロセツサにおいて、隣接処理装置要素間
でのデータ交換を高速にかつ効率的に実行させる
ことにあり、そのため隣接メモリセル間での選択
的なデータ転送が可能なアレイキヤツシユメモリ
を提供するものである。
装置を要素として複数台２次元平面状に配置した
アレイプロセツサにおいて、隣接処理装置要素間
でのデータ交換を高速にかつ効率的に実行させる
ことにあり、そのため隣接メモリセル間での選択
的なデータ転送が可能なアレイキヤツシユメモリ
を提供するものである。
〔発明の構成〕
本発明によれば、アレイプロセツサ中の処理装
置要素の台数よりも多い複数のメモリ要素を２次
元配列したアレイキヤツシユメモリが設けられ
る。したがつてアレイプロセツサは、アレイキヤ
ツシユメモリの一部分と結合する。アレイキヤツ
シユメモリの各メモリ要素は、隣接メモリ要素と
結合され、アレイプロセツサの処理装置要素を介
さずにメモリ要素同士での直接的なデータ転送を
可能とする。その結果、アレイプロセツサの各処
理装置要素は、アレイキヤツシユメモリ中の任意
のデータをアクセスすることが可能にされる。
置要素の台数よりも多い複数のメモリ要素を２次
元配列したアレイキヤツシユメモリが設けられ
る。したがつてアレイプロセツサは、アレイキヤ
ツシユメモリの一部分と結合する。アレイキヤツ
シユメモリの各メモリ要素は、隣接メモリ要素と
結合され、アレイプロセツサの処理装置要素を介
さずにメモリ要素同士での直接的なデータ転送を
可能とする。その結果、アレイプロセツサの各処
理装置要素は、アレイキヤツシユメモリ中の任意
のデータをアクセスすることが可能にされる。
本発明の構成は、読み出しアドレスと書き込み
アドレスとを選択するアドレスマルチプレクサ
と、ｍ、ｎをそれぞれ整数としてｍ＋ｎ方向から
のデータを選択するデータマルチプレクサと、該
データマルチプレクサの出力データを一時的に格
納するレジスタと、該レジスタの出力データを書
き込みデータとするとともに読み出しデータをｍ
＋ｎ方向に送出するメモリとから構成されるメモ
リ要素を複数個アレイ状に配置し、かつそれぞれ
のメモリ要素と他のｎ方向のメモリ要素との間
を、アレイ内の端部に位置するメモリ要素に関し
てはラツプアラウンド結合の形態で結合されるよ
うに、データ線で結合し、かつｍ方向の内の１つ
は自メモリの出力データを自メモリの入力データ
とするためのものであり、ｍ方向の内の他の１つ
はプロセツサに対するものであるように構成し、
アレイ内の選択された任意の方向へのデータ転送
を実行することを特徴としている。
アドレスとを選択するアドレスマルチプレクサ
と、ｍ、ｎをそれぞれ整数としてｍ＋ｎ方向から
のデータを選択するデータマルチプレクサと、該
データマルチプレクサの出力データを一時的に格
納するレジスタと、該レジスタの出力データを書
き込みデータとするとともに読み出しデータをｍ
＋ｎ方向に送出するメモリとから構成されるメモ
リ要素を複数個アレイ状に配置し、かつそれぞれ
のメモリ要素と他のｎ方向のメモリ要素との間
を、アレイ内の端部に位置するメモリ要素に関し
てはラツプアラウンド結合の形態で結合されるよ
うに、データ線で結合し、かつｍ方向の内の１つ
は自メモリの出力データを自メモリの入力データ
とするためのものであり、ｍ方向の内の他の１つ
はプロセツサに対するものであるように構成し、
アレイ内の選択された任意の方向へのデータ転送
を実行することを特徴としている。
以下に、本発明に詳細を実施例にしたがつて詳
述する。
述する。
第１図は、本発明によるアレイキヤツシユメモ
リを装備したアレイプロセツサの実施例構成図で
ある。図中、１は全体を制御するコントローラ、
２は２次元平面処理を行なうアレイプロセツサ、
３はアレイキヤツシユメモリである。
リを装備したアレイプロセツサの実施例構成図で
ある。図中、１は全体を制御するコントローラ、
２は２次元平面処理を行なうアレイプロセツサ、
３はアレイキヤツシユメモリである。
コントローラ１は、アレイプロセツサ２および
アレイキヤツシユメモリ３の動作を統合的に制御
する。
アレイキヤツシユメモリ３の動作を統合的に制御
する。
アレイプロセツサ２は、Ｍ、Ｎを任意の整数と
して、処理装置（以後処理要素という）をＭ×Ｎ
の２次元平面に配列したものである。
して、処理装置（以後処理要素という）をＭ×Ｎ
の２次元平面に配列したものである。
アレイキヤツシユメモリ３は、Ｐ、ＱをＰ＞
Ｍ、Ｑ＞Ｎなる整数として、メモリをＰ×Ｑの２
次元平面に配列したものである。配列内の任意の
メモリ（以後、メモリ要素という）をmeij（ｉ＝
１、２、…、Ｐ、ｊ＝１、２、…、Ｑ）で表わ
す。各メモリ要素meijはまた深さ方向にｋ個の
アドレスをもつことができる。
Ｍ、Ｑ＞Ｎなる整数として、メモリをＰ×Ｑの２
次元平面に配列したものである。配列内の任意の
メモリ（以後、メモリ要素という）をmeij（ｉ＝
１、２、…、Ｐ、ｊ＝１、２、…、Ｑ）で表わ
す。各メモリ要素meijはまた深さ方向にｋ個の
アドレスをもつことができる。
アレイプロセツサ２は、アレイキヤツシユメモ
リ３のＰ×Q2次元平面中のＭ×Ｎの領域と連結
している。通常は中央部のＭ×Ｎ領域が使用され
る。
リ３のＰ×Q2次元平面中のＭ×Ｎの領域と連結
している。通常は中央部のＭ×Ｎ領域が使用され
る。
説明を簡単にするために、アレイプロセツサ２
は４×４個の処理要素からなり、アレイキヤツシ
ユメモリ３は８×８個のメモリ要素からなるもの
とする。
は４×４個の処理要素からなり、アレイキヤツシ
ユメモリ３は８×８個のメモリ要素からなるもの
とする。
また、アレイプロセツサ２は、隣接処理要素間
同士の接続を全くもたず、各処理要素は、真下の
アレイキヤツシユメモリ３の１要素のみに結合し
ているものとする。これは、高速でデータ転送の
自由度の大きいアレイキヤツシユメモリ３と接続
しているために、各処理要素間での接続は不用に
なるからである。
同士の接続を全くもたず、各処理要素は、真下の
アレイキヤツシユメモリ３の１要素のみに結合し
ているものとする。これは、高速でデータ転送の
自由度の大きいアレイキヤツシユメモリ３と接続
しているために、各処理要素間での接続は不用に
なるからである。
第２図は、第１図の８×８のアレイキヤツシユ
メモリ３における各メモリ要素meij間の結合を
示す実施例構成図である。
メモリ３における各メモリ要素meij間の結合を
示す実施例構成図である。
各メモリ要素meijは、上下、左右、斜め４方
向の隣接メモリ要素と自分自身とに結合される。
すなわち、ｉ＝１、２、……、８、ｊ＝１、２、
……８として、meijは、mei-1,j-1、mei-1,j、
mei-1,j+1、mei,j-1、mei,j、mei,j+1、mei+1,j-1、
mei+1,j、mei+1,j+1の９個のメモリ要素に結合され
る。なお、周辺部のメモリ要素は、循環する対向
辺のメモリ要素に結合されるものとする。
向の隣接メモリ要素と自分自身とに結合される。
すなわち、ｉ＝１、２、……、８、ｊ＝１、２、
……８として、meijは、mei-1,j-1、mei-1,j、
mei-1,j+1、mei,j-1、mei,j、mei,j+1、mei+1,j-1、
mei+1,j、mei+1,j+1の９個のメモリ要素に結合され
る。なお、周辺部のメモリ要素は、循環する対向
辺のメモリ要素に結合されるものとする。
第３図は、アレイキヤツシユメモリ３を構成す
る各メモリ要素meijの構成図である。図中、４
がメモリ本体、５がデータマルチプレクサ、６は
レジスタ、７はアドレスマルチプレクサを示す。
る各メモリ要素meijの構成図である。図中、４
がメモリ本体、５がデータマルチプレクサ、６は
レジスタ、７はアドレスマルチプレクサを示す。
データマルチプレクサ５は、コントローラ１
（第１図）からのセレクト信号にしたがつて入力
データ源を選択する。入力データ源となるもの
は、第２図に示す隣接メモリ要素および自分自身
とアレイプロセツサ２中の連結されている１つの
処理要素の10個であり、これらの中から１つだけ
選択される。
（第１図）からのセレクト信号にしたがつて入力
データ源を選択する。入力データ源となるもの
は、第２図に示す隣接メモリ要素および自分自身
とアレイプロセツサ２中の連結されている１つの
処理要素の10個であり、これらの中から１つだけ
選択される。
データマルチプレクサ５により選択されたデー
タ源からのデータは、タイミング調整のためレジ
スタ６に一旦格納され、次にコントローラ１から
与えられるライト信号および書き込みアドレスに
したがつて、メモリ本体４の指定されたアドレス
に書き込まれる。
タ源からのデータは、タイミング調整のためレジ
スタ６に一旦格納され、次にコントローラ１から
与えられるライト信号および書き込みアドレスに
したがつて、メモリ本体４の指定されたアドレス
に書き込まれる。
アドレスマルチプレクサ７は、コントローラ１
から与えられる読み出しアドレスおよび書き込み
アドレスを連続的に選択して、メモリ本体４に印
加する。
から与えられる読み出しアドレスおよび書き込み
アドレスを連続的に選択して、メモリ本体４に印
加する。
第４図は、メモリ本体４の動作サイクルを示す
タイミング図である。１サイクルの前半が読み出
し期間、後半が書き込み期間となつている。
タイミング図である。１サイクルの前半が読み出
し期間、後半が書き込み期間となつている。
読み出し期間には、アドレスマルチプレクサ７
が読み出しアドレスを選択し、メモリ本体４へ印
加する。このとき、ライト複数はOFFとなりメ
モリ本体４は読み出し動作を行なう。メモリ本体
の指定されたアドレスから読み出されたデータ
は、宛先のメモリ要素のレジスタ６あるいはアレ
イプロセツサ中の処理要素へ転送され、格納され
る。
が読み出しアドレスを選択し、メモリ本体４へ印
加する。このとき、ライト複数はOFFとなりメ
モリ本体４は読み出し動作を行なう。メモリ本体
の指定されたアドレスから読み出されたデータ
は、宛先のメモリ要素のレジスタ６あるいはアレ
イプロセツサ中の処理要素へ転送され、格納され
る。
次の書き込み期間には、アドレスマルチプレク
サ７は書き込みアドレスを選択し、メモリ本体４
へ印加する。このとき、ライト信号はONとなつ
ており、先の読み出し期間にレジスタ６に格納さ
れていたデータが、メモリ本体４の指定されたア
ドレスに書き込まれる。
サ７は書き込みアドレスを選択し、メモリ本体４
へ印加する。このとき、ライト信号はONとなつ
ており、先の読み出し期間にレジスタ６に格納さ
れていたデータが、メモリ本体４の指定されたア
ドレスに書き込まれる。
メモリ本体４から読み出されたデータは、デー
タマルチプレクサ５への10個の入力源と同じメモ
リ要素およびプロセツサに同時に供給されるが、
選択された１つの宛先においてのみ格納されるこ
とができる。
タマルチプレクサ５への10個の入力源と同じメモ
リ要素およびプロセツサに同時に供給されるが、
選択された１つの宛先においてのみ格納されるこ
とができる。
アレイキヤツシユメモリ３の各メモリ要素につ
いて、そのデータマルチプレクサ５を統合的に制
御することにより、アレイキヤツシユメモリ３の
２次元平面上のデータを、ある一定の方向に一斉
にシフト転送させることができる。また同様に、
アレイプロセツサ２との間で並行的にデータのや
りとりを行なうことができる。
いて、そのデータマルチプレクサ５を統合的に制
御することにより、アレイキヤツシユメモリ３の
２次元平面上のデータを、ある一定の方向に一斉
にシフト転送させることができる。また同様に、
アレイプロセツサ２との間で並行的にデータのや
りとりを行なうことができる。
第５図ａ乃至ｉはアレイキヤツシユメモリのシ
フト動作の態様を表わしたものである。この場
合、読み出しアドレスと書き込みアドレス又は全
てのメモリ要素に同じものを共通に与えるものと
する。第５図において、 ａは平面下シフト、ｂは平面上シフト、ｃは平
面左シフト、ｄは平面右シフト、ｅは平面右上シ
フト、ｆは平面左下シフト、ｇは平面左上シフ
ト、ｈは平面右下シフト、ｉは深さ方向のシフト
を表わしている。
フト動作の態様を表わしたものである。この場
合、読み出しアドレスと書き込みアドレス又は全
てのメモリ要素に同じものを共通に与えるものと
する。第５図において、 ａは平面下シフト、ｂは平面上シフト、ｃは平
面左シフト、ｄは平面右シフト、ｅは平面右上シ
フト、ｆは平面左下シフト、ｇは平面左上シフ
ト、ｈは平面右下シフト、ｉは深さ方向のシフト
を表わしている。
このようにして、従来のアレイプロセツサでは
難しかつた改処理要素間でのデータ転送を、１サ
イクルで容易に行なえるようになる。これによ
り、アレイプロセツサを用いて、画像処理におけ
る近傍演算等の場合、各処理要素間でデータ転送
をしなくとも、アレイキヤツシユメモリ内でデー
タを高速に転送することができ、更に、アレイキ
ヤツシユメモリでデータ転送を行うと同時に処理
要素内での演算も可能となり、アレイプロセツサ
における処理も汎用性が増し、高速にすることが
できる。
難しかつた改処理要素間でのデータ転送を、１サ
イクルで容易に行なえるようになる。これによ
り、アレイプロセツサを用いて、画像処理におけ
る近傍演算等の場合、各処理要素間でデータ転送
をしなくとも、アレイキヤツシユメモリ内でデー
タを高速に転送することができ、更に、アレイキ
ヤツシユメモリでデータ転送を行うと同時に処理
要素内での演算も可能となり、アレイプロセツサ
における処理も汎用性が増し、高速にすることが
できる。
第１図は本発明の１実施例の全体構成図、第２
図はアレイキヤツシユメモリのメモリ要素間結合
を示す詳細図、第３図はメモリ要素の構成図、第
４図はメモリ本体のタイミング図、第５図ａ乃至
ｉはそれぞれシフト動作の異なる態様を示す図で
ある。 図中、１はコントローラ、２はアレイプロセツ
サ、３はアレイキヤツシユメモリ、４はメモリ本
体、５はデータマルチプレクサ、６はレジスタ、
７はアドレスマルチプレクサを示す。
図はアレイキヤツシユメモリのメモリ要素間結合
を示す詳細図、第３図はメモリ要素の構成図、第
４図はメモリ本体のタイミング図、第５図ａ乃至
ｉはそれぞれシフト動作の異なる態様を示す図で
ある。 図中、１はコントローラ、２はアレイプロセツ
サ、３はアレイキヤツシユメモリ、４はメモリ本
体、５はデータマルチプレクサ、６はレジスタ、
７はアドレスマルチプレクサを示す。
Claims (1)
- 【特許請求の範囲】 １ 読み出しアドレスと書き込みアドレスとを選
択するアドレスマルチプレクサと、 ｍ、ｎをそれぞれ整数として、ｍ＋ｎ方向から
のデータを選択するデータマルチプレクサと、 該データマルチプレクサの出力データを一時的
に格納するレジスタと、 該レジスタの出力データを書き込みデータとす
るとともに読み出しデータをｍ＋ｎ方向に送出す
るメモリとから構成されるメモリ要素を複数個ア
レイ状に配置し、 かつそれぞれのメモリ要素と他のｎ方向のメモ
リ要素との間を、アレイ内の端部に位置するメモ
リ要素に関してはラツプアラウンド結合の形態で
結合されるように、データ線で結合し、 かつｍ方向の内の１つは自メモリの出力データ
を自メモリの入力データとするためのものであ
り、ｍ方向の内の他の１つはプロセツサに対する
ものであるように構成し、 アレイ内の選択された任意の方向へのデータ転
送を実行することを特徴とするアレイメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182224A JPS6074053A (ja) | 1983-09-30 | 1983-09-30 | アレイメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182224A JPS6074053A (ja) | 1983-09-30 | 1983-09-30 | アレイメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6074053A JPS6074053A (ja) | 1985-04-26 |
| JPH0236008B2 true JPH0236008B2 (ja) | 1990-08-15 |
Family
ID=16114506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58182224A Granted JPS6074053A (ja) | 1983-09-30 | 1983-09-30 | アレイメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074053A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0748206B2 (ja) * | 1989-03-07 | 1995-05-24 | 工業技術院長 | 集積回路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50119541A (ja) * | 1974-03-04 | 1975-09-19 |
-
1983
- 1983-09-30 JP JP58182224A patent/JPS6074053A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50119541A (ja) * | 1974-03-04 | 1975-09-19 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6074053A (ja) | 1985-04-26 |
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