JPH03211689A - プロセッサ配列システム - Google Patents
プロセッサ配列システムInfo
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- JPH03211689A JPH03211689A JP30843790A JP30843790A JPH03211689A JP H03211689 A JPH03211689 A JP H03211689A JP 30843790 A JP30843790 A JP 30843790A JP 30843790 A JP30843790 A JP 30843790A JP H03211689 A JPH03211689 A JP H03211689A
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- JP
- Japan
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- processor
- array
- chip
- address
- bit
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- Pending
Links
- 238000003491 array Methods 0.000 claims abstract description 5
- 239000011159 matrix material Substances 0.000 abstract 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
- G06F15/8023—Two dimensional arrays, e.g. mesh, torus
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は並列処理コンピュータシステムに関するもので
あり、特にＳＩ？ＩＤアーキテクチャを使用したプロセ
ッサ素子配列を含むシステムに関するものである。この
ようなシステムの１例は本出願人に譲渡されたＧＢ−Ａ
−１４４５７１４に記載請求されている。
あり、特にＳＩ？ＩＤアーキテクチャを使用したプロセ
ッサ素子配列を含むシステムに関するものである。この
ようなシステムの１例は本出願人に譲渡されたＧＢ−Ａ
−１４４５７１４に記載請求されている。
［従来技術と問題点］
個別のチップ上に形成された複数のサブ配列またはモジ
ュールからプロセッサ素子配列を構築する事は公知であ
る。各サブ配列は複数のプロセッサ素子を含み、サブ配
列内部においてまた隣接サブ配列間においてデータを通
信するためのデータ経路が配備される。各プロセッサ素
子はその対応の局所記憶場所を有する。この局所記憶場
所の一部が、サブ配列上のプロセッサ素子に統合された
オンチップメモリとして配備される。さらにチップ中に
おいて可能な統合レベルを低下させる事なくプロセッサ
素子のメモリを増大するため、オフチップメモリが使用
される。オフチップメモリはそれぞれのサブ配列を担持
するチップから物理的に離間しているが、サブ配列上の
すべてのプロセッサ素子に対する接続を備え、各プロセ
ッサ素子はオフチップメモリの１つの区域をその局所記
憶場所の拡張とみなす事ができる。
ュールからプロセッサ素子配列を構築する事は公知であ
る。各サブ配列は複数のプロセッサ素子を含み、サブ配
列内部においてまた隣接サブ配列間においてデータを通
信するためのデータ経路が配備される。各プロセッサ素
子はその対応の局所記憶場所を有する。この局所記憶場
所の一部が、サブ配列上のプロセッサ素子に統合された
オンチップメモリとして配備される。さらにチップ中に
おいて可能な統合レベルを低下させる事なくプロセッサ
素子のメモリを増大するため、オフチップメモリが使用
される。オフチップメモリはそれぞれのサブ配列を担持
するチップから物理的に離間しているが、サブ配列上の
すべてのプロセッサ素子に対する接続を備え、各プロセ
ッサ素子はオフチップメモリの１つの区域をその局所記
憶場所の拡張とみなす事ができる。
本発明によれば、複数のサブ配列を含み、各サブ配列が
ｎ個のプロセッサ素子を含み、各プロセッサ素子がオン
チップメモリを含む局所記憶装置に接続されるように成
されたＳＩＭＤアーキテクチャを使用するプロセッサ配
列において、各チップがオフチップメモリ区域に対して
、ｍビット幅経路によって接続され、ここにｍは１より
大きい整数とし、この経路は、それぞれのｍプロセッサ
素子と接続する１ビット経路として、または前記オフチ
ップメモリ区域とそれぞれのプロセッサ素子との開にお
いてメモリデータの完全ｍビットワードを通信するよう
に成されたｍビット幅経路として選択的に構成可能であ
る。
ｎ個のプロセッサ素子を含み、各プロセッサ素子がオン
チップメモリを含む局所記憶装置に接続されるように成
されたＳＩＭＤアーキテクチャを使用するプロセッサ配
列において、各チップがオフチップメモリ区域に対して
、ｍビット幅経路によって接続され、ここにｍは１より
大きい整数とし、この経路は、それぞれのｍプロセッサ
素子と接続する１ビット経路として、または前記オフチ
ップメモリ区域とそれぞれのプロセッサ素子との開にお
いてメモリデータの完全ｍビットワードを通信するよう
に成されたｍビット幅経路として選択的に構成可能であ
る。
好ましくは、ｍがｎに等しく、各サブ配列が個別のチッ
プ上に形成される。
プ上に形成される。
単一ビットプロセッサから成る通常のプロセッサ配列に
おいては、各個のプロセッサに対応するメモリ区域も１
ビット幅であるから、与えられたデータワードまたは数
の順次ビットがそのメモリ区域中の相異なる場所に保持
される。これは「垂直」記憶モードとして公知である。
おいては、各個のプロセッサに対応するメモリ区域も１
ビット幅であるから、与えられたデータワードまたは数
の順次ビットがそのメモリ区域中の相異なる場所に保持
される。これは「垂直」記憶モードとして公知である。
与えられた時点に、各プロセッサがそれ自体のメモリの
中に保持されたデータの同一ビットをアクセスし、この
ビットセットがメモリプレーンと呼ばれる９例えば特定
の命令に対して、各プロセッサが１つの数の符号ビット
をアクセスする。しかしこのようなプロセッサ配列のメ
モリがＭＣＵによってアクセスされる時、これはｙＫ［
！Ｉとして特定メモリプレーンの特定行を含むメモリビ
ットにアクセスする。
中に保持されたデータの同一ビットをアクセスし、この
ビットセットがメモリプレーンと呼ばれる９例えば特定
の命令に対して、各プロセッサが１つの数の符号ビット
をアクセスする。しかしこのようなプロセッサ配列のメ
モリがＭＣＵによってアクセスされる時、これはｙＫ［
！Ｉとして特定メモリプレーンの特定行を含むメモリビ
ットにアクセスする。
従ってＭＣＵによって書き込まれるデータワードは「水
平Ｊ記憶モードと言われる。このようなデータがプロセ
ッサ配列によって処理される場合、通常はデータを前記
の「垂直」記憶モードに再編成する必要があり、このよ
うな２記憶モ一ド間のデータ変換は「コーナターニング
」と呼ばれる。
平Ｊ記憶モードと言われる。このようなデータがプロセ
ッサ配列によって処理される場合、通常はデータを前記
の「垂直」記憶モードに再編成する必要があり、このよ
うな２記憶モ一ド間のデータ変換は「コーナターニング
」と呼ばれる。
このようなコーナターニゲはデータの送りと併合とを含
む命令順序によって実施されるが、これは明らかに、プ
ロセッサ配列に対するデータ入力またはその結果の戻し
に対応するパフォーマンス・オーバヘッドを生じる。
む命令順序によって実施されるが、これは明らかに、プ
ロセッサ配列に対するデータ入力またはその結果の戻し
に対応するパフォーマンス・オーバヘッドを生じる。
Claims (1)
- 【特許請求の範囲】 １、複数のサブ配列（Ｓ１．．．Ｓ４）を含み、各サブ
配列（Ｓ１．．．Ｓ４）がｎ個のプロセッサ素子（ＰＥ
）を含み、各プロセッサ素子がオンチップメモリを含む
局所記憶装置に接続されるように成されたＳＩＭＤアー
キテクチャを使用するプロセッサ配列において、各チッ
プがオフチップメモリ区域に対して、ｍビット幅経路に
よって接続され、ここにｍは１より大きい整数とし、こ
の経路は、それぞれのｍプロセッサ素子と接続する１ビ
ット経路として、または前記オフチップメモリ区域とそ
れぞれのプロセッサ素子（ＰＥ）との間においてメモリ
データの完全ｍビットワードを通信するように成された
ｍビット幅経路として選択的に構成可能である事を特徴
とするプロセッサ配列システム。 ２、ｍがｎに等しく、各サブ配列が個別のチップ上に形
成される事を特徴とする請求項１に記載のプロセッサ配
列。 ３、ｍビット幅経路が前記オフチップメモリ区域とそれ
ぞれのプロセッサ素子（ＰＥ）との間においてｍ／２ま
たはｍ／４長のワードを通信するように構成可能である
事を特徴とする請求項１または２のいずれかに記載のプ
ロセッサ配列。 ４、各サブ配列は、オフチップメモリの中においてアク
セスされた各ワードのアドレスを局所的に発生する局所
アドレス発生手段を含む事を特徴とする請求項１、２ま
たは３のいずれかに記載のプロセッサ配列。 ５、局所アドレス発生手段は、各プロセッサ素子（ＰＥ
）について１つのアドレスを記憶するように成されたオ
ンチップアドレスバッファを含む事を特徴とする請求項
４に記載のプロセッサ配列。 ６、各プロセッサ素子は、対応のレジスタの中に局所指
標アドレスを構築し、前記アドレスを対応のレジスタか
ら前記オンチップバッファに転送して、データをオフチ
ップメモリ中の局所指標付けされた位置に書き込む事を
特徴とする請求項５に記載のプロセッサ配列。 ７、対応のレジスタはそれぞれプロセッサ素子（ＰＥ）
の演算ユニット（ＡＬＵ）に接続されたオペランドレジ
スタ（Ｑ）である事を特徴とする請求項６に記載のプロ
セッサ配列。 ８、各サブ配列（Ｓ１．．．Ｓ４）がそれぞれのプロセ
ッサ素子（ＰＥ）に対応するメモリデータワードを保持
するように成されたオンチップバッファ（Ｍ）を含み、
各プロセッサ素子のオペランドレジスタ（Ｑ）が対応の
局所メモリアドレスを保持する事を特徴とする請求項５
に記載のプロセッサ配列。 ９、前記演算ユニットがバイト幅プロセッサであり、オ
ペランドレジスタ（Ｑ）が各バイト位置に対して１つの
データ出力を有するマルチバイトシフト回路網の一部を
成す事を特徴とする請求項１乃至８のいずれかに記載の
プロセッサ配列。 １０、前記のいずれかに記載のプロセッサ配列と、前記
プロセッサ配列に接続されてプロセッサ配列をそれ自体
のメモリの拡張としてアドレス指定するように成された
ホストプロセッサとを含むコンピュータシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB898925721A GB8925721D0 (en) | 1989-11-14 | 1989-11-14 | Processor array system |
| GB8925721.6 | 1989-11-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03211689A true JPH03211689A (ja) | 1991-09-17 |
Family
ID=10666283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30843790A Pending JPH03211689A (ja) | 1989-11-14 | 1990-11-14 | プロセッサ配列システム |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0428327A1 (ja) |
| JP (1) | JPH03211689A (ja) |
| GB (1) | GB8925721D0 (ja) |
Families Citing this family (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5943242A (en) | 1995-11-17 | 1999-08-24 | Pact Gmbh | Dynamically reconfigurable data processing system |
| US7266725B2 (en) | 2001-09-03 | 2007-09-04 | Pact Xpp Technologies Ag | Method for debugging reconfigurable architectures |
| DE19651075A1 (de) | 1996-12-09 | 1998-06-10 | Pact Inf Tech Gmbh | Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen |
| US6338106B1 (en) | 1996-12-20 | 2002-01-08 | Pact Gmbh | I/O and memory bus system for DFPS and units with two or multi-dimensional programmable cell architectures |
| DE19654595A1 (de) | 1996-12-20 | 1998-07-02 | Pact Inf Tech Gmbh | I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen |
| DE19654593A1 (de) * | 1996-12-20 | 1998-07-02 | Pact Inf Tech Gmbh | Umkonfigurierungs-Verfahren für programmierbare Bausteine zur Laufzeit |
| EP1329816B1 (de) | 1996-12-27 | 2011-06-22 | Richter, Thomas | Verfahren zum selbständigen dynamischen Umladen von Datenflussprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o.dgl.) |
| DE19654846A1 (de) * | 1996-12-27 | 1998-07-09 | Pact Inf Tech Gmbh | Verfahren zum selbständigen dynamischen Umladen von Datenflußprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o. dgl.) |
| DE19704044A1 (de) * | 1997-02-04 | 1998-08-13 | Pact Inf Tech Gmbh | Verfahren zur automatischen Adressgenerierung von Bausteinen innerhalb Clustern aus einer Vielzahl dieser Bausteine |
| DE19704728A1 (de) * | 1997-02-08 | 1998-08-13 | Pact Inf Tech Gmbh | Verfahren zur Selbstsynchronisation von konfigurierbaren Elementen eines programmierbaren Bausteines |
| US6542998B1 (en) | 1997-02-08 | 2003-04-01 | Pact Gmbh | Method of self-synchronization of configurable elements of a programmable module |
| US8686549B2 (en) | 2001-09-03 | 2014-04-01 | Martin Vorbach | Reconfigurable elements |
| DE19861088A1 (de) | 1997-12-22 | 2000-02-10 | Pact Inf Tech Gmbh | Verfahren zur Reparatur von integrierten Schaltkreisen |
| DE19807872A1 (de) | 1998-02-25 | 1999-08-26 | Pact Inf Tech Gmbh | Verfahren zur Verwaltung von Konfigurationsdaten in Datenflußprozessoren sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstruktur (FPGAs, DPGAs, o. dgl. |
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| US8169440B2 (en) | 1999-04-09 | 2012-05-01 | Rambus Inc. | Parallel data processing apparatus |
| US8762691B2 (en) | 1999-04-09 | 2014-06-24 | Rambus Inc. | Memory access consolidation for SIMD processing elements using transaction identifiers |
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| US8174530B2 (en) | 1999-04-09 | 2012-05-08 | Rambus Inc. | Parallel date processing apparatus |
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| EP1181648A1 (en) | 1999-04-09 | 2002-02-27 | Clearspeed Technology Limited | Parallel data processing apparatus |
| US7966475B2 (en) | 1999-04-09 | 2011-06-21 | Rambus Inc. | Parallel data processing apparatus |
| US7802079B2 (en) | 1999-04-09 | 2010-09-21 | Clearspeed Technology Limited | Parallel data processing apparatus |
| AU5805300A (en) | 1999-06-10 | 2001-01-02 | Pact Informationstechnologie Gmbh | Sequence partitioning in cell structures |
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| US7444531B2 (en) | 2001-03-05 | 2008-10-28 | Pact Xpp Technologies Ag | Methods and devices for treating and processing data |
| HUP0102356A2 (hu) * | 2001-06-06 | 2003-02-28 | Afca-System Kft. | Eljárás és kapcsolási elrendezés előnyösen ciklikusan ismétlődő adatfeldolgozási feladatok párhuzamos üzemű végrehajtására, továbbá az eljárás végrehajtásához szükséges műveleti kódok előállítására és szimulálására szolgáló programrendszer |
| EP2224330B1 (de) | 2001-06-20 | 2012-05-09 | Krass, Maren | Verfahren und gerät zum partitionieren von grossen rechnerprogrammen |
| US7996827B2 (en) | 2001-08-16 | 2011-08-09 | Martin Vorbach | Method for the translation of programs for reconfigurable architectures |
| US7434191B2 (en) | 2001-09-03 | 2008-10-07 | Pact Xpp Technologies Ag | Router |
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| WO2003060747A2 (de) | 2002-01-19 | 2003-07-24 | Pact Xpp Technologies Ag | Reconfigurierbarer prozessor |
| US8127061B2 (en) | 2002-02-18 | 2012-02-28 | Martin Vorbach | Bus systems and reconfiguration methods |
| US8914590B2 (en) | 2002-08-07 | 2014-12-16 | Pact Xpp Technologies Ag | Data processing method and device |
| AU2003286131A1 (en) | 2002-08-07 | 2004-03-19 | Pact Xpp Technologies Ag | Method and device for processing data |
| US7657861B2 (en) | 2002-08-07 | 2010-02-02 | Pact Xpp Technologies Ag | Method and device for processing data |
| WO2004038599A1 (de) | 2002-09-06 | 2004-05-06 | Pact Xpp Technologies Ag | Rekonfigurierbare sequenzerstruktur |
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| EP1974265A1 (de) | 2006-01-18 | 2008-10-01 | PACT XPP Technologies AG | Hardwaredefinitionsverfahren |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2361718A1 (fr) * | 1976-08-11 | 1978-03-10 | Adersa | Processeur parallele associatif a hierarchie de memoire, notamment pour l'acquisition et le traitement rapides des signaux |
| US4740927A (en) * | 1985-02-13 | 1988-04-26 | International Business Machines Corporation | Bit addressable multidimensional array |
-
1989
- 1989-11-14 GB GB898925721A patent/GB8925721D0/en active Pending
-
1990
- 1990-11-08 EP EP90312204A patent/EP0428327A1/en not_active Withdrawn
- 1990-11-14 JP JP30843790A patent/JPH03211689A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0428327A1 (en) | 1991-05-22 |
| GB8925721D0 (en) | 1990-01-04 |
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