JPH02259867A - プロセッサアレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、並列処理コンピュータ　システムに使用され
るプロセッサ　アレイに関する。このようなアレイは、
例えば英国特許出願第ＧＢ−Ａ−１４４５７１４号に示
されている。

（従来技術） このようなプロセッサ　アレイは行及び列状に配置され
た一連の単一ビット処理要素から構成されるのか普通で
ある。各処理要素は、アレイのエッジ−トのものを除い
て北、南、東及び西方向のアレイ内のその四つの最隣接
要素に接続され、これらの要素の間のデータ転送を可能
にする。更に、各処理要素はその夫々の行及び列に関連
するデータ　ハスに接続される。各処理要素はローカル
　ストアを備え、かっこのローカル　ストアに接続され
たメモリ入力及びメモリ出力を有する。多くの用途にお
いて、各処理′＃素に対して使用可能なストアの量を増
加させることか望ましく、このため各処理要素はこの処
理要素のメモリ出力においてローカル　ストアと共通に
接続されると共に外部メモリに当該処理要素を結合させ
るように構成されたメそリ　ビンを備えている。

（発明の構成） 本発明によれば、一連の処理要素からなるプロセッサ　
アレイが提供される。各処理要素は最隣接入力と、その
処理要素から関連するストアにデータを送出するメモリ
出力と、その処理要素の少なくとも幾つかのメモリ出力
に接続されたメモリ　ビンを備える。このメモリ　ビン
は更に夫々の処理要素の最隣接入力の少なくとも一つの
メモリ出力に接続されると共に各処理要素に隣接する処
理要素の最隣接入力の少なくとも一つにデータを送出す
るように構成されたことを特徴とする。更に、その処理
要素はそれら”の各ストアにデータを転送すると共にそ
れらの各メモリ出力を介して個別の非重畳動作によりデ
ータを出力することにより隣接処理要素にデータをシフ
トさせるように構成されたことを特徴とする。

従来のプロセッサ　アレイにおいては、各処理要素にデ
ータをメモリに書込むと共に隣接処理要素にシフトさせ
る個別専用出力を設ける必要かあった。しかし１本発明
の発明者は、アレイの動作を、メモリにアクセスする必
要かなくかつ単一の命令内で隣接シフトを行なう必要か
ないように拘束することにより両機能に対して単一出力
か用いられるように処理要素を構成することかでき、従
ってアレイの構成を簡略化できることを見出している。

また、アレイの件部を制限することとは別にメモリアク
セスのタイミング及び隣接シフト動作に対する拘束は重
要な利点を与えることか見出されている。メモリアクセ
ス及び隣接シフトは時間のかかる動作である。これらが
単一命令ではけっして生じないようにすることにより、
命令のための最大可能実行時間かかなり低減され、従っ
て全ての命令に使用される基本クロックサイクルの長さ
はそれに対応して短縮できる。

本発明によるプロセッサ　アレイは、好ましくは一連の
サブ　アレイから構成される装置れらのサブ　アレイの
エツジに沿う処理要素のメモリ　ビンは隣接アレイの対
向する夫々のエツジに沿う処理要素の最隣接入力に接続
されて一つのサブ　アレイから隣接サブ　アレイへのデ
ータのシフトのためのデータ路を提供する。

＆Ｔましくは、メモリ　ビンは一端部かメモリ出力に、
また夫々の処理要素の最隣接入力の少なくとも一つに接
続されると共に、他端部が隣接処理要素のメモリ　ビン
に接続される。

夫々のサブ　アレイのエツジとは別に、一つの処理要素
のメモリ出力から隣接要素へのデータの送出のためのデ
ータ路はサブ　アレイが形成されるチップの内部配線に
より与えられる。

しかし、アレイの全範囲に沿ってデータをシフトさせる
ことを可能とするためには、一つのサブ　アレイのエツ
ジ上のプロセッサ要素を隣接サブ　アレイの対向エツジ
上のものに接続する外部接続が必要とされる。上述のよ
うに、各処理要素はそのメモリ　ビンの形態の少なくと
も一つの外部接続を既に備えている。メモリ　ビンは処
理要素への外部メモリの接続を可能にするために設けら
れた双方向ピンである。本発明においては、データシフ
ト及びメモリアクセス機能は完全に分離しているのでア
レイのエツジにおけるプロセッサ要素のメモリ　ビンを
使用してサブ　アレイ間で必要な接続を与えることか可
能である０例えば、各サブ　アレイが８×８の処理要素
を収容するとき、処理要素の上部（北）行に関わる８本
の双方向メモリ　ビンを用いて処理要素チップに論理的
には北にデータを出力する（北へのシフトに対して）こ
とかできるか、又はそのチップからデータを入力する（
南へのシフトに対して）ことができる。同様に、処理要
素の下部（南の）行に関わる８本のメモリ　ビンを用い
て処理要素チップへ論理的には南へデータを創出し、又
はそれからデータを受信する。アレイのエツジにおける
メモリピンも同様にして東又は西へのシフトのために使
用される。

好ましくは、サブ　アレイは正方形をなし、また各サブ
　アレイの対角線的に対向するコーナーの二対の一方は
付加的なメモリ　ビンを備え、一方のビンは二つのコー
ナーの夫々に隣接して形成されると共にその夫々のコー
ナーの処理要素を隣接するサブ　アレイの対向するコー
ナーの処理要素に接続するように構成されろ。

（実施例） 以下、本発明の実施例を図面を参照して説明する。

第１図は、本発明におけるプロセッサ　アレイの一実施
例におけるサブ　アレイ間の接続を示す接続図である。

ＩＡにおいて、プロセッサ　アレイｌは一連のサブ　ア
レイを備えている０本実施例において。

は各サブ　アレイＳは８×８構成の６４個のプロセッサ
要素を備え、またプロセッサ　アレイは全体として８×
８構成のこのようなサブ　アレイを有して６４ｘ６４の
全体に渡るアレイサイズを与えるように構成される０図
では説明な分かり易くするため四つのサブ　アレイだけ
か示しである。

第３図は本実施例の処理要素内でのデータ流を示す図で
ある０図において、各処理要素は入力マルチブレ・フサ
に接続される四つの最隣接人力ＮＮとローカル　ストア
からデータを受信するメモリ入力Ｎｌとを備えている。

処理要素ＰＥはメモリ入力Ｍｌと入カマルチブレクサＭ
ＵＸからの信号をその人力て受信する演算ユニットＡＬ
Ｕとを備える。演算ユニットＡＬＵは、ＡＮＤ回路、及
びサム　アント　キャリレジスタ（ｓｕｍ　ａｎｄ　ｃ
ａｒｒｙ　ｒｅｇｉｓｔｅｒｓ）　ＱとＣとを夫々備え
る。演算ユニットＡＬＵは更にアクティビティ制御レジ
スタＡを備える。アクティビティ制御レジスタの使用方
法及び処理要素の他の特徴は、本願の出願人と同じ出願
人によって本願と同じ出願臼に出願されて現在係属して
いる欧州特許出願第８０／３１１９１０２号に詳細に示
されている。

演算ユニットＡＬＵの出力は処理要素ＰＥのメモリ出力
ＭＯに送出される。この出力ＭＯは、各処理要素ＰＥの
ローカル　ストア、北、南、東及び西方向の処理要素の
最隣接入力にメモリ出力ＭＯを結合するデータ路に、更
に双方向メモリ　ビンＰに共通接続される。以下に詳細
に説明するように、サブ　アレイのエツジとに形成され
た処理要素ＰＥの場合には、メモリピンＰが使用され隣
接サブ　アレイの処理要素ＰＥの最隣接入力に接続する
ためのデータ路の一つを提供する。

本願の出願人による先願の英国特許第ＧＢ−Ｂ−２０１
９６２０号及び第ＧＢ−Ｂ−２０１９６２１号に示され
るように、演算ユニットＡＬＵは一つの動作態様におい
てそれがその入力をメモリ出力ＭＯに直接結合するコネ
クタとして作用するように構成される。この回路構成に
は、その入力の二つが等しいときは、キャリ出力はこれ
らの二つの入力に萼しいが和（ｓｕ鵬）の出力は他の入
力に導しくなるという加算器回路の性質が用いられる。

上記に引用した特許に示される構成においては、データ
出力は加算器のキャリ出力からとられる。このことは１
本願実施例とはデータ出力が和レジスタ（ｓｕｓ　ｒｅ
ｇｉｓｔｅｒ）Ｑからとられるという点で異なっている
。第４図に示すように、レジスタＱｂ’らの出力は出力
マルチプレクサＭＵＸ　１、ＭＵＸ２を介してメモリ出
力ＭＯに接続される。このようにして、この処理要素の
他の態様によれば、隣接！２素から他の隣接要素にアレ
イに沿ってデータをシフトさせることができ、即ち演算
ユニットＡＬυを介して隣接入力から特定の処理要素の
メモリ出力に、従ってデータシフト方向の隣接処理要素
の最隣接入力に至るデータをシフトさせることができる
。

マルチプレクサＭυＸ１、ＭυＸ２はメモリ出力ＭＯに
対して次のようなオブシｉン（選択）を与える。

（１）上部マルチプレクサＭＵＸ２は、その上部入力を
選択する。これにより、メモリに対する処理要素出力の
無条件書込みが与えられる。

（２）上部マルチプレクサＭＵＸ２はその上部入力を選
択し、また処理ａ索出力はキャリとして作用する。この
場合、メモリ出力ＭＯは処理要素のラインに沿うキャリ
の非同期伝搬を与える隣接出力路として使用される。

（３）下部マルチプレクサＭＵＸ　ｌはその上部入力、
即ち古いメモリ内容の５ＲＥＱを選択し。

また上部マルチプレクサＭＵＸ２はもし「アクティビテ
ィ」レジスタの値か偽のときは下部マルチプレクサＭＵ
ＸＩからの出力を選択し、又はアクティビティ　レジス
タの値か真のときは処理要素出力を選択する。これによ
りアクティビティ制御された書込みがメモリに対してな
される。

（４）上部マルチプレクサＭＵＸ２は、１部マルチプレ
クサＭＵＸＩの場合と同様に、その下部入力を選択する
。この場合、Ｑレジスタの内容かＭＯ上に出力され、更
に隣接処理要素に送出される。これは隣接シフト機能を
果たすものである。

各サブ　アレイのエツジとは別に、最隣接接続のための
データ路は全体としてチップ内部に形成される。しかし
、各サブ　アレイは個別チップＬに形成され、従ってサ
ブ　アレイのエツジにおいては外部条件はデータを一つ
のサブアレイから他のサブ　アレイに連続的にシフトさ
せる必要がある。既に説明したように、各処理要素ＰＥ
はそのメモリ人力Ｍｌ及びメモリ出力ＭＯに接続される
と共に、主として処理要素ＰＥ内のローカル　ストアの
他に付加的な外部メモリの使用を可能にするように設け
られた双方向メモリ　ビンＰの形態の少なくとも一つの
外部接続部を増して形成される。

しかしながら、実際には外部メモリを処理要素に接続す
ることは必ずしも要求されず、従ってメモリ　ビンＰは
未使用のままで残される。

従って、メモリ出力から隣接サブ　アレイの対応するエ
ツジ上の処理要素の最隣接入力への接続のためサブ　ア
レイのエツジにおける処理要素のメモリ　ビンか使用さ
れる。第５図に示すように、隣接サブ　アレイＳ１．Ｓ
２のエツジにおける処理要素ＰＥ１、ＰＥ２のメモリ　
ピンＰ１、Ｐ２は二つのサブ　アレイＳ１．Ｓ２の間で
単一の双方向接続を形成するように結合される。これら
のピンＰ１．Ｐ２の夫々は、メモリ出力ＭＯ、メモリ入
力Ｍｌ及びその夫々の処理要素ＰＥの最隣接人力ＮＮの
少なくとも一つに接続される０次に、例えば北方向への
データシフトにおいて、データはピンＰを介して処理要
素ＰＥ２のメモリ出力ＭＯからサブ　アレイＳ２の北に
直ろに隣接するサブ　アレイＳｌに至る。同様に、デー
タが南方向にシフトされるときは、このデータはピンＰ
を介してメモリ出力ＭＯからＰＥ２の最隣接入力ＮＮに
到達する。ピンＰは更に処理費、ＩＰＥを外部ストアに
接続するために使用され、この場合以下に示すように個
々のピンＰ１．Ｐ２の間にバッファか用いられる。

完全なアレイの配線が考えられるときは、サブ　アレイ
の論理コーナーにおける処理要素の要件の間には対立か
あることか見出されている。従って、本実施例ては各サ
ブ　アレイの北西及び南東コーナーに関わる二つの臨時
のピンか設けられる。同様に、北東及び南西コーナーに
臨時のピンを設けることにより同様の効果を奏すること
かできる。

第１表 ピン　グループ ここで、Ｎは北へのシフトなど、Ｏは出力、■は入力、
−は使用されない入力１本は使用されない出力（即ち、
駆動される）を夫々表わす。

第１表は各シフト方向に対してどのピンか駆動されるか
を示したものである。ピンＰは共にまとめられシフトの
各方向に対する各ピン　クループの使用法と共にラベル
されている。北又は南方向へのシフトか行なわれるとき
は、東又は西方向へのシフトに対してのみ使用されるピ
ン（クループ５及び６）は使用されないか、夫々の場合
幾つかのピンかこれらの出力を更に駆動し定義されない
論理レベルに対するピンの「フローティング」を回避す
る。第１図に示したようにサブ　アレイか相互接続され
ているときは、各シフト方向に対して各ネット（即ら、
相互接続ピンの組）か正確に一つのピンにより駆動され
、またこのネットをたかだか一つのピンか入力として使
用している。

第１図は、外部メモリをチップに接続することか要求さ
れない場合に適した構成を示す図である。このチップは
、その命令セットかメモリアクセスとデータシフトとを
共に含む単一の命令を含まないように構成される。従っ
て、ビンは同時に最隣接データ及びメモリデータを搬送
することを要求されないので、チップを外部メモリと共
に使用することがなお可能である。しかしながら、第１
図の相互接続は種々の処理要素ＰＥのメモリ信号か共通
に接続されるように構成される。これを解決するため、
アレイが外部メモリ双方向トライ　ステート　バス　ド
ライ　ハ　（ｅｘｔｅｒｎａｌ　　鳳ｅｍｏｒｙ　　ｂ
ｉｄｉｒｅｃｔｉｏｎａｌＬｒｉ−ｓｔａｔｅ　ｂｕｓ
　ｄｒｉｖｅｒｓ）Ｂと共に使用されるときは、トライ
バＢが第２図に示すようにアレイ間に接続される。これ
らのトライバＢはそれ自体従来的な構成のものであるが
、シフト方向に貰って一方又は他方の方向にイネーブル
（ｅｎａｂｌｅ）にされる、メモリアクセス中に全ての
ハス　ドライバＢはディスエーブル（ｄｉｓａｂｌｅ）
にされ、またメモリ　ピンＰはＰＥチップにより駆動さ
れる（メモリ書込みに対して）かメモリ　チップにより
駆動される（メモリ読み出しに対して）、構成を簡単に
するため、バス　ドライバはまたアレイのコーナーにお
ける付加的なビンに対して設けられるか、これらはアレ
イの機能に対して必ずしも必要なものではない。

実際には、アレイは幾つかの異なる印刷回路基板に沿っ
て物理的に分配され、またこれらの基板の間での臨時の
バッファの挿入はシステムの電気的性質を改良する付加
的な目的のためになされる。

以上示した実施例は、外部メモリの有無とは関わりなし
に使用町癒な一般目的のチップに対して与えられたか、
本発明は外部メモリか必要とされないパッケージ　チッ
プと共に同様に使用することかできる。この場合、チッ
プの中央の論理的に３６のＰＥ（即ち、６×６）のメモ
リ　バッドに対する接続はなされず、従ってパッケージ
をより小さくすることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例におけるサブ　アレイ間の
接続を示す回路図、 第２図は、他の実施例におけるサブ　アレイの相互接続
を示す回路図、 第３図は、処理要素内でのデータ流を示す回路図、 第４図は、処理要素の一つを示す回路図、及び 第５図は、隣接サブ　アレイのエツジ上の二つの処理要
素間の結線を示す回路図である。 （主要部分の符号の説明） ｌ　・・・・・・・・・・・・　プロセッサ　アレイＰ
Ｅ　　・・・・・・・・・　処理要素Ｓ　　・・・・・
・・・・　サブ　アレイＭＵＸ・・・・・・・・・　マ
ルチプレクサＡＬＵ　　・・・・・・　演算ユニットＡ
　・・・・・・・・・・・・　アクティビティ制御レジ
スタＱ　・・・・・・・・・・・・　　和レジスタ図面
の浄書（内容に変更なし） Ｆｔ’ｇ、　７゜ 手続補正書 （方式） ％式％ １、事件の表示 平成１年特許願第３２８５７２号 ２、発明の名称 プロセッサ アレイ ３、補正をする者 参件との関係

Claims (1)

1. 【特許請求の範囲】 １、一連の処理要素（ＰＥ）からなり、各処理要素（Ｐ
   Ｅ）が最隣接入力（ＮＮ）と、処理要素（ＰＥ）からの
   データを関連するストアに転送するメモリ出力（ＭＯ）
   と、処理要素（ＰＥ）の少なくとも幾つかのメモリ出力
   に接続されたメモリピン（Ｐ１、Ｐ２）とを 備えたプロセッサアレイにおいて、 前記メモリピンは、各処理要素（ＰＥ） の最隣接入力（ＮＮ）の少なくとも一つに 更に接続されると共に各処理要素（ＰＥ） に隣接する処理要素（ＰＥ）の最隣接入力 （ＮＮ）の少なくとも一つにデータを送出するように構
   成され、 更に前記処理要素（ＰＥ）は、それらの各 ストアにデータを転送すると共に個々の重畳しない動作
   においてそれらの各メモリ出力 （ＭＯ）を介してデータを出力することにより隣接処理
   要素（ＰＥ）にデータをシフトさせるように構成された
   ことを特徴とするプロセッサアレイ。 ２、前記メモリピン（Ｐ１、Ｐ２）は、一方の端部がメ
   モリ出力（ＭＯ）に、また各処理要素（ＰＥ）の最隣接
   入力の少なくとも一方に接続されると共に、他方の端部
   が隣接処理要素（ＰＥ）のメモリピン（Ｐ１、Ｐ２） に接続されることを特徴とする請求項１記載のプロセッ
   サアレイ。 ３、前記プロセッサアレイは一連のサブア レイ（Ｓ）からなり、またこれらのサブア レイ（Ｓ）のエッジに沿う処理要素のメモ リピン（Ｐ１、Ｐ２）は隣接サブアレイ 夫々の両エッジに沿い処理要素の最隣接入力（ＮＮ）に
   接続されて一つのサブアレイ （Ｓ）から隣のサブアレイ（Ｓ）にデータ をシフトさせるためのデータ路を提供することを特徴と
   する請求項１又は２記載のプロセッサアレイ。 ４、前記サブアレイ（Ｓ）は正方形をなし、また各サブ
   アレイの対角線的に対向するコ ーナーの二対の一方はメモリピン（Ｐ）を 付加的に備え、一つのピンは二つのコーナーの夫々に隣
   接して形成されると共に、各コーナーの処理要素（ＰＥ
   ）を隣接サブアレ イ（Ｓ）の対向するコーナーの処理要素 （ＰＥ）に接続するように構成されることを特徴とする
   請求項３記載のプロセッサアレ イ。 ５、隣接サブアレイ（Ｓ）のメモリピン （Ｐ）の間に接続されると共にサブアレイ （Ｓ）の各エッジ上の処理要素（ＰＥ）に外部メモリを
   接続するように構成されたバッファを備えることを特徴
   とする請求項３又は４記載のプロセッサアレイ。