JPS62239545A - スキヤンパス回路内蔵形ゲ−トアレイマスタ− - Google Patents
スキヤンパス回路内蔵形ゲ−トアレイマスタ−Info
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- JPS62239545A JPS62239545A JP8237786A JP8237786A JPS62239545A JP S62239545 A JPS62239545 A JP S62239545A JP 8237786 A JP8237786 A JP 8237786A JP 8237786 A JP8237786 A JP 8237786A JP S62239545 A JPS62239545 A JP S62239545A
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- JP
- Japan
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- gate array
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- Pending
Links
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 208000018747 cerebellar ataxia with neuropathy and bilateral vestibular areflexia syndrome Diseases 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はゲートアレイに係り、特に基本ゲートブロック
の一部としてスキャンバス構成をもつ之順序回路ブロッ
クを共通的に配置し之構成のスキャンノくス回路内蔵形
ゲートアレイマスターに関するものである。
の一部としてスキャンバス構成をもつ之順序回路ブロッ
クを共通的に配置し之構成のスキャンノくス回路内蔵形
ゲートアレイマスターに関するものである。
従来ノケートアレイマスター構成は、任意の組み合せ回
路ならびに順序ｔｇＪ路が自由に配置できる工うに、基
本トランジスタブロックをマトリックス状に配置し之構
成をもっているのみとなっていた。
路ならびに順序ｔｇＪ路が自由に配置できる工うに、基
本トランジスタブロックをマトリックス状に配置し之構
成をもっているのみとなっていた。
上述し之従来のゲートアレイマスターは、自由に組み合
せ回路および順序回路を構成できる基本トランジスタブ
ロックをマトリックス状に配置し几構成となっているの
で、スキャンバスを構成する場合、設計者の負担が多く
なるという問題点があつ７ｊ。
せ回路および順序回路を構成できる基本トランジスタブ
ロックをマトリックス状に配置し几構成となっているの
で、スキャンバスを構成する場合、設計者の負担が多く
なるという問題点があつ７ｊ。
〔問題点を解決する之めの手段）
本発明のスキャンバス回路内蔵形ケートアレイマスター
は、スキャンバス回路構成をもった順序回路ブロックを
固定的に配置してスキャンバス回路ブロックを構成し、
これら谷スギヤンパス回路ブロック間金固定的に配線し
てなる二うにしたものである。
は、スキャンバス回路構成をもった順序回路ブロックを
固定的に配置してスキャンバス回路ブロックを構成し、
これら谷スギヤンパス回路ブロック間金固定的に配線し
てなる二うにしたものである。
本発明においては、予めゲートアレイのマスターとした
スキャンバス構造をもつ九順序回路ブロックを標準的に
配置し、スキャンバス系列を構成させる。
スキャンバス構造をもつ九順序回路ブロックを標準的に
配置し、スキャンバス系列を構成させる。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明のスキャンバス回路内蔵形ゲートアレイ
マスターの一実施例を示す構成図で、チップ構成の一例
を示すものである。
マスターの一実施例を示す構成図で、チップ構成の一例
を示すものである。
第１図において、１は入出力バッファプロツク位置を示
し、２は組み合わせ回路を構成する基本トランジスタブ
ミック列、３はスキャンバスブロック間を結ぶスキャン
系列配線である。４（斜線部）ｆ′ｉスキャギヤス内蔵
ブロック列を示し、５は各ブロック間の配線領域である
。
し、２は組み合わせ回路を構成する基本トランジスタブ
ミック列、３はスキャンバスブロック間を結ぶスキャン
系列配線である。４（斜線部）ｆ′ｉスキャギヤス内蔵
ブロック列を示し、５は各ブロック間の配線領域である
。
そして、５ＩＮＨスキャンバス入力端子、ＳＭＣはスキ
ャンバスと通常動作モード切替端子、ＳＣＫはスキャン
バスお工び通常クロック端子、ＳＯＴはスキャンバス出
力端子である。
ャンバスと通常動作モード切替端子、ＳＣＫはスキャン
バスお工び通常クロック端子、ＳＯＴはスキャンバス出
力端子である。
第２図は第１図における←）の部分を拡大しｔスキャン
バス回路内蔵形ブロックの等価回路例を示しｔ図である
。
バス回路内蔵形ブロックの等価回路例を示しｔ図である
。
この＠２図において第１図と同一符号のものは相当部分
を示し、ＤＩ ｓＤｔはデータ入力、Ｆ／Ｆはデータ入
力端りとクロック入力端Ｃ’ｔＷするフリップフロップ
で、このフリップフロップＦ ／ Ｆ”はスキャンバス
回路構成をもつた順序回路ブロックを構成している。
を示し、ＤＩ ｓＤｔはデータ入力、Ｆ／Ｆはデータ入
力端りとクロック入力端Ｃ’ｔＷするフリップフロップ
で、このフリップフロップＦ ／ Ｆ”はスキャンバス
回路構成をもつた順序回路ブロックを構成している。
そして、この第２図に示すフリップフロップＦ／Ｆを第
１図に示すスキャンバス内蔵ブロック列４によって、ス
キャンバス回路構成をもつ友順序回路ブロックを固定的
に配置してスキャンバス回路ブロックを構成している。
１図に示すスキャンバス内蔵ブロック列４によって、ス
キャンバス回路構成をもつ友順序回路ブロックを固定的
に配置してスキャンバス回路ブロックを構成している。
まｔ、第１図に示すスキャンバスブロック間を結ぶスキ
ャン系列配線３は上記スキャンバス回路ブロック間を固
定的に配線するように構成されている。
ャン系列配線３は上記スキャンバス回路ブロック間を固
定的に配線するように構成されている。
このように、スキャンバス構造をもった順序回路とこの
各順序回路ブロックをシフトレジスタ構成とするための
スキャンバス入力端子ＳＩＮからスキャンバス出力端子
ＳＯ’Ｔお工びスキャンクロック端子などの各配線を有
している。
各順序回路ブロックをシフトレジスタ構成とするための
スキャンバス入力端子ＳＩＮからスキャンバス出力端子
ＳＯ’Ｔお工びスキャンクロック端子などの各配線を有
している。
そして、本発明は、予めゲートアレイのマスターとした
スキャンバス構造をもった順序回路ブロックを標準的に
配置し、スキャンバス系列を構成している。
スキャンバス構造をもった順序回路ブロックを標準的に
配置し、スキャンバス系列を構成している。
つｔ順序回路ブロックを標準的に配置し、スキャンバス
系列を構成させておくことにエリ、ＬＩＩ開発時に、ス
キャンバスをおのおの組み込むための設計者の負担を無
くすることができるので、実用上の効果は極めて大であ
る。
系列を構成させておくことにエリ、ＬＩＩ開発時に、ス
キャンバスをおのおの組み込むための設計者の負担を無
くすることができるので、実用上の効果は極めて大であ
る。
はスキャンバス回路内蔵形ブロックの等価回路例を示す
図である。 ３・・・・スキャンバスブロック間を結ぶスキャン系列
配ｄ、４・・・・スキャンバス内蔵ブロック列、Ｆ／Ｆ
−−−−フリップ７０ツブ。
図である。 ３・・・・スキャンバスブロック間を結ぶスキャン系列
配ｄ、４・・・・スキャンバス内蔵ブロック列、Ｆ／Ｆ
−−−−フリップ７０ツブ。
Claims (1)
- スキャンバス回路構成をもつた順序回路ブロックを固定
的に配置してスキャンバス回路ブロックを構成し、これ
ら各スキャンバス回路ブロック間を固定的に配線してな
ることを特徴とするスキャンバス回路内蔵形ゲートアレ
イマスター。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8237786A JPS62239545A (ja) | 1986-04-11 | 1986-04-11 | スキヤンパス回路内蔵形ゲ−トアレイマスタ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8237786A JPS62239545A (ja) | 1986-04-11 | 1986-04-11 | スキヤンパス回路内蔵形ゲ−トアレイマスタ− |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62239545A true JPS62239545A (ja) | 1987-10-20 |
Family
ID=13772891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8237786A Pending JPS62239545A (ja) | 1986-04-11 | 1986-04-11 | スキヤンパス回路内蔵形ゲ−トアレイマスタ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62239545A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01129838U (ja) * | 1988-02-29 | 1989-09-04 | ||
| JPH0460475A (ja) * | 1990-06-28 | 1992-02-26 | Nec Corp | Ｌｓｉテスト回路 |
-
1986
- 1986-04-11 JP JP8237786A patent/JPS62239545A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01129838U (ja) * | 1988-02-29 | 1989-09-04 | ||
| JPH0460475A (ja) * | 1990-06-28 | 1992-02-26 | Nec Corp | Ｌｓｉテスト回路 |
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