JPS61239492A - レジスタ回路及びその集積回路 - Google Patents
レジスタ回路及びその集積回路Info
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- JPS61239492A JPS61239492A JP60271685A JP27168585A JPS61239492A JP S61239492 A JPS61239492 A JP S61239492A JP 60271685 A JP60271685 A JP 60271685A JP 27168585 A JP27168585 A JP 27168585A JP S61239492 A JPS61239492 A JP S61239492A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Landscapes
- Static Random-Access Memory (AREA)
- Shift Register Type Memory (AREA)
- Memory System (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、パッケージ化された、多目的に使用可能な汎
用のレジスタ回路及びその集積回路に関するものである
。
用のレジスタ回路及びその集積回路に関するものである
。
［従来の技術］
トランジスタゲートを製造する場合に、ＭＯＳ・トラン
ジスタはバイポーラ・トランジスタより少ない成型によ
り製造出来るため、その構造は比較的簡単である。言い
換えれば、設計上多くのトランジスタを集積出来るので
、ＭＯＳ・トランジスタの回路によって、集積度の高い
大容量のメモリチップや１チツプマイクロプロセツサを
製造出来る。
ジスタはバイポーラ・トランジスタより少ない成型によ
り製造出来るため、その構造は比較的簡単である。言い
換えれば、設計上多くのトランジスタを集積出来るので
、ＭＯＳ・トランジスタの回路によって、集積度の高い
大容量のメモリチップや１チツプマイクロプロセツサを
製造出来る。
一方、バイポーラ・トランジスタはスイッチング速度が
ＭＯＳ・トランジスタより早いので、前記マイクロプロ
セッサ等より多量のデータを処理する大型計算機に向い
ている。
ＭＯＳ・トランジスタより早いので、前記マイクロプロ
セッサ等より多量のデータを処理する大型計算機に向い
ている。
そこで、多くの大型計算機はバイポーラの集積回路で作
られているが、前述の様に集積度が低いために何千もの
ＩＣチップが使用されており、それらのＩＣチップはそ
れぞれの用途に応じて別々に設計されていた。その為、
ＩＣチップのタイプにより製造過程が違って設計や製造
にかかる時間もまちまちであった。更に、設計者は費用
の面で規格品のＩＣチップを使いがちであり、計算機の
設計においては信頼性が犠牲にされていた。このように
、多量のバイポーラチップを使用しなければならなかっ
たのは、バイポーラ・トランジスタがＭＯＳ−トランジ
スタより構造が複雑で、製造過程が多く設計上の制約も
あって、バイポーラ回路ではＭＯ３回路程の集積度を達
成出来なかったためである。
られているが、前述の様に集積度が低いために何千もの
ＩＣチップが使用されており、それらのＩＣチップはそ
れぞれの用途に応じて別々に設計されていた。その為、
ＩＣチップのタイプにより製造過程が違って設計や製造
にかかる時間もまちまちであった。更に、設計者は費用
の面で規格品のＩＣチップを使いがちであり、計算機の
設計においては信頼性が犠牲にされていた。このように
、多量のバイポーラチップを使用しなければならなかっ
たのは、バイポーラ・トランジスタがＭＯＳ−トランジ
スタより構造が複雑で、製造過程が多く設計上の制約も
あって、バイポーラ回路ではＭＯ３回路程の集積度を達
成出来なかったためである。
この数年来、バイポーラＩＣメーカーはフリップフロッ
プ、マルチプレクサ、入力ゲート、出力ゲート等の素子
を色々と組み合わせてゲートアレイとしてパッケージ化
した製品を提供し始めた。
プ、マルチプレクサ、入力ゲート、出力ゲート等の素子
を色々と組み合わせてゲートアレイとしてパッケージ化
した製品を提供し始めた。
特注のＩＣチップを作る場合には、ＩＣチップを基板か
ら切り離す前に、金属被覆の過程でそれぞれのＩＣチッ
プは、コンピュータ回路設計者によって設計された回路
デザインに従って相互に接続される。この方法によると
、ＩＣメーカにとっては廉価で基板の大量生産に成功し
た事となり、一方向路設計者にとっては目的の回路動作
や機能を達成するためには、ロジックゲートの特殊な組
合わせで出来るＩＣチップの、ロジックゲート間の接続
方法を指定するだけでよくなった。現在、回路設計者は
規格品を使わなくても、費用を気にすることなく望む様
な回路を設計できる。
ら切り離す前に、金属被覆の過程でそれぞれのＩＣチッ
プは、コンピュータ回路設計者によって設計された回路
デザインに従って相互に接続される。この方法によると
、ＩＣメーカにとっては廉価で基板の大量生産に成功し
た事となり、一方向路設計者にとっては目的の回路動作
や機能を達成するためには、ロジックゲートの特殊な組
合わせで出来るＩＣチップの、ロジックゲート間の接続
方法を指定するだけでよくなった。現在、回路設計者は
規格品を使わなくても、費用を気にすることなく望む様
な回路を設計できる。
さて、計算機においてはレジスタが広範囲に使用される
。レジスタはデータバスの中で使われるばかりでなく、
インストラクションやリテラル値の様な情報のコントロ
ールパスとしても使われる。この為、計算機に使用され
る標準化されたレジスタというものはない、それで、異
なるレジスタによっていちいち設計をし直す必要がなく
、したがって、半導体製造業者に対して違った成型や組
立てをさせる必要のない、バイポーラ製で多目的の汎用
レジスタの開発が急務であった。
。レジスタはデータバスの中で使われるばかりでなく、
インストラクションやリテラル値の様な情報のコントロ
ールパスとしても使われる。この為、計算機に使用され
る標準化されたレジスタというものはない、それで、異
なるレジスタによっていちいち設計をし直す必要がなく
、したがって、半導体製造業者に対して違った成型や組
立てをさせる必要のない、バイポーラ製で多目的の汎用
レジスタの開発が急務であった。
［発明の目的］
本発明は、異なるバス巾の種々のデータバスやコントロ
ールバスに使用出来る汎用のレジスタ回路及びその集積
回路を提供することを目的としている。
ールバスに使用出来る汎用のレジスタ回路及びその集積
回路を提供することを目的としている。
又、本発明は、レジスタを違ったビット巾に変更するた
めのコントロール信号によって違ったモードで動作する
汎用のレジスタ回路及びその集積回路を提供することも
目的としている。
めのコントロール信号によって違ったモードで動作する
汎用のレジスタ回路及びその集積回路を提供することも
目的としている。
更に、本発明は、１ビットから全フリップフロップの個
数のビットまでのどのビット巾にも設定出来る汎用のレ
ジスタ回路及びその集積回路をも提供しようとしている
。
数のビットまでのどのビット巾にも設定出来る汎用のレ
ジスタ回路及びその集積回路をも提供しようとしている
。
［発明の概要］
前記目的を達成するために、本発明は、標準の入力ゲー
トセルと、マルチプレクサセルと、フリ□ ツブフロップセルと、出力ゲートセルとを使用したカス
タムＩＣゲートアレイチップ（又は、ダイ）を提供する
。
トセルと、マルチプレクサセルと、フリ□ ツブフロップセルと、出力ゲートセルとを使用したカス
タムＩＣゲートアレイチップ（又は、ダイ）を提供する
。
プリッププロップセルは、違った巾で違った数に分割出
来るレジスタを形成するように配置されている。
来るレジスタを形成するように配置されている。
マルチプレクサセルは、フリップフロップセルを相互接
続したり、モードコントロールのための一対のフリップ
フロップセルや、出力データをグループで反転制御する
指示フリップフロップにデータをシフトインする為に使
用される。又、マルチプレクサセルは、異なる入力ゲー
トセルからのデータ又はコントロール信号を受は取り、
ロード、リセット等のゲート、又はレジスタ回路のモー
ドによっては、それぞれのフリップフロップセルへ前記
データやコントロール信号を送り出す。フリップフロッ
プセルのアレイを分割するには、特殊なセルがインバー
タと共に使われるので、フリップフロップセルの出力を
反転したデータも得られる。この様にレジスタ回路は１
ビットから、使用された全フリップフロップの個数のビ
ットまでの巾を取ることが出来る。更に、前記ＩＣゲー
トアレイチップ（又は、ダイ）を相互接続して、それぞ
れ多くの異なるモードに置くことにより、１ビットから
使用されたフリップフロップセルの上限のビットまでの
巾を持つ汎用のレジスタを形成出来る。
続したり、モードコントロールのための一対のフリップ
フロップセルや、出力データをグループで反転制御する
指示フリップフロップにデータをシフトインする為に使
用される。又、マルチプレクサセルは、異なる入力ゲー
トセルからのデータ又はコントロール信号を受は取り、
ロード、リセット等のゲート、又はレジスタ回路のモー
ドによっては、それぞれのフリップフロップセルへ前記
データやコントロール信号を送り出す。フリップフロッ
プセルのアレイを分割するには、特殊なセルがインバー
タと共に使われるので、フリップフロップセルの出力を
反転したデータも得られる。この様にレジスタ回路は１
ビットから、使用された全フリップフロップの個数のビ
ットまでの巾を取ることが出来る。更に、前記ＩＣゲー
トアレイチップ（又は、ダイ）を相互接続して、それぞ
れ多くの異なるモードに置くことにより、１ビットから
使用されたフリップフロップセルの上限のビットまでの
巾を持つ汎用のレジスタを形成出来る。
［実施例］
本実施例では、レジスタ回路について説明するが集積回
路も同じ動作である。レジスタ回路は、計算機内の多く
の違ったバス巾を持つデータバスやコントロールバスに
使用される。レジスタ回路の機能は、２つのロード入力
、データ入力、リセット入力１艮転した又は反転しない
出力を持つ個々にコントロールされるフリップフロップ
から、レジスタ回路内で使用可能な全フリップフロップ
数のビット巾を持つ１つのレジスタにまで拡張出来る。
路も同じ動作である。レジスタ回路は、計算機内の多く
の違ったバス巾を持つデータバスやコントロールバスに
使用される。レジスタ回路の機能は、２つのロード入力
、データ入力、リセット入力１艮転した又は反転しない
出力を持つ個々にコントロールされるフリップフロップ
から、レジスタ回路内で使用可能な全フリップフロップ
数のビット巾を持つ１つのレジスタにまで拡張出来る。
フリッププロップ内のいくつかは、レジスタ回路を所定
のモードで動作させるためのモードコントロールとして
使用されるし、又、出力データの反転のコントロールに
も使用される。レジスタ回路は、１つのＩＣチップ又は
ダイであって、その機能はコントロール、データ入力、
データ出力のビンの数により決まる。実施例で述べるチ
ップは６８ピンであって、その内５６ピンがデータ及び
コントロール信号として使用され、残りの１２ピンは電
源やアースとして使用されている。個々のフリップフロ
ップセルが別々に動作するモードのときは、別々のコン
トロールが必要な為にコントロール信号が増加するので
、データの入出力に使用出来るピン数は減少する０反対
に、レジスタ回路を使用可能なフリップフロップセルを
全て使用して１つのレジスタとして動作させるモードの
ときは、１組のコントロール信゛号のみで動作するので
、コントロール信号によって使用されるピン以外はデー
タの入出力に使用出来る。
のモードで動作させるためのモードコントロールとして
使用されるし、又、出力データの反転のコントロールに
も使用される。レジスタ回路は、１つのＩＣチップ又は
ダイであって、その機能はコントロール、データ入力、
データ出力のビンの数により決まる。実施例で述べるチ
ップは６８ピンであって、その内５６ピンがデータ及び
コントロール信号として使用され、残りの１２ピンは電
源やアースとして使用されている。個々のフリップフロ
ップセルが別々に動作するモードのときは、別々のコン
トロールが必要な為にコントロール信号が増加するので
、データの入出力に使用出来るピン数は減少する０反対
に、レジスタ回路を使用可能なフリップフロップセルを
全て使用して１つのレジスタとして動作させるモードの
ときは、１組のコントロール信゛号のみで動作するので
、コントロール信号によって使用されるピン以外はデー
タの入出力に使用出来る。
入力ピン、出力ビンをレジスタ回路が置かれているモー
ドによって違った目的に使用する為、多数のマルチプレ
クサセルが入力ピンとフリップフロップセルの間に置か
れていて、人力信号をフリップフロップセルに入力する
か、フリップフロップセルの動作をコントロールするコ
ントロール回路に入力するかを切り分けている。
ドによって違った目的に使用する為、多数のマルチプレ
クサセルが入力ピンとフリップフロップセルの間に置か
れていて、人力信号をフリップフロップセルに入力する
か、フリップフロップセルの動作をコントロールするコ
ントロール回路に入力するかを切り分けている。
又、専用ビンによって保守モードになった場合は、マル
チプレクサセルはレジスタ回路内の全フリップフロップ
セルを１本のシフトレジスタとしてつないでしまう。保
守モードのときは、モードコントロールや反転のコント
ロールをするフリップフロップセルを、レジスタ回路が
動作をする個々のモードに自由にセット出来る。
チプレクサセルはレジスタ回路内の全フリップフロップ
セルを１本のシフトレジスタとしてつないでしまう。保
守モードのときは、モードコントロールや反転のコント
ロールをするフリップフロップセルを、レジスタ回路が
動作をする個々のモードに自由にセット出来る。
フリップフロップの基本動作は次の様である。
（Ａ）：リセット信号が“１”でクロックパルスが入る
と、フリップフロップは“０″にセットされる。
と、フリップフロップは“０″にセットされる。
（Ｂ）： （Ａ）の条件でなくて、ロード信号とエネ
ーブル信号が共に“！”のときは、入力データがそのま
まフリップフロップにロードされる。
ーブル信号が共に“！”のときは、入力データがそのま
まフリップフロップにロードされる。
（Ｃ）： （−Ａ）の条件でな゛くて、ロード信号と
エネーブル信号とのどちらか一方がＯ”のときは、フリ
ップフロップは以前の状態を保つ。
エネーブル信号とのどちらか一方がＯ”のときは、フリ
ップフロップは以前の状態を保つ。
第１図は単一レジスタモードのときのレジスタ回路の概
略図である。ここで、１０はフリップフロップによるレ
ジスタ、１！はロード／ホールド回路、１２はリセット
回路、１３はクロック凹路、１４はインバータ回路、１
５はインバータ回路をコントロールするインバータベク
トルである二 前述した６８ピンのレジスタ回路ではレジスタ１０は２
２ビット巾で、１組のロード信号とエネーブル信号とリ
セット信号とが必要である。ここで、ロード／ホールド
回路１１にロード信号とエネーブル信号が３木入力して
いるのは、レジスタ回路が他のモードになって、違った
巾の複数のレジスタになったときに必要な為で、この事
は後述する。第１図に示すように、レジスタ１０の出力
部分は反転しないものや、反転したものや、更に詳しく
後述するように種々の変化が可能である。
略図である。ここで、１０はフリップフロップによるレ
ジスタ、１！はロード／ホールド回路、１２はリセット
回路、１３はクロック凹路、１４はインバータ回路、１
５はインバータ回路をコントロールするインバータベク
トルである二 前述した６８ピンのレジスタ回路ではレジスタ１０は２
２ビット巾で、１組のロード信号とエネーブル信号とリ
セット信号とが必要である。ここで、ロード／ホールド
回路１１にロード信号とエネーブル信号が３木入力して
いるのは、レジスタ回路が他のモードになって、違った
巾の複数のレジスタになったときに必要な為で、この事
は後述する。第１図に示すように、レジスタ１０の出力
部分は反転しないものや、反転したものや、更に詳しく
後述するように種々の変化が可能である。
第２図はレジスタ回路の１モ一ド例を示している。この
モードでは、レジスタ回路のフリップフロップは、４ビ
ットレジスタ２０ａと、８ビ°ツ斗レジスタ２０ｂと、
１０ビットレジスタ２０ｃとの３組に分割されている。
モードでは、レジスタ回路のフリップフロップは、４ビ
ットレジスタ２０ａと、８ビ°ツ斗レジスタ２０ｂと、
１０ビットレジスタ２０ｃとの３組に分割されている。
更に、４ビットレジスタ２０ａと１０ビットレジスタ２
０ｃの出力は、第２図に示すようにインバータ回路でイ
ンバータベクトルに応じて反転する。前記３つのレジス
タに対してはそれぞれ１つのロード信号とエネーブル信
号がロード／ホールド回路２１ａ、２１ｂ。
０ｃの出力は、第２図に示すようにインバータ回路でイ
ンバータベクトルに応じて反転する。前記３つのレジス
タに対してはそれぞれ１つのロード信号とエネーブル信
号がロード／ホールド回路２１ａ、２１ｂ。
２１ｃに入力している０、これが第１図でロード信号と
エネーブル信号を３本とした理由である。しかし、第２
図の前記３つのレジスタに対してもリセット信号は１つ
で良く、リセット回路２２によって３つのレジスタ全部
にリセット信号が供給されている。
エネーブル信号を３本とした理由である。しかし、第２
図の前記３つのレジスタに対してもリセット信号は１つ
で良く、リセット回路２２によって３つのレジスタ全部
にリセット信号が供給されている。
前述したように、全フリップフロップは１本のシフトレ
ジスタにもなる０、このことは第２図にも概略示しであ
る。この様な保守モードでは、全フリップフロップに１
”あるいは“０”の信号がシフトインされる。前記方法
で、モードフリップフロップ２４ｃとインバータベクト
ルフリップフロップ２４ａ、２４ｂが初期化される。４
ビットレジスタ２０ａ、８ビットレジスタ２０ｂ、１０
ビットレジスタ２０ｃも前記方法により初期化出来る。
ジスタにもなる０、このことは第２図にも概略示しであ
る。この様な保守モードでは、全フリップフロップに１
”あるいは“０”の信号がシフトインされる。前記方法
で、モードフリップフロップ２４ｃとインバータベクト
ルフリップフロップ２４ａ、２４ｂが初期化される。４
ビットレジスタ２０ａ、８ビットレジスタ２０ｂ、１０
ビットレジスタ２０ｃも前記方法により初期化出来る。
前記シフトレジスタを実際に実現するには、通常はモー
ドコントロール回路２４ｃにコントロールされているマ
ルチプレクサ列が使用される。保守モードでは、専用ピ
ンが全フリップフロップを強制的にシフトレジスタにつ
なぎ換える。
ドコントロール回路２４ｃにコントロールされているマ
ルチプレクサ列が使用される。保守モードでは、専用ピ
ンが全フリップフロップを強制的にシフトレジスタにつ
なぎ換える。
第３図は他モードのレジスタ回路を示す、このモードで
はレジスタ回路は１７ビットレジスタであって、その内
８ビットはインバータベクトルを基に反転する。１７ビ
ットは６ビットレジスタ３０ＩＬ・と、４ビットレジス
タ３０ｂと、３ビットレジスタ３０ｃと、４つの１ビッ
トレジスタ３０ｄ〜３０ｇに分けられる。４ビットレジ
スタ３０ｂと１ビットレジスタ３０ｄ〜３０ｇの出力は
、第３図に示す様に、それぞれのインバータ回路でイン
バータベクトルを基に反転する。又、それぞれのレジス
タ３０ａ〜３０ｇは独自のロード／ホールド回路４１ａ
〜３１ｇを持っている。
はレジスタ回路は１７ビットレジスタであって、その内
８ビットはインバータベクトルを基に反転する。１７ビ
ットは６ビットレジスタ３０ＩＬ・と、４ビットレジス
タ３０ｂと、３ビットレジスタ３０ｃと、４つの１ビッ
トレジスタ３０ｄ〜３０ｇに分けられる。４ビットレジ
スタ３０ｂと１ビットレジスタ３０ｄ〜３０ｇの出力は
、第３図に示す様に、それぞれのインバータ回路でイン
バータベクトルを基に反転する。又、それぞれのレジス
タ３０ａ〜３０ｇは独自のロード／ホールド回路４１ａ
〜３１ｇを持っている。
リセット回路３２からのリセット信号は６ビットレジス
タ３０ａ、４ビットレジスタ３０ｂ、３ビットレジスタ
３０ｃをリセットするが、他の４つの１ビットレジスタ
３０ｄ〜３０ｇは、それぞれ独自のリセット回路を持っ
ている。
タ３０ａ、４ビットレジスタ３０ｂ、３ビットレジスタ
３０ｃをリセットするが、他の４つの１ビットレジスタ
３０ｄ〜３０ｇは、それぞれ独自のリセット回路を持っ
ている。
第４図は、１６ビットレジスタとして使用した例を示す
。１６ビットの内、８ビットはインバータベクトルを基
に反転する。レジスタ４’Ｏａ〜、４０ ｄは１ビット
レジスタで、レジスタ４０ｅ〜４０ｊは２ビットレジス
タである。インバータ回路４３ａ〜４３ｆとインバート
ベクトル４４ａ〜４４ｆの出力とは反転の為に使用され
る。
。１６ビットの内、８ビットはインバータベクトルを基
に反転する。レジスタ４’Ｏａ〜、４０ ｄは１ビット
レジスタで、レジスタ４０ｅ〜４０ｊは２ビットレジス
タである。インバータ回路４３ａ〜４３ｆとインバート
ベクトル４４ａ〜４４ｆの出力とは反転の為に使用され
る。
第５図は、レジスタ回路チップ５０内の各々のセルの配
置図である。第２図、第３図、第４図に示した回路に対
応させると、入力セルは、第５図Ｉの部分に置かれ、出
力セルは、第５図０の部分に置かれる。実際はレジスタ
回路が置かれたモードによって、いくつかのビンはある
モードでは入力ビン、別のモードでは出力ビンになるこ
ともある。第５図カラム５１、カラム５２にはマルチプ
レクサセルが置かれ、モードコントロールフリップフロ
ップにコントロールされて入力信号を違ったフリップフ
ロップセルに送ったり、前述したシフトレジスタとして
フリップフロップセルを接続したりする。第５図カラム
５３、カラム５４゛に・はフリップフロップセルが置か
れている。
置図である。第２図、第３図、第４図に示した回路に対
応させると、入力セルは、第５図Ｉの部分に置かれ、出
力セルは、第５図０の部分に置かれる。実際はレジスタ
回路が置かれたモードによって、いくつかのビンはある
モードでは入力ビン、別のモードでは出力ビンになるこ
ともある。第５図カラム５１、カラム５２にはマルチプ
レクサセルが置かれ、モードコントロールフリップフロ
ップにコントロールされて入力信号を違ったフリップフ
ロップセルに送ったり、前述したシフトレジスタとして
フリップフロップセルを接続したりする。第５図カラム
５３、カラム５４゛に・はフリップフロップセルが置か
れている。
第６図（ａ）は、入力セルの代表例であり、インバート
ＯＲやＮＯＲゲートである。
ＯＲやＮＯＲゲートである。
第６図（ｂ）は、出力セルの代表例ある。
′ｓ６図（Ｃ）は、マルチプレクサセルの代表例である
。
。
第６図（ｄ）は、フリップフロップセルの代表例である
。
。
最後に、第７図を基にトータル２ビットのレジスタ回路
例の動作を説明して、各セルめ接続例を示す。ここで、
７０ａ、７０ｂは２ビットのレジスタ用フリップフロッ
プ、７１ａ、７１ｂ。
例の動作を説明して、各セルめ接続例を示す。ここで、
７０ａ、７０ｂは２ビットのレジスタ用フリップフロッ
プ、７１ａ、７１ｂ。
フ３ａ、７４ｂ、７８ａ、７８ｂはＡＮＤゲート、７４
ａ、フ５ ｂ 、 ７７ａ 、 ７７ ｂはコント
ロール用フリツブフロツ、ブ、７２ａ、７２ｂ。
ａ、フ５ ｂ 、 ７７ａ 、 ７７ ｂはコント
ロール用フリツブフロツ、ブ、７２ａ、７２ｂ。
７５ａ、７５ｂ、７６ａ、７６ｂはマルチプレクサであ
って、７１ａ、７１ｂ、フ５ａ、７５ｂはロード／ホー
ルド回路、７２ａ、フ２ｂはリセット回路、７７ａ、７
７ｂ、７８ａ、７８ｂはモードコントロール回路、７４
ａ、７４ｂはインバータベクトル、７３ａ、７３ｂはイ
ンバータ回路に当る。又、８１〜８９．９１〜９４，１
００はレジスタ回路のビンである。
って、７１ａ、７１ｂ、フ５ａ、７５ｂはロード／ホー
ルド回路、７２ａ、フ２ｂはリセット回路、７７ａ、７
７ｂ、７８ａ、７８ｂはモードコントロール回路、７４
ａ、７４ｂはインバータベクトル、７３ａ、７３ｂはイ
ンバータ回路に当る。又、８１〜８９．９１〜９４，１
００はレジスタ回路のビンである。
この回路の動作を簡単に述べる。
（ａ）：ピン１００は保守モードの専用ピンである。ビ
ンｔＯＯは通常″１”であるが、′０″′が″ 入
力されると、ゲート７８ａ、７８ｂの出力は常に“０”
となり、マルチプレクサ７６ａ、７６ｂはモードＯで１
番上部の入力を選択するので、レジスタ回路はフリップ
フロップ７７ａ−７７ｂ−７４ｂ−７４ａ−７４ａ−７
４ｂとつながった一本のシフトレジスタになる。
ンｔＯＯは通常″１”であるが、′０″′が″ 入
力されると、ゲート７８ａ、７８ｂの出力は常に“０”
となり、マルチプレクサ７６ａ、７６ｂはモードＯで１
番上部の入力を選択するので、レジスタ回路はフリップ
フロップ７７ａ−７７ｂ−７４ｂ−７４ａ−７４ａ−７
４ｂとつながった一本のシフトレジスタになる。
（ｂ）：ビン１００が１ｌｔｌｌで、ビン８９からデー
タがシフトインされて、フリップフロップ７７ｂが“１
′″、フリップフロップ７７ａが“０″となると、モー
ド１となって、全マルチプレクサは上から２番目の入力
を選択する。この為、レジスタ回路は、ロード／ホール
ド回路の入力としてゲートフ１ａの出力、リセット回路
としてビン８４の入力を選択し、フリップフロップへの
入力としてとン８３ととン８７を選択する。これはレジ
スタ回路が、１つの２ビット巾のレジスタとして動作す
ることを意味し、２つのフリップフロップ７０ｇ、７０
ｂに対しては、共通のロード／ホールド回路、リセット
回路が働いている。
タがシフトインされて、フリップフロップ７７ｂが“１
′″、フリップフロップ７７ａが“０″となると、モー
ド１となって、全マルチプレクサは上から２番目の入力
を選択する。この為、レジスタ回路は、ロード／ホール
ド回路の入力としてゲートフ１ａの出力、リセット回路
としてビン８４の入力を選択し、フリップフロップへの
入力としてとン８３ととン８７を選択する。これはレジ
スタ回路が、１つの２ビット巾のレジスタとして動作す
ることを意味し、２つのフリップフロップ７０ｇ、７０
ｂに対しては、共通のロード／ホールド回路、リセット
回路が働いている。
（Ｃ）：ビン１００が１″、でフリップ７０ツブ７７ｂ
が１１ Ｑ Ｉｌ＋、フリップフロップ７７ａが１″に
なると、モード２になって、マルチプレクサは上から３
番目の入力を選択する。この為、レジスタ回路のフリッ
プフロップ７０ａは、ロード／ホールド回路の人力とし
てゲート７１ａの出力、リセット回路としてビン８４の
入力を選択する。一方、フリップフロップ７０ｂは、ロ
ード／ホールド回路の入力として、ゲート７１ｂの出力
、リセット回路としてビン８８の入力を選択する。これ
は、レジスタ回路が、１ビット巾の２つのレジスタとし
て動作することを意味し、２つのフリップフロップ７０
ａ、７０ｂに対しては、それぞれ独立したロード／ホー
ルド回路、リセット回路が働いている。 尚、クロック
は全フリップフロップ７０ａ、７０ｂ、７７ａ、７７ｂ
。
が１１ Ｑ Ｉｌ＋、フリップフロップ７７ａが１″に
なると、モード２になって、マルチプレクサは上から３
番目の入力を選択する。この為、レジスタ回路のフリッ
プフロップ７０ａは、ロード／ホールド回路の人力とし
てゲート７１ａの出力、リセット回路としてビン８４の
入力を選択する。一方、フリップフロップ７０ｂは、ロ
ード／ホールド回路の入力として、ゲート７１ｂの出力
、リセット回路としてビン８８の入力を選択する。これ
は、レジスタ回路が、１ビット巾の２つのレジスタとし
て動作することを意味し、２つのフリップフロップ７０
ａ、７０ｂに対しては、それぞれ独立したロード／ホー
ルド回路、リセット回路が働いている。 尚、クロック
は全フリップフロップ７０ａ、７０ｂ、７７ａ、７７ｂ
。
７４ａ、７４ｂに共通であり、配線は図示されていない
。第７図の記号は、第６図（Ｃ）、（ｄ）の記号にそれ
ぞれ対応している。
。第７図の記号は、第６図（Ｃ）、（ｄ）の記号にそれ
ぞれ対応している。
以上述べた様に、レジスタ回路は、人力ゲートセルと、
マルチプレクサセルと、フリップフロップセルと、出力
ゲートセルとで作られた特殊な種々のＩＣゲートアレイ
チップに成り得る。すなわち、レジスタ回路において、
フリップフロップセルは違った巾のレジスタに分割出来
たし、モードによっては個々のフリップフロップセルと
しても使用出来た。そして、形成されたそれぞれのレジ
スタは、独自にコントロールされることはもちろんであ
る。
マルチプレクサセルと、フリップフロップセルと、出力
ゲートセルとで作られた特殊な種々のＩＣゲートアレイ
チップに成り得る。すなわち、レジスタ回路において、
フリップフロップセルは違った巾のレジスタに分割出来
たし、モードによっては個々のフリップフロップセルと
しても使用出来た。そして、形成されたそれぞれのレジ
スタは、独自にコントロールされることはもちろんであ
る。
又、所定数のフリップフロップセルを含むインバートコ
ントロール回路は、フリップフロップセルからの出力を
種々に変換する機能を持っている。
ントロール回路は、フリップフロップセルからの出力を
種々に変換する機能を持っている。
又、所定数のフリップフロップセルを含むモードコント
ロール回路は、マルチプレクサセルに対する種々の入力
信号の選択をコントロールする機能を持っている。
ロール回路は、マルチプレクサセルに対する種々の入力
信号の選択をコントロールする機能を持っている。
更に、専用ビンがあって、該ビンは前記モードコントロ
ールに優先して全７リツプフロツプセルを１本のシフト
レジスタにつなぎ変えて保守用として使用し、このとき
は前記モードコントロール回路やインバートコントロー
ル回路にも自由にデータをセット出来る。
ールに優先して全７リツプフロツプセルを１本のシフト
レジスタにつなぎ変えて保守用として使用し、このとき
は前記モードコントロール回路やインバートコントロー
ル回路にも自由にデータをセット出来る。
尚、本発明の開示によって、本発明の精神と視野から出
ることなく当業者による種々の変化や変形が行なわれる
だろう。たとえば、本実施例は６８ビンのレジスタ回路
について述べたが、ビンの数は６８ピンに限らない。又
、それぞれの機能を行なうビンの数、出力の反転以外の
他の機能を果たす内部フリップフロップ、フリップフロ
ップの他の機能動作、フリップフロップの出力への組み
合わさった機能の追加、フリップフロップの分割の仕方
、出力の変換方法、入力の選択の仕方等、又は前記複数
の組合わせによる種々の変形が実現出来る。
ることなく当業者による種々の変化や変形が行なわれる
だろう。たとえば、本実施例は６８ビンのレジスタ回路
について述べたが、ビンの数は６８ピンに限らない。又
、それぞれの機能を行なうビンの数、出力の反転以外の
他の機能を果たす内部フリップフロップ、フリップフロ
ップの他の機能動作、フリップフロップの出力への組み
合わさった機能の追加、フリップフロップの分割の仕方
、出力の変換方法、入力の選択の仕方等、又は前記複数
の組合わせによる種々の変形が実現出来る。
［発明の効果］
本発明によれば、用途に応じたＩＣチップを作成出来る
と共に、該ＩＣチップは用途に応じてＩＣチップ内のレ
ジスタを任意のレジスタ巾で分割出来、又、種々の出力
を提供出来、更に、簡単に保守の出来る汎用のレジスタ
回路及びその集積回路を提供出来る。
と共に、該ＩＣチップは用途に応じてＩＣチップ内のレ
ジスタを任意のレジスタ巾で分割出来、又、種々の出力
を提供出来、更に、簡単に保守の出来る汎用のレジスタ
回路及びその集積回路を提供出来る。
本発明のレジスタ回路及びその集積回路を使用すること
により、計算機の設計者は回路が違う毎にいちいちその
細部まで設計することなく、本発明のレジスタ回路及び
その集積回路の接続方法を示すだけでよい。
により、計算機の設計者は回路が違う毎にいちいちその
細部まで設計することなく、本発明のレジスタ回路及び
その集積回路の接続方法を示すだけでよい。
更に、本発明のレジスタ回路及びその集積回路を相互接
続して、それぞれ多くの異なるモードに置くことにより
、１ビットから使用されたフリップフロップセルの上限
のビットまでの巾を持つ汎用のレジスタを形成出来る。
続して、それぞれ多くの異なるモードに置くことにより
、１ビットから使用されたフリップフロップセルの上限
のビットまでの巾を持つ汎用のレジスタを形成出来る。
第１図はレジスタ回路の概略図、
第２図、第３図、第４図はレジスタ回路のモード側口、
第５図はチップ上のセル配置図、
第６図（ａ）〜（ｄ）はセルの代表例図、第７図はレジ
スタ回路の動作説明図である。 図中、１０・・・フリップフロップ、１１・・・ロード
／ホールド回路、１２・・・リセット回路、１３・・・
クロック回路、１４・・・インバータ回路、１５・・・
インバータベクトルである。
スタ回路の動作説明図である。 図中、１０・・・フリップフロップ、１１・・・ロード
／ホールド回路、１２・・・リセット回路、１３・・・
クロック回路、１４・・・インバータ回路、１５・・・
インバータベクトルである。
Claims (10)
- （１）複数のフリップフロップ回路と、該フリップフロ
ップ回路の各々に接続する複数の出力回路と、複数の入
力回路と、該入力回路と前記フリップフロップ回路とに
接続する切り換え手段とを備えるレジスタ回路であつて
、前記切り換え手段の切り換えにより、１ビットから前
記複数のフリップフロップ回路の個数までのｎビットの
巾のレジスタを形成することを特徴とするレジスタ回路
。 - （２）切り換え手段には、レジスタを形成する為に接続
するフリップフロップ回路の数を指示するために、モー
ドコントロール手段が接続されていることを特徴とする
特許請求の範囲第１項記載のレジスタ回路。 - （３）切り換え手段は、各々のフリップフロップ回路と
入力回路とに接続した、マルチプレクサ回路であること
を特徴とする特許請求の範囲第１項記載のレジスタ回路
。 - （４）マルチプレクサ回路は、次の下位段のフリップフ
ロップの出力回路と接続して、１本のシフトレジスタを
形成することを特徴とする特許請求の範囲第３項記載の
レジスタ回路。 - （５）モードコントロール手段は、レジスタを形成する
為に接続するフリップフロップの数を指示するために、
フリップフロップに接続されると共に、モード指示信号
を受信するために、シフトレジスタの出力に接続される
ことを特徴とする特許請求の範囲第４項記載のレジスタ
回路。 - （６）複数のフリップフロップ回路と、該フリツプフロ
ツプ回路の各々に接続する複数の出力回路と、複数の入
力回路と、該入力回路と前記フリップフロップ回路とに
接続する切り換え手段とを備えるレジスタ回路であつて
、前記切り換え手段の切り換えにより、１ビットから前
記複数のフリップフロップ回路の個数までのｎビットの
巾のレジスタを形成することを特徴とする集積回路。 - （７）切り換え手段には、レジスタを形成する為に接続
するフリップフロップ回路の数を指示するために、モー
ドコントロール手段が接続されていることを特徴とする
特許請求の範囲第６項記載の集積回路。 - （８）切り換え手段は、各々のフリップフロップ回路と
入力回路とに接続した、マルチプレクサ回路であること
を特徴とする特許請求の範囲第６項記載の集積回路。 - （９）マルチプレクサ回路は、次の下位段のフリップフ
ロップの出力回路と接続して、１本のシフトレジスタを
形成することを特徴とする特許請求の範囲第８項記載の
集積回路。 - （１０）モードコントロール手段は、レジスタを形成す
る為に接続するフリップフロップの数を指示するために
、フリップフロップに接続されると共に、モード指示信
号を受信するために、シフトレジスタの出力に接続され
ることを特徴とする特許請求の範囲第９項記載の集積回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US678027 | 1984-12-04 | ||
| US06/678,027 US4686691A (en) | 1984-12-04 | 1984-12-04 | Multi-purpose register for data and control paths having different path widths |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61239492A true JPS61239492A (ja) | 1986-10-24 |
| JPH0769781B2 JPH0769781B2 (ja) | 1995-07-31 |
Family
ID=24721088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60271685A Expired - Fee Related JPH0769781B2 (ja) | 1984-12-04 | 1985-12-04 | レジスタ回路及びその集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4686691A (ja) |
| JP (1) | JPH0769781B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5008905A (en) * | 1988-06-20 | 1991-04-16 | Hughes Aircraft Company | Universal shift register employing a matrix of transmission gates |
| JPH0210417A (ja) * | 1988-06-28 | 1990-01-16 | Fujitsu Ltd | カウンタ回路 |
| US5146577A (en) * | 1989-04-10 | 1992-09-08 | Motorola, Inc. | Serial data circuit with randomly-accessed registers of different bit length |
| JP3134449B2 (ja) * | 1992-02-13 | 2001-02-13 | 日本電気株式会社 | シリアル・パラレル変換回路 |
| DE59206714D1 (de) * | 1992-08-05 | 1996-08-08 | Siemens Ag | Informationsübertragungsverfahren zur Übertragung digitaler Informationen |
| AU1433495A (en) * | 1993-12-12 | 1995-06-27 | Asp Solutions Usa, Inc. | Apparatus and method for signal processing |
| US20070081396A1 (en) * | 2005-10-06 | 2007-04-12 | Gordon Tarl S | System and method for multi-use eFuse macro |
| US7352602B2 (en) | 2005-12-30 | 2008-04-01 | Micron Technology, Inc. | Configurable inputs and outputs for memory stacking system and method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5515682U (ja) * | 1978-07-18 | 1980-01-31 | ||
| JPS5690342A (en) * | 1979-12-20 | 1981-07-22 | Ibm | Processor |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3605024A (en) * | 1970-06-01 | 1971-09-14 | Goodyear Aerospace Corp | Apparatus for shifting data in a long register |
| JPS5515682B2 (ja) * | 1972-11-25 | 1980-04-25 | ||
| US4176400A (en) * | 1977-08-10 | 1979-11-27 | Teletype Corporation | Buffer storage and control |
| JPS5668033A (en) * | 1979-11-09 | 1981-06-08 | Fujitsu Ltd | Logic circuit |
| JPS5694589A (en) * | 1979-12-27 | 1981-07-31 | Nec Corp | Memory device |
-
1984
- 1984-12-04 US US06/678,027 patent/US4686691A/en not_active Expired - Lifetime
-
1985
- 1985-12-04 JP JP60271685A patent/JPH0769781B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5515682U (ja) * | 1978-07-18 | 1980-01-31 | ||
| JPS5690342A (en) * | 1979-12-20 | 1981-07-22 | Ibm | Processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0769781B2 (ja) | 1995-07-31 |
| US4686691A (en) | 1987-08-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |