JPS61198758A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS61198758A JPS61198758A JP60039247A JP3924785A JPS61198758A JP S61198758 A JPS61198758 A JP S61198758A JP 60039247 A JP60039247 A JP 60039247A JP 3924785 A JP3924785 A JP 3924785A JP S61198758 A JPS61198758 A JP S61198758A
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- logic
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- logic lsi
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- Design And Manufacture Of Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、チップの機能がプログラマブルな半導体集積
回路を基本としてその複製集積回路を製造する方法に関
する。
回路を基本としてその複製集積回路を製造する方法に関
する。
近年、半導体集積回路に対する少量多品種の要求に伴い
、次のようなＬＳＩが出現している。
、次のようなＬＳＩが出現している。
（１）標準セル方式
ＬＳＩ内に使用される回路ブロックを予め計算機に登録
しておき、計算機の自動処理により、これらの回路ブロ
ックを配置・配線して所望の最終製品を得る。
しておき、計算機の自動処理により、これらの回路ブロ
ックを配置・配線して所望の最終製品を得る。
（２）ゲートアレイ方式
論理ゲートを構成する基本回路を予め基板上にアレイ状
に配置形成しておき、この上に標準セル方式と同様に自
動配線により配線パターンを決定して所望のＬＳＩを得
る。
に配置形成しておき、この上に標準セル方式と同様に自
動配線により配線パターンを決定して所望のＬＳＩを得
る。
これらは完全手設計のＬＳＩに比べると開発期間が短い
という利点を有する。しかしこれらの方式でも、リソグ
ラフィー技術を用いた製造工程が必要であり、設計完了
からＬＳＩ完成まで数週間ないし数カ月かかるという問
題がある。
という利点を有する。しかしこれらの方式でも、リソグ
ラフィー技術を用いた製造工程が必要であり、設計完了
からＬＳＩ完成まで数週間ないし数カ月かかるという問
題がある。
これに対して本出願人は先に、チップの機能を完全にフ
ィールド・プログラマブルとしたＬＳＩ方式を提案して
いる（特願昭５８−１５７７１８号）。その基本構成は
第２図に示す通りである。
ィールド・プログラマブルとしたＬＳＩ方式を提案して
いる（特願昭５８−１５７７１８号）。その基本構成は
第２図に示す通りである。
図において、一つ以上の論理機能素子により構成された
回路ブロック２１１，２１２．・・・、２１Ｎは予め専
用ＩＣの手法により配線工程を終了した状態で基板に作
り込まれる。この回路ブロック領域２１に隣接して配線
領域が設けられ、ここに互いに交差する信号入力用配線
群２４と信号出力用配線群２３が配設される。各信号入
力用配線２４はそのままそれぞれ回路ブロックの信号入
力端子に接続される。各信号出力用配線２３はＴ７路を
なす分岐配線によりそれぞれ回路ブロックの信号出力端
子に接続される。そしてこの配線領域の信号出力用配線
群２３と信号入力用配線群２４の各交差部には、信号出
力用配線と信号入力用配線を接続づ゛るための電気的に
ＯＮ、ＯＦＦ状態を書込むことのできるスイッチ素子２
２が設けられている。スイッチ素子２２は例えば、Ｅ２
ＰＲＯＭや１ビツトメモリを備えたＭＯＳＦＥＴ等で
ある。
回路ブロック２１１，２１２．・・・、２１Ｎは予め専
用ＩＣの手法により配線工程を終了した状態で基板に作
り込まれる。この回路ブロック領域２１に隣接して配線
領域が設けられ、ここに互いに交差する信号入力用配線
群２４と信号出力用配線群２３が配設される。各信号入
力用配線２４はそのままそれぞれ回路ブロックの信号入
力端子に接続される。各信号出力用配線２３はＴ７路を
なす分岐配線によりそれぞれ回路ブロックの信号出力端
子に接続される。そしてこの配線領域の信号出力用配線
群２３と信号入力用配線群２４の各交差部には、信号出
力用配線と信号入力用配線を接続づ゛るための電気的に
ＯＮ、ＯＦＦ状態を書込むことのできるスイッチ素子２
２が設けられている。スイッチ素子２２は例えば、Ｅ２
ＰＲＯＭや１ビツトメモリを備えたＭＯＳＦＥＴ等で
ある。
この方式によれば、チップの機能がフィールド・プログ
ラマブルであるため、ユーザーは自分の手で電気的に論
理機能を書込むことにより、高い論理機能を備えた所望
のＬＳＩを著しく速く手にすることができる。しかも、
ある定まった論理機能を有する回路ブロックの入力信号
と出力信号を接続するという形式でＬＳＩの設計を行な
うことができ、ボード上での論理設計に慣れた設計者に
とっても理解しやすい。
ラマブルであるため、ユーザーは自分の手で電気的に論
理機能を書込むことにより、高い論理機能を備えた所望
のＬＳＩを著しく速く手にすることができる。しかも、
ある定まった論理機能を有する回路ブロックの入力信号
と出力信号を接続するという形式でＬＳＩの設計を行な
うことができ、ボード上での論理設計に慣れた設計者に
とっても理解しやすい。
ところでこの方式では、フィールドでユーザーが何度も
結線関係を変更したいという要求を満たすためには前述
のように、スイッチ素子としてＥ２ ＰＲＯＭのような
技術的に製造が難しく高価な素子を使うことが必要であ
る。この結果ＬＳＩチップは高価なものとなる。一方ユ
ーザーとしては、所望の論理ＬＳＩを構築した後、同じ
論理機能をもつ論理ＬＳＩチップを大量に確保したい場
合がある。これは、論理設計時に用いたのと同じプログ
ラマブルなＬＳＩチップを用いてスイッチ素子の結線状
態を同じように設定することにより可能である。しかし
前述のように、このプログラマブルなＬＳＩチップは高
価なスイッチ素子を大量に使用しているため、数多くの
同一チップを得るにはコストがかかりすぎる。
結線関係を変更したいという要求を満たすためには前述
のように、スイッチ素子としてＥ２ ＰＲＯＭのような
技術的に製造が難しく高価な素子を使うことが必要であ
る。この結果ＬＳＩチップは高価なものとなる。一方ユ
ーザーとしては、所望の論理ＬＳＩを構築した後、同じ
論理機能をもつ論理ＬＳＩチップを大量に確保したい場
合がある。これは、論理設計時に用いたのと同じプログ
ラマブルなＬＳＩチップを用いてスイッチ素子の結線状
態を同じように設定することにより可能である。しかし
前述のように、このプログラマブルなＬＳＩチップは高
価なスイッチ素子を大量に使用しているため、数多くの
同一チップを得るにはコストがかかりすぎる。
本発明は上記した点に鑑み、プログラマブルＬＳＩの結
線状態が確定した後、その論理ＬＳＩと同−論理ＬＳＩ
チップを大量に複製するに際して低コスト化を図った半
導体集積回路の製造方法を提供することを目的とする。
線状態が確定した後、その論理ＬＳＩと同−論理ＬＳＩ
チップを大量に複製するに際して低コスト化を図った半
導体集積回路の製造方法を提供することを目的とする。
本発明は、前）ホしたスイッチ・マトリクスによりチッ
プの機能をプログラマブルとしたＬＳＩにより基本論理
ＬＳＩを構築した後、この基本論理ＬＳＩのＯＮ状態の
スイッチ素子位置情報を用いてその位置にスルーホール
を形成するためのマスクを作製し、このマスクを用いて
、スイッチ素子形成工程を省略して他の部分のレイアウ
ト及び工程を基本論理ＬＳＩと同じとして基本論理ＬＳ
Ｉと同じ論理機能の論理ＬＳＩを複製するようにしたこ
とを特徴とする。
プの機能をプログラマブルとしたＬＳＩにより基本論理
ＬＳＩを構築した後、この基本論理ＬＳＩのＯＮ状態の
スイッチ素子位置情報を用いてその位置にスルーホール
を形成するためのマスクを作製し、このマスクを用いて
、スイッチ素子形成工程を省略して他の部分のレイアウ
ト及び工程を基本論理ＬＳＩと同じとして基本論理ＬＳ
Ｉと同じ論理機能の論理ＬＳＩを複製するようにしたこ
とを特徴とする。
本発明によれば、プログラマブルＬＳＩを用いて実現さ
れた論理機能をもつＬＳＩを、大量に且つ安価に複製す
ることができる。換言すれば本発明の方法によると、論
理ＬＳＩを量産する場合に、前述したスイッチ・マトリ
クスを用いたプログラマブルＬＳＩを日産用論理ＬＳＩ
実現のための設計手段として利用して、スイッチ素子の
結線関係を何度も変更して所望の論理機能を実現し、量
産される論理ＬＳＩはスイッチ・マトリクスを含まない
安価なものとすることができ、また複雑なスイッチ素子
を用いない分だけ信頼性の高い論理ＬＳＩ＠得ることが
できる。
れた論理機能をもつＬＳＩを、大量に且つ安価に複製す
ることができる。換言すれば本発明の方法によると、論
理ＬＳＩを量産する場合に、前述したスイッチ・マトリ
クスを用いたプログラマブルＬＳＩを日産用論理ＬＳＩ
実現のための設計手段として利用して、スイッチ素子の
結線関係を何度も変更して所望の論理機能を実現し、量
産される論理ＬＳＩはスイッチ・マトリクスを含まない
安価なものとすることができ、また複雑なスイッチ素子
を用いない分だけ信頼性の高い論理ＬＳＩ＠得ることが
できる。
以下本発明の詳細な説明する。
先ず、基本論理ＬＳＩを構築するプログラマブルＬＳＩ
のレイアウトを第２図を用いて説明する。
のレイアウトを第２図を用いて説明する。
図に示すように８１ウエーへの一辺に複数の回路ブロッ
ク２１１，２１２．・・・、２１Ｎが作り込まれて回路
ブロック領域２１が形成されている。各回路ブロックは
、４インプツトＮＡＮＤゲートなど、論理機能素子の一
つ以上により構成されている。この論理機能素子は例え
ば０ＭＯ８構成であり、専用ＩＣ即ち標準セル方式にお
ける手書きの標準セルあるいは配線済みのゲートアレイ
である。
ク２１１，２１２．・・・、２１Ｎが作り込まれて回路
ブロック領域２１が形成されている。各回路ブロックは
、４インプツトＮＡＮＤゲートなど、論理機能素子の一
つ以上により構成されている。この論理機能素子は例え
ば０ＭＯ８構成であり、専用ＩＣ即ち標準セル方式にお
ける手書きの標準セルあるいは配線済みのゲートアレイ
である。
複雑な論理機能素子は標準セル方式により種々の標準セ
ルを相互配線で組合わせて形成してもよい・具体的な回
路ブロック領域の構成例は次の通りである。
ルを相互配線で組合わせて形成してもよい・具体的な回
路ブロック領域の構成例は次の通りである。
（１）４インプツトＮＡＮＤゲートを２つもつブロック
・・・・・・１５個（２）２イ
ンプツトＮＡＮＤゲートを４つもつブロック
・・・・・・１４個（３）８インプツトＮＡ
ＮＤゲートを１つもつブロック
・・・・・・１個（４）４つのインバータをもつブロ
ック・・・・・・１００個 （５）８ビツトレジスタのブロック ・・・・・・１９
個（６）２つのＤタイプフリップ７０ツブをもつブロッ
ク ・・・・・・１９個（７）４
インプツトのＡＮＤゲートを２つもつブロック
・・・・・・１７個（８）２対１データ
・セレクタを４つもつブロック
・・・・・・ １３個（
９）４ビツト・バイナリカウンタを２つもつブロック
・・・・・・１１個（１０）２−
４ラインデコーダを２つもつブロック・・・・・・７個 （１１）３−８ラインデコーダをもつブロック・・・・
・・３゛個 ＜１２＞４−１セレクタを２つもつブロック・・・・・
・５個 （１３）８−１セレクタをもつブロック ・・・・・・
４個（１４）８ビット直列入カー並列出力シフトレジス
タをもつブロック ・・・・・・３個（１
５）８ビット並列入カー直列出力シフトレジスタをもつ
ブロック ・・・・・・３個（１６）８ビ
ット直列入カー直列出力シフトレジスタをもつブロック
・・・・・・２個（１７）単安定マルチ
バイブレータを２つもつブロック
００１６０．４個（１８） ２インプツトＯＲゲー
トを４つもつブロック
・・・・・・４ 個（１９
） ２インプツトＮＯＲゲートを４つもつブロック
・・・・・・３個（２０）ＡＮＤ
−ＯＲインバータを２つもつブロック
・・・・・
・３個（２１）６４ピットＲＡＭのブロック ・・・
・・・３個（２２）２インブｙ トＥＸｃＬＬＪｓ Ｉ
ＶＥ−ＯＲ’Ｆ’−トを４つもつブロック ・・
・・・・２個（２３） ４ビツト・コンパレータのブロ
ック・・・・・・３個 （２４）Ｊ−にフリップフロップを２つもつブロック
・・・・・・４個（２５）９ビツトの偶／奇パリテ
ィ・ジェネレータ／チェッカのブロック ・・
・・・・３個（２６） ４ビツト・バイナリ全加算器の
ブロック・・・・・・２個 （２７） ２インプツト・マルチプレクサを４つもつブ
ロック ・・・・・・５個（２８）
Ｓ−Ｒラッチを４つもつブロック・・・・・・２個（２
９）ＡＬＵのブロック ・・・・・・１個
（３０）８ビツト・アドレサブルラッチのブロック・・
・・・・１個 （３１）ルックアヘッド・キャリージェネレータのブロ
ック ・・・・・・１個以上、
２７４個のＭＳＩからなる回路ブロックが回路ブロック
領域２１に形成されて、一種のチップからあらゆる機能
のＬＳＩを作ることができるようにされている。各回路
ブロックの平均入力数は８、出力数は４である。論理機
能素子の入力部、出力部は回路ブロックの入力部、出力
部をなしている訳であるが、その出力部にはそれぞれ出
力バッファが設けられている（図示しない）。そして出
力部は１字路をなすように信号出力用配線２３に固定的
に接続され、入力部はこの出力用配線２３と交差する信
号入力用配線２４にそれぞれ接続されている。信号出力
用配線２３と信号入力用配線２４の各交差部にはそれぞ
れスイッチ素子２２が設けられている。このスイッチ素
子２２は外部からの制御によりＯＮ、ＯＦＦできるもの
で、これにより信号出力用配線２３と信号入力用配線２
４の接続を行ない得るようになっている。即ち入出力部
の結線は基本的に１スイツチで済み、１つの電流パスに
伴う等電位配線長は第２図から明らかなように、配線領
域の辺の長さをりとしたとき、平均２．５２になる。
・・・・・・１５個（２）２イ
ンプツトＮＡＮＤゲートを４つもつブロック
・・・・・・１４個（３）８インプツトＮＡ
ＮＤゲートを１つもつブロック
・・・・・・１個（４）４つのインバータをもつブロ
ック・・・・・・１００個 （５）８ビツトレジスタのブロック ・・・・・・１９
個（６）２つのＤタイプフリップ７０ツブをもつブロッ
ク ・・・・・・１９個（７）４
インプツトのＡＮＤゲートを２つもつブロック
・・・・・・１７個（８）２対１データ
・セレクタを４つもつブロック
・・・・・・ １３個（
９）４ビツト・バイナリカウンタを２つもつブロック
・・・・・・１１個（１０）２−
４ラインデコーダを２つもつブロック・・・・・・７個 （１１）３−８ラインデコーダをもつブロック・・・・
・・３゛個 ＜１２＞４−１セレクタを２つもつブロック・・・・・
・５個 （１３）８−１セレクタをもつブロック ・・・・・・
４個（１４）８ビット直列入カー並列出力シフトレジス
タをもつブロック ・・・・・・３個（１
５）８ビット並列入カー直列出力シフトレジスタをもつ
ブロック ・・・・・・３個（１６）８ビ
ット直列入カー直列出力シフトレジスタをもつブロック
・・・・・・２個（１７）単安定マルチ
バイブレータを２つもつブロック
００１６０．４個（１８） ２インプツトＯＲゲー
トを４つもつブロック
・・・・・・４ 個（１９
） ２インプツトＮＯＲゲートを４つもつブロック
・・・・・・３個（２０）ＡＮＤ
−ＯＲインバータを２つもつブロック
・・・・・
・３個（２１）６４ピットＲＡＭのブロック ・・・
・・・３個（２２）２インブｙ トＥＸｃＬＬＪｓ Ｉ
ＶＥ−ＯＲ’Ｆ’−トを４つもつブロック ・・
・・・・２個（２３） ４ビツト・コンパレータのブロ
ック・・・・・・３個 （２４）Ｊ−にフリップフロップを２つもつブロック
・・・・・・４個（２５）９ビツトの偶／奇パリテ
ィ・ジェネレータ／チェッカのブロック ・・
・・・・３個（２６） ４ビツト・バイナリ全加算器の
ブロック・・・・・・２個 （２７） ２インプツト・マルチプレクサを４つもつブ
ロック ・・・・・・５個（２８）
Ｓ−Ｒラッチを４つもつブロック・・・・・・２個（２
９）ＡＬＵのブロック ・・・・・・１個
（３０）８ビツト・アドレサブルラッチのブロック・・
・・・・１個 （３１）ルックアヘッド・キャリージェネレータのブロ
ック ・・・・・・１個以上、
２７４個のＭＳＩからなる回路ブロックが回路ブロック
領域２１に形成されて、一種のチップからあらゆる機能
のＬＳＩを作ることができるようにされている。各回路
ブロックの平均入力数は８、出力数は４である。論理機
能素子の入力部、出力部は回路ブロックの入力部、出力
部をなしている訳であるが、その出力部にはそれぞれ出
力バッファが設けられている（図示しない）。そして出
力部は１字路をなすように信号出力用配線２３に固定的
に接続され、入力部はこの出力用配線２３と交差する信
号入力用配線２４にそれぞれ接続されている。信号出力
用配線２３と信号入力用配線２４の各交差部にはそれぞ
れスイッチ素子２２が設けられている。このスイッチ素
子２２は外部からの制御によりＯＮ、ＯＦＦできるもの
で、これにより信号出力用配線２３と信号入力用配線２
４の接続を行ない得るようになっている。即ち入出力部
の結線は基本的に１スイツチで済み、１つの電流パスに
伴う等電位配線長は第２図から明らかなように、配線領
域の辺の長さをりとしたとき、平均２．５２になる。
このプログラマブルしＳＩを用いて、所望の論理機能を
もつ論理ＬＳＩを構築することができる。
もつ論理ＬＳＩを構築することができる。
こうして得られた論理ＬＳＩを基本論理ＬＳＩと呼ぶ。
本発明ではこの基本論理ＬＳＩと同じ論理機能をもつ論
理ＬＳＩを、スイッチ・マトリクスを用いることなく複
製する。すなわち、複製される論理ＬＳＩは、基本論理
ＬＳＩのＯＮ状態のスイッチ素子部分ではスルーホール
を介して信号入力用配線と信号出力用配線が直接接続さ
れるようにし、それ以外のレイアウトや製造工程は基本
論理ＬＳＩのそれと同じとする。
理ＬＳＩを、スイッチ・マトリクスを用いることなく複
製する。すなわち、複製される論理ＬＳＩは、基本論理
ＬＳＩのＯＮ状態のスイッチ素子部分ではスルーホール
を介して信号入力用配線と信号出力用配線が直接接続さ
れるようにし、それ以外のレイアウトや製造工程は基本
論理ＬＳＩのそれと同じとする。
このようにして複製される論理ＬＳＩのレイアウトを第
１図に示す。１１１，１１２．・・・。
１図に示す。１１１，１１２．・・・。
１１Ｎは回路ブロックであり、その構成及びレイアウト
は第２図の基本論理ＬＳＩと同じである。
は第２図の基本論理ＬＳＩと同じである。
第２層配線である信号出力用配線１２は黒丸で示すスル
ーホール１３の部分で１字路をなし、第１層配線１２−
を介して各回路ブロックに接続されている。この部分の
構成も第２図の基本論理ＬＳＩと同じである。１４は第
１層配線である信号入力用配線であり、これと信号出力
用配線１２の交差点の内所定箇所にスルーホール１５が
形成されて、このスルーホール１５を介して信号入力用
配線１４と信号出力用配線１２の結線が行なわれる。こ
のスルーホール１５の位置が、基本論理ＬＳＩでのＯＮ
状態のスイッチ素子位置の対応する。即ち、基本論理Ｌ
ＳＩのＯＮ状態のスイッチ素子位置情報に基づいてその
位置にスルーホールを形成するためのマスクを作製し、
これを用いて層間絶縁膜にスルーホールを形成すること
により、第１層配線である信号入力用配線１４と第２層
配線である信号出力用配線１２の間の結線関係を基本論
理ＬＳＩと同じにする。このような複製論理ＬＳＩは、
スイッチ・マトリクスを用いない点及び基本論理ＬＳＩ
のＯＮ状態のスイッチ素子位置にスルーホールを形成す
る点を除いて、基本論理ＬＳＩの製造条件と同じ条件で
作られる。
ーホール１３の部分で１字路をなし、第１層配線１２−
を介して各回路ブロックに接続されている。この部分の
構成も第２図の基本論理ＬＳＩと同じである。１４は第
１層配線である信号入力用配線であり、これと信号出力
用配線１２の交差点の内所定箇所にスルーホール１５が
形成されて、このスルーホール１５を介して信号入力用
配線１４と信号出力用配線１２の結線が行なわれる。こ
のスルーホール１５の位置が、基本論理ＬＳＩでのＯＮ
状態のスイッチ素子位置の対応する。即ち、基本論理Ｌ
ＳＩのＯＮ状態のスイッチ素子位置情報に基づいてその
位置にスルーホールを形成するためのマスクを作製し、
これを用いて層間絶縁膜にスルーホールを形成すること
により、第１層配線である信号入力用配線１４と第２層
配線である信号出力用配線１２の間の結線関係を基本論
理ＬＳＩと同じにする。このような複製論理ＬＳＩは、
スイッチ・マトリクスを用いない点及び基本論理ＬＳＩ
のＯＮ状態のスイッチ素子位置にスルーホールを形成す
る点を除いて、基本論理ＬＳＩの製造条件と同じ条件で
作られる。
以上のように本実施例によれば、スイッチ・マトリクス
を用いたプログラマブルＬＳＩにより実現した基本論理
ＬＳＩと同じ機能の論理ＬＳＩを簡単に複製することが
できる。しかも複製論理ＬＳＩは高価なスイッチ・マト
リクスを用いないから、大量に複製する場合にコスト的
に極めて有利である。またスイッチ素子に比べてスルー
ホールの作り易さは格段に優れており、信頼性の高い複
製論理ＬＳＩを得ることができる。
を用いたプログラマブルＬＳＩにより実現した基本論理
ＬＳＩと同じ機能の論理ＬＳＩを簡単に複製することが
できる。しかも複製論理ＬＳＩは高価なスイッチ・マト
リクスを用いないから、大量に複製する場合にコスト的
に極めて有利である。またスイッチ素子に比べてスルー
ホールの作り易さは格段に優れており、信頼性の高い複
製論理ＬＳＩを得ることができる。
第１図は本発明の一実施例による複製論理ＬＳＩのレイ
アウトを示す図、第２図はそのＬＳＩの基になるプログ
ラマブルＬＳＩのレイアウトを示す図である。 ２１ （２１１，２１２，・・・、２１Ｎ）・・・回路
ブロック、２２・・・スイッチ素子、２３・・・信号出
力用配線、２４・・・信号入力用配線、１１（１１１゜
１１２、・・・、１１Ｎ）・・・回路ブロック、１２・
・・信号出力用配線、１４・・・信号入力用配線、１５
・・・スルーホール。
アウトを示す図、第２図はそのＬＳＩの基になるプログ
ラマブルＬＳＩのレイアウトを示す図である。 ２１ （２１１，２１２，・・・、２１Ｎ）・・・回路
ブロック、２２・・・スイッチ素子、２３・・・信号出
力用配線、２４・・・信号入力用配線、１１（１１１゜
１１２、・・・、１１Ｎ）・・・回路ブロック、１２・
・・信号出力用配線、１４・・・信号入力用配線、１５
・・・スルーホール。
Claims (1)
- 基板に作り込まれた、それ自体論理機能を有し、かつ信
号の入力部及び信号の出力部を有する複数の回路ブロッ
クと、この複数の回路ブロックからなる回路ブロック領
域に隣接して前記基板上に形成された配線領域とを有し
、前記回路ブロック領域は複数種の論理機能素子の集合
から構成され、前記配線領域は互いに交わる信号入力用
配線群及び信号出力用配線群から構成され、前記信号入
力用配線群は各回路ブロックの信号入力部にそれぞれ接
続され、前記信号出力用配線群は各回路ブロックの信号
出力部にそれぞれ接続され、かつこれらの接続はその回
路ブロックが隣接する前記配線領域において行われ、前
記信号入力用配線群と前記信号出力用配線群との交差部
にはそれぞれスイッチ素子が設けられ、このスイッチ素
子のＯＮ、ＯＦＦ状態を制御することにより各回路ブロ
ック間の入出力関係が決定されて所望の論理回路が構築
される基本論理ＬＳＩを用いて、この基本論理ＬＳＩの
ＯＮ状態にあるスイッチ素子の位置情報を基にその位置
にのみスルーホールを形成するマスクを作製し、このマ
スクを用いて、スイッチ素子形成工程を省略して前記Ｏ
Ｎ状態のスイッチ素子位置でスルーホールを介して信号
入力用配線と信号出力用配線を接続する工程を設ける他
、他の部分のレイアウトと工程を前記基本論理ＬＳＩと
同一とする製造工程により前記基本論理ＬＳＩと同じ機
能を有する論理ＬＳＩを複製することを特徴とする半導
体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039247A JPS61198758A (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039247A JPS61198758A (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61198758A true JPS61198758A (ja) | 1986-09-03 |
Family
ID=12547800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60039247A Pending JPS61198758A (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61198758A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5252507A (en) * | 1990-03-30 | 1993-10-12 | Tactical Fabs, Inc. | Very high density wafer scale device architecture |
| US5315130A (en) * | 1990-03-30 | 1994-05-24 | Tactical Fabs, Inc. | Very high density wafer scale device architecture |
| JP2010258334A (ja) * | 2009-04-28 | 2010-11-11 | Hitachi Ltd | 薄膜トランジスタ装置およびその製造方法 |
-
1985
- 1985-02-28 JP JP60039247A patent/JPS61198758A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5252507A (en) * | 1990-03-30 | 1993-10-12 | Tactical Fabs, Inc. | Very high density wafer scale device architecture |
| US5315130A (en) * | 1990-03-30 | 1994-05-24 | Tactical Fabs, Inc. | Very high density wafer scale device architecture |
| US5514884A (en) * | 1990-03-30 | 1996-05-07 | Tactical Fabs, Inc. | Very high density wafer scale device architecture |
| JP2010258334A (ja) * | 2009-04-28 | 2010-11-11 | Hitachi Ltd | 薄膜トランジスタ装置およびその製造方法 |
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