JPS61198762A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS61198762A JPS61198762A JP60039288A JP3928885A JPS61198762A JP S61198762 A JPS61198762 A JP S61198762A JP 60039288 A JP60039288 A JP 60039288A JP 3928885 A JP3928885 A JP 3928885A JP S61198762 A JPS61198762 A JP S61198762A
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- JP
- Japan
- Prior art keywords
- circuit
- switch element
- wiring
- decoder
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、チップの機能がプログラマブルな半導体集積
回路に関する。
回路に関する。
Ｃ発明の技術的背景とその問題点〕
近年、半導体集積回路に対する少量多品種の要求に伴い
、次のようなＬＳＩが出現している。
、次のようなＬＳＩが出現している。
（１）標準セル方式
ＬＳＩ内に使用される回路ブロックを予め計算機に登録
しておき、計算機の自動処理により、これらの回路ブロ
ックを配置・配線して所望の最終製品を得る。
しておき、計算機の自動処理により、これらの回路ブロ
ックを配置・配線して所望の最終製品を得る。
（２）ゲートアレイ方式
論理ゲートを構成する基本回路を予め基板上にアレイ状
に配置形成しておき、この上に標準セル方式と同様に自
動配線により配線パターンを決定して所望のＬＳＩを得
る。
に配置形成しておき、この上に標準セル方式と同様に自
動配線により配線パターンを決定して所望のＬＳＩを得
る。
これらは完全手設計のＬＳＩに比べると開発期間が短い
という利点を有する。しかしこれらの方式でも、リソグ
ラフィー技術を用いた製造工程が必要であり、設計完了
からＬＳＩ完成まで数週間ないし数カ月かかるという問
題がある。
という利点を有する。しかしこれらの方式でも、リソグ
ラフィー技術を用いた製造工程が必要であり、設計完了
からＬＳＩ完成まで数週間ないし数カ月かかるという問
題がある。
これに対して本出願人は先に、チップの機能を完全にフ
ィールド・プログラマブルとしたＬＳＩ方式を提案して
いる（特願昭５８−１５７７１８号）。その基本構成は
第２図に示す通りである。
ィールド・プログラマブルとしたＬＳＩ方式を提案して
いる（特願昭５８−１５７７１８号）。その基本構成は
第２図に示す通りである。
図において、一つ以上の論理機能素子により構成された
回路ブロック２１１，２１２．・・・、２１Ｎは予め専
用ＩＣの手法により配線工程を終了した状態で基板に作
り込まれる。この回路ブロック領域２１に隣接して配線
領域が設けられ、ここに互いに交差する信号入力用配線
群２４と信号出力用配線群２３が配設される。各信号入
力用配線２４はそのままそれぞれ回路ブロックの信号入
力端子に接続される。各信号出力用配線２３はＴ字路を
なす分岐配線によりそれぞれ回路ブロックの信号出力端
子に接続される。そしてこの配線領域の信号出力用配線
群２３と信号入力用配線群２４の各交差部には、信号出
力用配線と信号入力用配線を接続するための電気的に○
Ｎ、ＯＦＦ状態を書込むことのできるスイッチ素子２２
が設けられている。スイッチ素子２２は例えば、Ｅ２
ＰＲＯＭやビットメモリを備えたＭＯＳＦＥＴ等である
。
回路ブロック２１１，２１２．・・・、２１Ｎは予め専
用ＩＣの手法により配線工程を終了した状態で基板に作
り込まれる。この回路ブロック領域２１に隣接して配線
領域が設けられ、ここに互いに交差する信号入力用配線
群２４と信号出力用配線群２３が配設される。各信号入
力用配線２４はそのままそれぞれ回路ブロックの信号入
力端子に接続される。各信号出力用配線２３はＴ字路を
なす分岐配線によりそれぞれ回路ブロックの信号出力端
子に接続される。そしてこの配線領域の信号出力用配線
群２３と信号入力用配線群２４の各交差部には、信号出
力用配線と信号入力用配線を接続するための電気的に○
Ｎ、ＯＦＦ状態を書込むことのできるスイッチ素子２２
が設けられている。スイッチ素子２２は例えば、Ｅ２
ＰＲＯＭやビットメモリを備えたＭＯＳＦＥＴ等である
。
この方式によれば、チップの機能がフィールド・プログ
ラマブルであるため、ユーザーは自分の手で電気的に論
理機能を書込むことにより、高い論理機能を備えた所望
のＬＳＩを著しく速く手にすることができる。しかも、
ある定まった論理機能を有する回路ブロックの入力信号
と出力信号を接続するという形式でＬＳＩの設計を行な
うことができ、ボード上での論理設計に慣れた設計者に
とっても理解しやすい。
ラマブルであるため、ユーザーは自分の手で電気的に論
理機能を書込むことにより、高い論理機能を備えた所望
のＬＳＩを著しく速く手にすることができる。しかも、
ある定まった論理機能を有する回路ブロックの入力信号
と出力信号を接続するという形式でＬＳＩの設計を行な
うことができ、ボード上での論理設計に慣れた設計者に
とっても理解しやすい。
ところでこの方式では、フィールドでユーザーが何度も
スイッチ素子の結線関係を変更して所望の論理機能を実
現するために、前述のように、スイッチ素子としてＥ２
ＰＲＯＭのような素子を用いる。また回路ブロックと
してはＭＳルベルのものを想定しており、これを大規模
に集積した場合スイッチ・マトリクス上の結線情報は非
常に複雑なものとなる。この複雑なスイッチ素子による
結線情報を例えば集積回路動作中にリアルタイムでチェ
ックすることができれば、論理回路設計にとってもまた
設計完了後の回路動作チェックにとっても有用である。
スイッチ素子の結線関係を変更して所望の論理機能を実
現するために、前述のように、スイッチ素子としてＥ２
ＰＲＯＭのような素子を用いる。また回路ブロックと
してはＭＳルベルのものを想定しており、これを大規模
に集積した場合スイッチ・マトリクス上の結線情報は非
常に複雑なものとなる。この複雑なスイッチ素子による
結線情報を例えば集積回路動作中にリアルタイムでチェ
ックすることができれば、論理回路設計にとってもまた
設計完了後の回路動作チェックにとっても有用である。
本発明は上記した点に鑑み、プログラマブルＬＳＩのス
イッチ素子による結線状態を回路動作中でもチェックす
ることができるようにした半導体集積回路を提供するこ
とを目的とする。
イッチ素子による結線状態を回路動作中でもチェックす
ることができるようにした半導体集積回路を提供するこ
とを目的とする。
本発明は、前述したスイッチ・マトリクスによリチップ
の機能をプログラマブルとしたＬＳＩについて、スイッ
チ素子のＯＮ、ＯＦＦ状態を結線情報として記憶し、そ
の情報をチップ外部に読出し可能としたスイッチ素子情
報記憶部を備えたことを特徴とする。
の機能をプログラマブルとしたＬＳＩについて、スイッ
チ素子のＯＮ、ＯＦＦ状態を結線情報として記憶し、そ
の情報をチップ外部に読出し可能としたスイッチ素子情
報記憶部を備えたことを特徴とする。
本発明によるプログラマブルＬＳＩは、回路動作を行わ
せながらリアルタイムで結線情報をチェックすることが
可能である。従って本発明によれば論理設計がし易くな
り、また論理設計完了後の回路動作特性のチェックをも
容易に行い得るプログラマブルＬＳＩが得られる。
せながらリアルタイムで結線情報をチェックすることが
可能である。従って本発明によれば論理設計がし易くな
り、また論理設計完了後の回路動作特性のチェックをも
容易に行い得るプログラマブルＬＳＩが得られる。
Ｃ発明の実施例］
以下本発明の詳細な説明する。
先ず第２図によりプログラマブルＬＳＩの基本レイアウ
トを説明する。
トを説明する。
図に示すようにＳｉウェーハの一辺に複数の回路ブロッ
ク２１１，２１２．・・・、２１Ｎが作り込まれて回路
ブロック領域２１が形成されている。
ク２１１，２１２．・・・、２１Ｎが作り込まれて回路
ブロック領域２１が形成されている。
各回路ブロックは、４インプットＮＡＮＤゲートなど、
論理機能素子の一つ以上により構成されている。この論
理機能素子は例えば０ＭＯ８構成であり、専用ＩＣ即ち
標準セル方式における手書きの標準セルあるいは配線済
みのゲートアレイである。複雑な論理機能素子は標準セ
ル方式により種々の標準セルを相互配線で組合わせて形
成してもよい。
論理機能素子の一つ以上により構成されている。この論
理機能素子は例えば０ＭＯ８構成であり、専用ＩＣ即ち
標準セル方式における手書きの標準セルあるいは配線済
みのゲートアレイである。複雑な論理機能素子は標準セ
ル方式により種々の標準セルを相互配線で組合わせて形
成してもよい。
具体的な回路ブロック領域の構成例は次の通りである。
（１）４インプツトＮＡＮＤゲートを２つもつブロック
・・・・・・１５個（２）２イ
ンプツトＮＡＮＤゲートを４つもつブロック
・・・・・・１４個（３）８インプツトＮＡ
ＮＤゲートを１つもつブロック
・・・・・・１個（４）４つのインバータをもつブロ
ック・・・・・・１００個 （５）８ビツトレジスタのブロック ・・・・・・１９
個（６）２つのＤタイプフリップフロップをもつブロッ
ク ・・・・・・１９個（７）４
インプツトのＡＮＤゲートを２つもつブロック
・・・・・・１７個（８）２対１データ
・セレクタを４つもつブロック
・・・・・・ １３
個（９）４ビツト・バイナリカウンタを２つもつブロ
ック ・・・・・・１１個＜１０
）２−４ラインデコーダを２つもつブロック・・・・・
・７個 （１１）３−８ラインデコーダをもつブロック・・・・
・・３個 （１２）４−１セレクタを２つもつブロック・・・・・
・５個 （１３）８−１セレクタをもつブロック ・・・・・・
４個（１４）８ビット直列人カー並列出力シフトレジス
タをもつブロック ・・・・・・３個（１
５）８ビット並列入カー直列出力シフトレジスタをもつ
ブロック ・・・・・・３個（１６）８ビ
ット直列入カー直列出力シフトレジスタをもつブロック
°−°−２個〈１７）単安定マルチバイ
ブレータを２つもつブロック
・・・・・・４個（１８） ２インプツトＯＲゲートを
４つもつブロック
・・・・・・４１１１（１９）
２インプツトＮＯＲゲートを４つもつブロック
・・・・・・３個＜２０）ＡＮＤ
−ＯＲインバータを２つもつブロック
・・・・・
・３１１Ｎ（２１）６４ビットＲＡＭのブロック ・
・・・・・３個＜２２）２−＋’ン７ットＥＸＣＬＬＩ
Ｓ ＩＶＥ−ＯＲゲートを４つもつブロック ・
・・・・・２個＜２３） ４ビツト・コンパレータのブ
ロック・・・・・・３個 （２４）Ｊ−にフリップフロップを２つもつブロック
・・・・・・ ４ 個＜２５）９ピツトの偶／奇
パリティ・ジェネレータ／チェッカのブロック
・・・・・・３個（２６）４ビツト・バイナリ全加算
器のブロック・・・・・・２個 （２７） ２インプツト・マルチプレクサを４つもつブ
ロック ・・・・・・５個（２８）
Ｓ−Ｒラッチを４つもつブロック・・・・・・２個（２
９）ＡＬｔＪのブロック ・・・・・・１
個（３０）８ビツト・アドレサプレラッチのブロック・
・・・・・１個 （３１）ルックアヘッド・キャリージェネレータのブロ
ック ・・・・・・１個以上、２７
４個のＭＳＩからなる回路ブロックが回路ブロック領域
２１に形成されて、一種のチップからあらゆる機能のＬ
ＳＩを作り出すことができるようになっている。各回路
ブロックの平均入力数は８、出力数は４である。論理機
能素子の入力部、出力部は回路ブロックの入力部、出力
部をなしている訳であるが、その出力部にはそれぞれ出
力バッファが設けられている（図示しない）。
・・・・・・１５個（２）２イ
ンプツトＮＡＮＤゲートを４つもつブロック
・・・・・・１４個（３）８インプツトＮＡ
ＮＤゲートを１つもつブロック
・・・・・・１個（４）４つのインバータをもつブロ
ック・・・・・・１００個 （５）８ビツトレジスタのブロック ・・・・・・１９
個（６）２つのＤタイプフリップフロップをもつブロッ
ク ・・・・・・１９個（７）４
インプツトのＡＮＤゲートを２つもつブロック
・・・・・・１７個（８）２対１データ
・セレクタを４つもつブロック
・・・・・・ １３
個（９）４ビツト・バイナリカウンタを２つもつブロ
ック ・・・・・・１１個＜１０
）２−４ラインデコーダを２つもつブロック・・・・・
・７個 （１１）３−８ラインデコーダをもつブロック・・・・
・・３個 （１２）４−１セレクタを２つもつブロック・・・・・
・５個 （１３）８−１セレクタをもつブロック ・・・・・・
４個（１４）８ビット直列人カー並列出力シフトレジス
タをもつブロック ・・・・・・３個（１
５）８ビット並列入カー直列出力シフトレジスタをもつ
ブロック ・・・・・・３個（１６）８ビ
ット直列入カー直列出力シフトレジスタをもつブロック
°−°−２個〈１７）単安定マルチバイ
ブレータを２つもつブロック
・・・・・・４個（１８） ２インプツトＯＲゲートを
４つもつブロック
・・・・・・４１１１（１９）
２インプツトＮＯＲゲートを４つもつブロック
・・・・・・３個＜２０）ＡＮＤ
−ＯＲインバータを２つもつブロック
・・・・・
・３１１Ｎ（２１）６４ビットＲＡＭのブロック ・
・・・・・３個＜２２）２−＋’ン７ットＥＸＣＬＬＩ
Ｓ ＩＶＥ−ＯＲゲートを４つもつブロック ・
・・・・・２個＜２３） ４ビツト・コンパレータのブ
ロック・・・・・・３個 （２４）Ｊ−にフリップフロップを２つもつブロック
・・・・・・ ４ 個＜２５）９ピツトの偶／奇
パリティ・ジェネレータ／チェッカのブロック
・・・・・・３個（２６）４ビツト・バイナリ全加算
器のブロック・・・・・・２個 （２７） ２インプツト・マルチプレクサを４つもつブ
ロック ・・・・・・５個（２８）
Ｓ−Ｒラッチを４つもつブロック・・・・・・２個（２
９）ＡＬｔＪのブロック ・・・・・・１
個（３０）８ビツト・アドレサプレラッチのブロック・
・・・・・１個 （３１）ルックアヘッド・キャリージェネレータのブロ
ック ・・・・・・１個以上、２７
４個のＭＳＩからなる回路ブロックが回路ブロック領域
２１に形成されて、一種のチップからあらゆる機能のＬ
ＳＩを作り出すことができるようになっている。各回路
ブロックの平均入力数は８、出力数は４である。論理機
能素子の入力部、出力部は回路ブロックの入力部、出力
部をなしている訳であるが、その出力部にはそれぞれ出
力バッファが設けられている（図示しない）。
回路ブロック出力部は１字路をなすように信号出力用配
線２３に固定的に接続され、入力部はこの出力用配線２
３と交差する信号入力用配線２４にそれぞれ接続されて
いる。信号出力用配線２３と信号入力用配線２４の各交
差部にはそれぞれスイッチ素子２２が設けられている。
線２３に固定的に接続され、入力部はこの出力用配線２
３と交差する信号入力用配線２４にそれぞれ接続されて
いる。信号出力用配線２３と信号入力用配線２４の各交
差部にはそれぞれスイッチ素子２２が設けられている。
このスイッチ素子２２は外部からの制御によりＯＮ、Ｏ
ＦＦ状態を電気的に書込めるＥ２ ＰＲＯＭであり、こ
れにより信号出力用配線２３と信号入力用配線２４の接
続を行ない得るようになっている。即ち入出力部の結線
は基本的に１スイツチで済み、１つの電流バスに伴う等
電位配線長は図から明らかなように、配線領域の辺の長
さをλとしたとき、平均２．５２になる。
ＦＦ状態を電気的に書込めるＥ２ ＰＲＯＭであり、こ
れにより信号出力用配線２３と信号入力用配線２４の接
続を行ない得るようになっている。即ち入出力部の結線
は基本的に１スイツチで済み、１つの電流バスに伴う等
電位配線長は図から明らかなように、配線領域の辺の長
さをλとしたとき、平均２．５２になる。
このようなプログラマブルＬＳＩにおいて本発明では、
論理機能を実現するための信号入力用配線２４と信号出
力用配線２３の結成状態を記憶するスイッチ素子情報記
憶部を設ける。その構成を第１図に示す。第１１図に示
す回路ブロック領域２１及びスイッチ素子２２はそれぞ
れ第２図の回路ブロック領域２１及びスイッチ素子２２
と同じである。第１図のＸ線１７及びＹ選択線１８はそ
れぞれスイッチ素子２２を選択して書込みを行うＸデコ
ーダ１１及びＹデコーダ１２の出力端子に接続されてい
る。これら選択線１７及び１８はスイッチ素子２２の書
込み制御端子につながるもので、第２図の信号出力用配
線２３及び信号入力用配線２４とは別のものであり、第
１図ではこれら信号出力用配線及び信号入力用配線は省
略しである。そしてこの実施例では、スイッチ素子２２
による入出力配線の結線情報を記憶する手段として、こ
れらの選択線１７及び１８に与えられる制御出力信号、
即ちＸデコーダ１１及びＹデコーダ１２の出力信号をそ
のまま用いてスイッチ素子２２のＯＮ、ＯＦＦ状態を記
憶するスイッチ素子情報記憶部１５を有する。このスイ
ッチ素子情報記憶部１５は、スイッチ素子２２と同じＥ
２ ＰＲＯＭを用いて構成されている。１３はデコーダ
制御回路、１４はＹデコーダ１２と同じデコーダ、１６
は読出し回路であり、１９は書込み制御信号入力端子、
２０はスイッチ情報記憶部１５の情報をチップ外部に読
み出すための出力端子である。
論理機能を実現するための信号入力用配線２４と信号出
力用配線２３の結成状態を記憶するスイッチ素子情報記
憶部を設ける。その構成を第１図に示す。第１１図に示
す回路ブロック領域２１及びスイッチ素子２２はそれぞ
れ第２図の回路ブロック領域２１及びスイッチ素子２２
と同じである。第１図のＸ線１７及びＹ選択線１８はそ
れぞれスイッチ素子２２を選択して書込みを行うＸデコ
ーダ１１及びＹデコーダ１２の出力端子に接続されてい
る。これら選択線１７及び１８はスイッチ素子２２の書
込み制御端子につながるもので、第２図の信号出力用配
線２３及び信号入力用配線２４とは別のものであり、第
１図ではこれら信号出力用配線及び信号入力用配線は省
略しである。そしてこの実施例では、スイッチ素子２２
による入出力配線の結線情報を記憶する手段として、こ
れらの選択線１７及び１８に与えられる制御出力信号、
即ちＸデコーダ１１及びＹデコーダ１２の出力信号をそ
のまま用いてスイッチ素子２２のＯＮ、ＯＦＦ状態を記
憶するスイッチ素子情報記憶部１５を有する。このスイ
ッチ素子情報記憶部１５は、スイッチ素子２２と同じＥ
２ ＰＲＯＭを用いて構成されている。１３はデコーダ
制御回路、１４はＹデコーダ１２と同じデコーダ、１６
は読出し回路であり、１９は書込み制御信号入力端子、
２０はスイッチ情報記憶部１５の情報をチップ外部に読
み出すための出力端子である。
今、スイッチ素子２２が、Ｘ方向１６００個、Ｙ方向８
００個のマトリクスとすると、入力端子１９はＸデコー
ダ１１用に１本、Ｙデコーダ１２用に１０本、書込み信
号用に１本の計２２本を要する。制御回路１３は書込み
信号が与えれると、入力信号を各デコーダに出力する６
×デコーダ１１の選択線１７に乗せられた出力はそのま
まスイッチ素子情報記憶部１５に伝達される。Ｙデコー
ダ１２への入力は途中で分岐してデコーダ１４に入り、
このデコーダ１４の出力がスイッチ素子情報記憶部１５
に供給される。
００個のマトリクスとすると、入力端子１９はＸデコー
ダ１１用に１本、Ｙデコーダ１２用に１０本、書込み信
号用に１本の計２２本を要する。制御回路１３は書込み
信号が与えれると、入力信号を各デコーダに出力する６
×デコーダ１１の選択線１７に乗せられた出力はそのま
まスイッチ素子情報記憶部１５に伝達される。Ｙデコー
ダ１２への入力は途中で分岐してデコーダ１４に入り、
このデコーダ１４の出力がスイッチ素子情報記憶部１５
に供給される。
こうしてこの実施例では、スイッチ素子２２による結線
情報のプログラムの際に同時に、スイッチ素子２２のＯ
Ｎ、ＯＦＦ状態に対応する情報がそのままスイッチ素子
情報記憶部１５に書込まれる。そしてユーザーは、所望
の論理回路を構成してこのプログラマブルＬＳＩの回路
動作中であっても、読出し回路１６によりスイッチ・マ
トリクスのプログラム情報をチップ外部に読み出してチ
ェックすることができる。
情報のプログラムの際に同時に、スイッチ素子２２のＯ
Ｎ、ＯＦＦ状態に対応する情報がそのままスイッチ素子
情報記憶部１５に書込まれる。そしてユーザーは、所望
の論理回路を構成してこのプログラマブルＬＳＩの回路
動作中であっても、読出し回路１６によりスイッチ・マ
トリクスのプログラム情報をチップ外部に読み出してチ
ェックすることができる。
以上のようにこの実施例によれば、論理回路設計にとっ
ても、また論理回路設計後の回路動作チェックにとって
も有用なプログラマブルＬＳＩが得られる。この実施例
の場合、スイッチ素子情報記憶部１５は配線領域のスイ
ッチ・マトリクスと基本的に同じ構成であるが、ここは
回路ブロック領域２１へのＴ字路をなす配線が必要でな
い分だけ占有面積が小さくて済む。
ても、また論理回路設計後の回路動作チェックにとって
も有用なプログラマブルＬＳＩが得られる。この実施例
の場合、スイッチ素子情報記憶部１５は配線領域のスイ
ッチ・マトリクスと基本的に同じ構成であるが、ここは
回路ブロック領域２１へのＴ字路をなす配線が必要でな
い分だけ占有面積が小さくて済む。
なお本発明は上記実施例に限られるものではなく、その
趣旨を逸脱しない範囲で種々変形実施することができる
。
趣旨を逸脱しない範囲で種々変形実施することができる
。
第１図は本発明の一実施例のプログラマブルＬＳＩの構
成を示す図、第２図はその基本となるプログラマブルＬ
ＳＩの構成を示す図である。 ２１１．２１２．・・・、２１Ｎ・・・回路ブロック、
２２・・・スイッチ素子、２３・・・信号出力用配線、
２４・・・信号入力用配線、１１・・・Ｘデコーダ、１
２・・・Ｙデコーダ、１３・・・制御回路、１４・・・
デコーダ、１５・・・スイッチ素子情報記憶部、１６・
・・読出し回路、１７・・・Ｘ選択線、１８・・・Ｙ選
択線、１９・・・入力端子、２０・・・出力端子。 出願人代理人 弁理士 鈴江武彦 第１図 第２図
成を示す図、第２図はその基本となるプログラマブルＬ
ＳＩの構成を示す図である。 ２１１．２１２．・・・、２１Ｎ・・・回路ブロック、
２２・・・スイッチ素子、２３・・・信号出力用配線、
２４・・・信号入力用配線、１１・・・Ｘデコーダ、１
２・・・Ｙデコーダ、１３・・・制御回路、１４・・・
デコーダ、１５・・・スイッチ素子情報記憶部、１６・
・・読出し回路、１７・・・Ｘ選択線、１８・・・Ｙ選
択線、１９・・・入力端子、２０・・・出力端子。 出願人代理人 弁理士 鈴江武彦 第１図 第２図
Claims (2)
- （１）基板に作り込まれた、それ自体論理機能を有し、
かつ信号の入力部及び信号の出力部を有する複数の回路
ブロックと、この複数の回路ブロックからなる回路ブロ
ック領域に隣接して前記基板上に形成された配線領域と
を有し、前記回路ブロック領域は複数種の論理機能素子
の集合から構成され、前記配線領域は互いに交わる信号
入力用配線群及び信号出力用配線群から構成され、前記
信号入力用配線群は各回路ブロックの信号入力部にそれ
ぞれ接続され、前記信号出力用配線群は各回路ブロック
の信号出力部にそれぞれ接続され、かつこれらの接続は
その回路ブロックが隣接する前記配線領域において行わ
れ、前記信号入力用配線群と前記信号出力用配線群との
交差部にはそれぞれスイッチ素子が設けられ、このスイ
ッチ素子のＯＮ、ＯＦＦ状態を制御することにより各回
路ブロック間の入出力関係が決定されて所望の論理回路
が構築される集積回路であつて、前記スイッチ素子のＯ
Ｎ、ＯＦＦ状態を記憶し、その情報をチップ外部に読出
し可能としたスイッチ素子情報記憶部を有することを特
徴とする半導体集積回路。 - （２）スイッチ素子がＥ＾２ＰＲＯＭであり、スイッチ
素子情報記憶部の記憶セルがスイッチ素子と同じＥ＾２
ＰＲＯＭである特許請求の範囲第１項記載の半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039288A JPS61198762A (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039288A JPS61198762A (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61198762A true JPS61198762A (ja) | 1986-09-03 |
Family
ID=12548966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60039288A Pending JPS61198762A (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61198762A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008054028A1 (ja) * | 2006-11-02 | 2010-02-25 | トヨタ自動車株式会社 | 流体伝動装置 |
-
1985
- 1985-02-28 JP JP60039288A patent/JPS61198762A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008054028A1 (ja) * | 2006-11-02 | 2010-02-25 | トヨタ自動車株式会社 | 流体伝動装置 |
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