JPS61198760A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS61198760A JPS61198760A JP60039249A JP3924985A JPS61198760A JP S61198760 A JPS61198760 A JP S61198760A JP 60039249 A JP60039249 A JP 60039249A JP 3924985 A JP3924985 A JP 3924985A JP S61198760 A JPS61198760 A JP S61198760A
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- Japan
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- switch element
- signal output
- signal input
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- Design And Manufacture Of Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はチップの機能がプログラマブルな半導体集積回
路に関する。
路に関する。
（発明の技術的背景とその問題点）
近年、半導体集積回路に対する少量多品種の要求に伴い
、次のようなＬＳＩが出現している。
、次のようなＬＳＩが出現している。
（１）標準セル方式
ＬＳＩ内に使用される回路ブロックを予め計算機に登録
しておき、計算機の自動処理により、これらの回路ブロ
ックを配置・配線して所望の最終製品を得る。
しておき、計算機の自動処理により、これらの回路ブロ
ックを配置・配線して所望の最終製品を得る。
（２）ゲートアレイ方式
論理ゲートを構成する基本回路を予め基板上にアレイ状
に配置形成しておき、この上に標準セル方式と同様に自
動配線により配線パターンを決定して所望のＬＳＩを得
る。
に配置形成しておき、この上に標準セル方式と同様に自
動配線により配線パターンを決定して所望のＬＳＩを得
る。
これらは完全手設計のＬＳＩに比べると開発期間が短い
という利点を有する。しかしこれらの方式でも、リソグ
ラフィー技術を用いた製造工程が必要であり、設計完了
からＬＳＩ完成まで数週間ないし数カ月かかるという問
題がある。
という利点を有する。しかしこれらの方式でも、リソグ
ラフィー技術を用いた製造工程が必要であり、設計完了
からＬＳＩ完成まで数週間ないし数カ月かかるという問
題がある。
これに対して本出願人は先に、チップの機能を完全にフ
ィールド・プログラマブルとしたＬＳＩ方式を提案して
いる（特願昭５８−１５７７１８号）。その基本構成は
第２図に示す通りである。
ィールド・プログラマブルとしたＬＳＩ方式を提案して
いる（特願昭５８−１５７７１８号）。その基本構成は
第２図に示す通りである。
図において、一つ以上の論理機能素子により構成された
回路ブロック２’１ｒ、２１２．・・・、２１Ｎは予め
専用ＩＣの手法により配線工程を終了した状態で基板に
作り込まれる。この回路ブロック領域２１に隣接して配
線領域が設けられ、ここに互いに交差する信号入力用配
線群２４と信号出力用配線群２３が配設される。各信号
入力用配線２４はそのままそれぞれ回路ブロックの信号
入力端子に接続される。各信号出力用配線２３はＴ７路
をなす分岐配線によりそれぞれ回路ブロックの信号出力
端子に接続される。そしてこの配線領域の信号出力用配
線群２３と信号入力用配線群２４の各交差部には、信号
出力用配線と信号入力用配線を接続するための電気的に
ＯＮ、○ＦＦ状態を書込むことのできるスイッチ素子２
２が設けられている。スイッチ素子２２は例えば、Ｅ２
ＰＲＯＭや１ビツトメモリを備えたＭＯＳＦＥＴ等で
ある。
回路ブロック２’１ｒ、２１２．・・・、２１Ｎは予め
専用ＩＣの手法により配線工程を終了した状態で基板に
作り込まれる。この回路ブロック領域２１に隣接して配
線領域が設けられ、ここに互いに交差する信号入力用配
線群２４と信号出力用配線群２３が配設される。各信号
入力用配線２４はそのままそれぞれ回路ブロックの信号
入力端子に接続される。各信号出力用配線２３はＴ７路
をなす分岐配線によりそれぞれ回路ブロックの信号出力
端子に接続される。そしてこの配線領域の信号出力用配
線群２３と信号入力用配線群２４の各交差部には、信号
出力用配線と信号入力用配線を接続するための電気的に
ＯＮ、○ＦＦ状態を書込むことのできるスイッチ素子２
２が設けられている。スイッチ素子２２は例えば、Ｅ２
ＰＲＯＭや１ビツトメモリを備えたＭＯＳＦＥＴ等で
ある。
この方式によれば、チップの鏝能がフィールド・プログ
ラマブルであるため、ユーザーは自分の手で電気的に論
理機能を書込むことにより、高い論理機能を備えた所望
のＬＳＩを著しく速く手にすることができる。しかも、
ある定まった論理機能を有する回路ブロックの入力信号
と出力信号を接続するという形式でＬＳＩの設計を行な
うことができ、ボード上での論理設計に慣れた設計者に
とっても理解しやすい。
ラマブルであるため、ユーザーは自分の手で電気的に論
理機能を書込むことにより、高い論理機能を備えた所望
のＬＳＩを著しく速く手にすることができる。しかも、
ある定まった論理機能を有する回路ブロックの入力信号
と出力信号を接続するという形式でＬＳＩの設計を行な
うことができ、ボード上での論理設計に慣れた設計者に
とっても理解しやすい。
ところでこの方式では、フィールドでユーザーが何度も
結線関係を変更したいという要求を満たすためには前述
のように、スイッチ素子としてＥ２ ＰＲＯＭのような
技術的に製造が難しく高価な素子を使うことが必要であ
る。この結果ＬＳＩチップは高価なものとなる。またＭ
Ｏ８ＦＥＴ構造のスイッチ素子を用いると、これがＯＦ
Ｆ状態でも漏れ電流が存在する。この漏れ電流は回路の
誤動作の原因となるため、特別な対策を必要とする等、
ＬＳＩチップの設計、製造を複雑化する。
結線関係を変更したいという要求を満たすためには前述
のように、スイッチ素子としてＥ２ ＰＲＯＭのような
技術的に製造が難しく高価な素子を使うことが必要であ
る。この結果ＬＳＩチップは高価なものとなる。またＭ
Ｏ８ＦＥＴ構造のスイッチ素子を用いると、これがＯＦ
Ｆ状態でも漏れ電流が存在する。この漏れ電流は回路の
誤動作の原因となるため、特別な対策を必要とする等、
ＬＳＩチップの設計、製造を複雑化する。
本発明は上記した点に鑑み、スイッチ素子のＯＮ、ＯＦ
Ｆ書込みに関する自由度を犠牲にしてチップの低廉化を
図り、しかもスイッチ素子のもれ電流による誤動作防止
を可能とした、チップの機能がプログラマブルな半導体
集積回路を提供することを目的とする。
Ｆ書込みに関する自由度を犠牲にしてチップの低廉化を
図り、しかもスイッチ素子のもれ電流による誤動作防止
を可能とした、チップの機能がプログラマブルな半導体
集積回路を提供することを目的とする。
本発明は、前述したスイッチ・マトリクスによりチップ
の機能をプログラマブルとしたＬＳＩについて、そのス
イッチ素子として非可逆的にＯＮからＯＦＦにまたはＯ
ＦＦからＯＮに変化するスイッチ素子を用いたことを特
徴とする。
の機能をプログラマブルとしたＬＳＩについて、そのス
イッチ素子として非可逆的にＯＮからＯＦＦにまたはＯ
ＦＦからＯＮに変化するスイッチ素子を用いたことを特
徴とする。
〔発明の効果〕
本発明によれば、フィールドでユーザーが結線状態を設
計して所望の論理ＬＳＩを構築することが可能なプログ
ラマブルＬＳＩを得ることができる。特に本発明は、ス
イッチ素子として非可逆的にＯＮからＯＦＦにまたはＯ
ＦＦからＯＮに変化するものを用いることにより、例え
ばスイッチ素子として製造上も構造的にも複雑で高価な
Ｅ２ ＦＲＯＭを用いる場合に比べて、チップ価格を１
／１０〜１１５０にすることができる。結線関係を変更
したい場合には新たなチップをもって来て書込みを行な
っても、結線変更が１０〜５０回であればスイッチ素子
としてＥ２ＰＲＯＭを用いた場合とコスト的には変わら
ない。一般にこれだけ結線変更ができれば論理設計に支
障はないから、結局本発明によりコスト的に有利なプロ
グラマブルＬＳＩを提供することができる。
計して所望の論理ＬＳＩを構築することが可能なプログ
ラマブルＬＳＩを得ることができる。特に本発明は、ス
イッチ素子として非可逆的にＯＮからＯＦＦにまたはＯ
ＦＦからＯＮに変化するものを用いることにより、例え
ばスイッチ素子として製造上も構造的にも複雑で高価な
Ｅ２ ＦＲＯＭを用いる場合に比べて、チップ価格を１
／１０〜１１５０にすることができる。結線関係を変更
したい場合には新たなチップをもって来て書込みを行な
っても、結線変更が１０〜５０回であればスイッチ素子
としてＥ２ＰＲＯＭを用いた場合とコスト的には変わら
ない。一般にこれだけ結線変更ができれば論理設計に支
障はないから、結局本発明によりコスト的に有利なプロ
グラマブルＬＳＩを提供することができる。
またスイッチ素子としてヒユーズなどの簡単な構造のも
のを用いることができ、Ｅ２ ＰＲＯＭなどを用いる場
合に比べてスイッチ・マトリクス部分の占有面積をはる
かに小さくすることが可能になる。
のを用いることができ、Ｅ２ ＰＲＯＭなどを用いる場
合に比べてスイッチ・マトリクス部分の占有面積をはる
かに小さくすることが可能になる。
また本発明によるＬＳＩは、非可逆的スイッチ素子とし
て例えばヒユーズ等を用いれば、ＯＦＦ状態での漏れ電
流がなく、回路の誤動作を防止することができる。
て例えばヒユーズ等を用いれば、ＯＦＦ状態での漏れ電
流がなく、回路の誤動作を防止することができる。
一方、ヒユーズによるスイッチ素子はプログラマブル論
理アレイ（ＰＬＡ）と呼ばれる０Ｒ−ＡＮＤブレーン方
式によるプール代数表現の論理を実現させるＩＣに従来
より用いられており、信頼性の高い技術として知られて
いる。従って必要な論理機能をもつ回路ブロックを、ヒ
ユーズを用い、たフィールド・プログラマブルのＰＬＡ
でユーザーの好みで作ることも可能となる、という付加
的効果も得られる。
理アレイ（ＰＬＡ）と呼ばれる０Ｒ−ＡＮＤブレーン方
式によるプール代数表現の論理を実現させるＩＣに従来
より用いられており、信頼性の高い技術として知られて
いる。従って必要な論理機能をもつ回路ブロックを、ヒ
ユーズを用い、たフィールド・プログラマブルのＰＬＡ
でユーザーの好みで作ることも可能となる、という付加
的効果も得られる。
以下本発明の詳細な説明する。
先ず基本的レイアウトを第２図を用いて説明する。図に
示すように３ｉウエーへの一辺に複数の回路ブロック２
１１，２１２．・・・、２１Ｎが作り込まれて回路ブロ
ック領域２１が形成されている。
示すように３ｉウエーへの一辺に複数の回路ブロック２
１１，２１２．・・・、２１Ｎが作り込まれて回路ブロ
ック領域２１が形成されている。
各回路ブロックは、４インプツトＮＡＮＤゲートなど、
論理機能素子の一つ以上により構成されている。この論
理機能素子は例えば０ＭＯ８構成であり、専用ＩＣ即ち
標準セル方式における手書きの標準セルあるいは配線済
みのゲートアレイである。
論理機能素子の一つ以上により構成されている。この論
理機能素子は例えば０ＭＯ８構成であり、専用ＩＣ即ち
標準セル方式における手書きの標準セルあるいは配線済
みのゲートアレイである。
具体的な回路ブロック領域の構成例は次の通りである。
（１）４インプツトＮＡＮＤゲートを２つもつブロック
・・・・・・１５個（２）２イ
ンプツトＮＡＮＯゲートを４つもつブロック
・・・・・・１４個（３）８インプツトＮ
ＡＮＤゲートを１つもつブロック
・・・・・・１個（４）４つのインバータをもつブ
ロック・・・・・・１００個 （５）８ビツトレジスタのブロック ・・・・・・１９
個（６）２つのＤタイプフリップフロップをもつブロッ
ク ・・・・・・１９個（７）４
インプツトのＡＮＤゲートを２つもつブロック
・・・・・・１７個（８）２対１データ
・セレクタを４つもっブロック
・・・・・・ １３
個（９）４ビツト・バイナリカウンタを２つもつブロッ
ク ・・・・・・１１個（１０）
２−４ラインデコーダを２つもつブロック・・・・・・
７個 （１１）３−８ラインデコーダをもつブロック・・・・
・・３個 ＜１２）４−１セレクタを２つもつブロック・・・・・
・５個 （１３）８−１セレクタをもつブロック ・・・・・・
４個（１４） ８ビット直列入カー並列出力シフトレジ
スタをもつブロック ・・・・・・３個＜
１５）８ビット並列入カー直列出力シフトレジスタをも
つブロック ・・・・・・３個（１８）８
ピット直列入カー直列出力シフトレジスタをもつブロッ
ク ・・・・・・２個（１７）単安定マル
チバイブレータを２つもつブロック
・・・・・・４１１！（１８） ２インプツ
トＯＲゲートを４つもつブロック
・・・・・・４個
（１９） ２インプツトＮＯＲゲートを４つもつブロッ
ク ・・・・・・３個（２０
）ＡＮＤ−ＯＲインバータを２つもつブロック
・・・・・・３ 個（２１）６４ビットＲＡＭのブロッ
ク ・・・・・・３個（２２）２インプットＥＸＣＬ
ＵＳＩｖＥ−ＯＲゲートを４つもつブロック ・
・・・・・２個（２３） ４ビツト・コンパレータのブ
ロック・・・・・・３個 （２４）Ｊ−にフリップフロップを２つもつブロック
・・・・・・ ４ 個（２５） ９ビツトの偶／
奇パリティ・ジェネレータ／チェッカのブロック
・・・・・・３個（２６）４ビツト・バイナリ全加
算器のブロック・・・・・・２個 （２７） ２インプツト・マルチプレクサを４つもつブ
ロック ・・・・・・５個（２８）
Ｓ−Ｒラッチを４つもつブロック・・・・・・２個（２
９）ＡＬＵのブロック ・・・・・・１個
（３０）８ピツト・アドレサブＪレラッチのブロック・
・・・・・１個 （３１）ルックアヘッド・キャリージェネレータのブロ
ック ・・・・・・１個以上、２７
４ＷＡのＭＳＩからなる回路ブロックが回路ブロック領
域２１に形成されて、一種のチップからあらゆる機能の
ＬＳＩを作り出すことができるようにされている。各回
路ブロックの平均入力数は８、出力数は４である。論理
機能素子の入力部、出力部は回路ブロックの入力部、出
力部をなしている訳であるが、その出力部にはそれぞれ
出力バッファが設けられている（図示しない）。
・・・・・・１５個（２）２イ
ンプツトＮＡＮＯゲートを４つもつブロック
・・・・・・１４個（３）８インプツトＮ
ＡＮＤゲートを１つもつブロック
・・・・・・１個（４）４つのインバータをもつブ
ロック・・・・・・１００個 （５）８ビツトレジスタのブロック ・・・・・・１９
個（６）２つのＤタイプフリップフロップをもつブロッ
ク ・・・・・・１９個（７）４
インプツトのＡＮＤゲートを２つもつブロック
・・・・・・１７個（８）２対１データ
・セレクタを４つもっブロック
・・・・・・ １３
個（９）４ビツト・バイナリカウンタを２つもつブロッ
ク ・・・・・・１１個（１０）
２−４ラインデコーダを２つもつブロック・・・・・・
７個 （１１）３−８ラインデコーダをもつブロック・・・・
・・３個 ＜１２）４−１セレクタを２つもつブロック・・・・・
・５個 （１３）８−１セレクタをもつブロック ・・・・・・
４個（１４） ８ビット直列入カー並列出力シフトレジ
スタをもつブロック ・・・・・・３個＜
１５）８ビット並列入カー直列出力シフトレジスタをも
つブロック ・・・・・・３個（１８）８
ピット直列入カー直列出力シフトレジスタをもつブロッ
ク ・・・・・・２個（１７）単安定マル
チバイブレータを２つもつブロック
・・・・・・４１１！（１８） ２インプツ
トＯＲゲートを４つもつブロック
・・・・・・４個
（１９） ２インプツトＮＯＲゲートを４つもつブロッ
ク ・・・・・・３個（２０
）ＡＮＤ−ＯＲインバータを２つもつブロック
・・・・・・３ 個（２１）６４ビットＲＡＭのブロッ
ク ・・・・・・３個（２２）２インプットＥＸＣＬ
ＵＳＩｖＥ−ＯＲゲートを４つもつブロック ・
・・・・・２個（２３） ４ビツト・コンパレータのブ
ロック・・・・・・３個 （２４）Ｊ−にフリップフロップを２つもつブロック
・・・・・・ ４ 個（２５） ９ビツトの偶／
奇パリティ・ジェネレータ／チェッカのブロック
・・・・・・３個（２６）４ビツト・バイナリ全加
算器のブロック・・・・・・２個 （２７） ２インプツト・マルチプレクサを４つもつブ
ロック ・・・・・・５個（２８）
Ｓ−Ｒラッチを４つもつブロック・・・・・・２個（２
９）ＡＬＵのブロック ・・・・・・１個
（３０）８ピツト・アドレサブＪレラッチのブロック・
・・・・・１個 （３１）ルックアヘッド・キャリージェネレータのブロ
ック ・・・・・・１個以上、２７
４ＷＡのＭＳＩからなる回路ブロックが回路ブロック領
域２１に形成されて、一種のチップからあらゆる機能の
ＬＳＩを作り出すことができるようにされている。各回
路ブロックの平均入力数は８、出力数は４である。論理
機能素子の入力部、出力部は回路ブロックの入力部、出
力部をなしている訳であるが、その出力部にはそれぞれ
出力バッファが設けられている（図示しない）。
そして出力部は１字路をなすように信号出力用配線２３
に固定的に接続され、入力部はこの出力用配線２３と交
差する信号入力用配線２４にそれぞれ接続されている。
に固定的に接続され、入力部はこの出力用配線２３と交
差する信号入力用配線２４にそれぞれ接続されている。
信号出力用配線２３と信号入力用配線２４の各交差部に
はそれぞれスイッチ素子２２が設けられている。このス
イッチ素子２２は外部からの制御により非可逆的にＯＮ
からＯＦＦに変化するもので、これにより信号出力用配
線２３と信号入力用配線２４の接続を行ない得るように
なっている。即ち入出力部の結線は基本的に１スイツチ
で済み、１つのＮ流パスに伴う等電位配線長は第２図か
ら明らかなように、配線領域の辺の長さを２としたとき
、平均２．５βになる。
はそれぞれスイッチ素子２２が設けられている。このス
イッチ素子２２は外部からの制御により非可逆的にＯＮ
からＯＦＦに変化するもので、これにより信号出力用配
線２３と信号入力用配線２４の接続を行ない得るように
なっている。即ち入出力部の結線は基本的に１スイツチ
で済み、１つのＮ流パスに伴う等電位配線長は第２図か
ら明らかなように、配線領域の辺の長さを２としたとき
、平均２．５βになる。
本発明の第１の実施例では、非可逆スイッチ素子２２と
してヒユーズを用いた。第１図は、そのスイッチ素子部
分を示す。１１は信号出力用配線、１２は信号入力用配
線であり、両配線はヒユーズ１３を介して接続されてい
る。このヒユーズ１３は、不純物がドープされた多結晶
シリコンにより作られ、通常の信号電圧（５Ｖ）では破
壊せず、信号伝達を行なう役割を果たす。
してヒユーズを用いた。第１図は、そのスイッチ素子部
分を示す。１１は信号出力用配線、１２は信号入力用配
線であり、両配線はヒユーズ１３を介して接続されてい
る。このヒユーズ１３は、不純物がドープされた多結晶
シリコンにより作られ、通常の信号電圧（５Ｖ）では破
壊せず、信号伝達を行なう役割を果たす。
ヒユーズ１３を切断して配線１１と１２を非接続とする
ためには、例えば配ｍ１１に＋１０Ｖを与え、配線１２
をＯ■とする。これによりヒユーズ１３は過大電流が流
れて発熱、熔断する。他の入出力信号配線の交差点にあ
るヒユーズは、入力配線、出力配線いずれか一方がフロ
ーティングであるため、熔断電流が流れることはなく、
従って目的とする位置のヒユーズのみを切断してＯＦＦ
とすることができる。
ためには、例えば配ｍ１１に＋１０Ｖを与え、配線１２
をＯ■とする。これによりヒユーズ１３は過大電流が流
れて発熱、熔断する。他の入出力信号配線の交差点にあ
るヒユーズは、入力配線、出力配線いずれか一方がフロ
ーティングであるため、熔断電流が流れることはなく、
従って目的とする位置のヒユーズのみを切断してＯＦＦ
とすることができる。
このヒユーズ技術を用いれば、従来のフィールドＰＬＡ
を回路ブロックとして用意することもできる。ＰＬＡは
プール代数で表現できる組合わせ論理回路しか実現する
ことができないが、ユーザーにとっては回路ブロックの
内容も自分の手で作ることができる、というプログラム
の自由度が増す。
を回路ブロックとして用意することもできる。ＰＬＡは
プール代数で表現できる組合わせ論理回路しか実現する
ことができないが、ユーザーにとっては回路ブロックの
内容も自分の手で作ることができる、というプログラム
の自由度が増す。
第３図にＦＰＬＡによる回路ブロックの例を示す。本発
明の他の実施例では、前述のＡＬＵブロックの代わりに
このＦＰＬＡブロックが用いられた。３１は信号入力線
群、３２は信号出力線群である。ＡＮＤブレーン３３及
びＯＲプレーン３４の中の配線の交点位置には非可逆ス
イッチ素子としてのヒユーズ３５が設けられ、そのＯＮ
状態によりＡＮＤ論理、ＯＲ論理を実現している。そし
てヒユーズ３５をプログラマブルに切断することにより
、任意の組合わせ論理が実現できるようになっている。
明の他の実施例では、前述のＡＬＵブロックの代わりに
このＦＰＬＡブロックが用いられた。３１は信号入力線
群、３２は信号出力線群である。ＡＮＤブレーン３３及
びＯＲプレーン３４の中の配線の交点位置には非可逆ス
イッチ素子としてのヒユーズ３５が設けられ、そのＯＮ
状態によりＡＮＤ論理、ＯＲ論理を実現している。そし
てヒユーズ３５をプログラマブルに切断することにより
、任意の組合わせ論理が実現できるようになっている。
第４図は本発明の別の実施例のスイッチ・マトリクスに
おけるスイッチ素子部分の構成を示す。
おけるスイッチ素子部分の構成を示す。
この実施例では信号出力用配線４１と信号出力線群ｌ！
４２の交差点に設ける非可逆スイッチ素子として、ダイ
オード４３．４４を互いに逆向きになるように直列接続
したダイオード回路を用いている。ダイオード４３．４
４が正常であれば、両配線４１．４２間は○ＦＦ状態で
ある。両配線４１゜４２間をＯＮにするためには、配線
４２をＯＶに保ち配線４１に＋１０Ｖを与える。これに
より、ダイオード４３は逆方向電圧が印加されて接合が
破壊され、非整流特性となって非可逆的にＯＮ状態とな
る。この状態で信号出力用配線４１の信号は信号入力用
配線４２に伝達されるが、更にＯＮ状態を確実にするた
めには、配線４１をＯＶに保ち、配線４２に＋１０Ｖを
与えてもう一方のダイオード４４をも破壊してＯＮ状態
とする。この一連のダイオード破壊の過程では、他の非
選択のスイッチ素子部分は信号出力用配線または信号入
力用配線のいずれか一方をフローティングに保つことに
より、ダイオード破壊を防止することができる。
４２の交差点に設ける非可逆スイッチ素子として、ダイ
オード４３．４４を互いに逆向きになるように直列接続
したダイオード回路を用いている。ダイオード４３．４
４が正常であれば、両配線４１．４２間は○ＦＦ状態で
ある。両配線４１゜４２間をＯＮにするためには、配線
４２をＯＶに保ち配線４１に＋１０Ｖを与える。これに
より、ダイオード４３は逆方向電圧が印加されて接合が
破壊され、非整流特性となって非可逆的にＯＮ状態とな
る。この状態で信号出力用配線４１の信号は信号入力用
配線４２に伝達されるが、更にＯＮ状態を確実にするた
めには、配線４１をＯＶに保ち、配線４２に＋１０Ｖを
与えてもう一方のダイオード４４をも破壊してＯＮ状態
とする。この一連のダイオード破壊の過程では、他の非
選択のスイッチ素子部分は信号出力用配線または信号入
力用配線のいずれか一方をフローティングに保つことに
より、ダイオード破壊を防止することができる。
このダイオード破壊方式による書込みは、ＦＰＬＡにも
適用することができるので、第３図の実施例と同様に回
路ブロックとしてこのダイオード破壊によるＦＰＬＡを
用いることも有用である。
適用することができるので、第３図の実施例と同様に回
路ブロックとしてこのダイオード破壊によるＦＰＬＡを
用いることも有用である。
更に使の実施例として、非可逆スイッチ素子としてヒユ
ーズなどの導体を用い、これを電子ビーム照射により切
断して書込みを行なうようにすることもできる。電子ビ
ームの径は１μｍ以下にすることが可能で、微細なスイ
ッチ・マトリクス上で精度よく目的とするヒユーズを切
断することができた。
ーズなどの導体を用い、これを電子ビーム照射により切
断して書込みを行なうようにすることもできる。電子ビ
ームの径は１μｍ以下にすることが可能で、微細なスイ
ッチ・マトリクス上で精度よく目的とするヒユーズを切
断することができた。
以上に述べたように本発明によれば、論理設計の自由度
は犠牲になるが、スイッチ・マトリクス部分の占有面積
が小さく、かつ極めて安価なプログラマブルＬＳＩを実
現することができる。
は犠牲になるが、スイッチ・マトリクス部分の占有面積
が小さく、かつ極めて安価なプログラマブルＬＳＩを実
現することができる。
第１図は本発明の一実施例におけるＬＳＩのスイッチ素
子部分の構成を示す図、第２図はそのＬＳＩの全体の基
本構成を示す図、第３図は他の実施例のＬＳＩにおける
回路ブロックの一つであるＦＰＬＡ構成を示す図、第４
図は更に他の実施例のＬＳＩにおけるスイッチ素子部分
の構成を示す図である。 ２１ （２１１，２１２、・・・、２１Ｎ）・・・回路
ブロック、２２・・・スイッチ素子、２３・・・信号出
力用配線、２４・・・信号入力用配線、１１・・・信号
出力用配線、１２・・・信号入力用配線、１３・・・ヒ
ユーズ（非可逆スイッチ素子）、３１・・・信号入力線
、３２・・・信号出力線、３３・・・ＡＮＤブレーン、
３４・・・ＯＲブレーン、３５・・・ヒユーズ（非可逆
スイッチ素子）、４１・・・信号出力用配線、４２・・
・信号入力用配線、４３．４４・・・ダイオード（非可
逆スイッチ素子）。
子部分の構成を示す図、第２図はそのＬＳＩの全体の基
本構成を示す図、第３図は他の実施例のＬＳＩにおける
回路ブロックの一つであるＦＰＬＡ構成を示す図、第４
図は更に他の実施例のＬＳＩにおけるスイッチ素子部分
の構成を示す図である。 ２１ （２１１，２１２、・・・、２１Ｎ）・・・回路
ブロック、２２・・・スイッチ素子、２３・・・信号出
力用配線、２４・・・信号入力用配線、１１・・・信号
出力用配線、１２・・・信号入力用配線、１３・・・ヒ
ユーズ（非可逆スイッチ素子）、３１・・・信号入力線
、３２・・・信号出力線、３３・・・ＡＮＤブレーン、
３４・・・ＯＲブレーン、３５・・・ヒユーズ（非可逆
スイッチ素子）、４１・・・信号出力用配線、４２・・
・信号入力用配線、４３．４４・・・ダイオード（非可
逆スイッチ素子）。
Claims (4)
- （１）基板に作り込まれた、それ自体論理機能を有し、
かつ信号の入力部及び信号の出力部を有する複数の回路
ブロックと、この複数の回路ブロックからなる回路ブロ
ック領域に隣接して前記基板上に形成された配線領域と
を有し、前記回路ブロック領域は複数種の論理機能素子
の集合から構成され、前記配線領域は互いに交わる信号
入力用配線群及び信号出力用配線群から構成され、前記
信号入力用配線群は各回路ブロックの信号入力部にそれ
ぞれ接続され、前記信号出力用配線群は各回路ブロック
の信号出力部にそれぞれ接続され、かつこれらの接続は
その回路ブロックが隣接する前記配線領域において行わ
れ、前記信号入力用配線群と前記信号出力用配線群との
交差部にはそれぞれスイッチ素子が設けられ、このスイ
ッチ素子のＯＮ、ＯＦＦ状態を制御することにより各回
路ブロック間の入出力関係が決定され所望の集積回路が
構築されるものであつて、前記スイッチ素子として、非
可逆的にＯＮからＯＦＦにまたはＯＦＦからＯＮに変化
するスイッチ素子を用いたことを特徴とする半導体集積
回路。 - （２）スイッチ素子が熔断によりＯＮからＯＦＦに変化
するヒューズである特許請求の範囲第１項記載の半導体
集積回路。 - （３）スイッチ素子が通電破壊によりＯＦＦからＯＮに
変化するダイオード回路である特許請求の範囲第１項記
載の半導体集積回路。 - （４）スイッチ素子が電子ビーム照射により切断されて
ＯＮからＯＦＦに変化する導体である特許請求の範囲第
１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039249A JPS61198760A (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039249A JPS61198760A (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61198760A true JPS61198760A (ja) | 1986-09-03 |
Family
ID=12547857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60039249A Pending JPS61198760A (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61198760A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63237543A (ja) * | 1987-03-26 | 1988-10-04 | Hitachi Ltd | 半導体集積回路装置 |
-
1985
- 1985-02-28 JP JP60039249A patent/JPS61198760A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63237543A (ja) * | 1987-03-26 | 1988-10-04 | Hitachi Ltd | 半導体集積回路装置 |
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