JPH08307245A - 面積を節減したクロスポイント相互接続配線構造 - Google Patents

面積を節減したクロスポイント相互接続配線構造

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JPH08307245A
JPH08307245A JP8101958A JP10195896A JPH08307245A JP H08307245 A JPH08307245 A JP H08307245A JP 8101958 A JP8101958 A JP 8101958A JP 10195896 A JP10195896 A JP 10195896A JP H08307245 A JPH08307245 A JP H08307245A
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conductor
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Jr Nicholas Kucharewski
クチャレフスキー，ジュニア ニコラス
David Chiang
チャン デイヴィッド
Iv Jesse H Jenkins
エッチ．ジェンキンス フォース ジェシー
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1737—Controllable logic circuits using multiplexers

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Abstract

(57)【要約】 （修正有） 【課題】 クロスポイント相互接続配線の面積を節減し
たEPLD（消去可能なプログラマブルロジックデバイス）
100を提供する。 【解決手段】 万能相互接続配線マトリックス(UIM)200
で接続した機能ブロックでEPLD100を構成する。UIM200
はクロスポイント回路とマルチプレクサ(MUX)利用回路
との両方を含む。クロスポイント回路は、第１の導体群
に接続した制御ゲートと、第２の導体群に接続したドレ
ーンと、接地電位に接続したソースとを有するメモリセ
ルによりプログラム可能な形で接続した互いに交叉する
第１および第２の導体群を含む。MUX利用回路は第３の
導体群に接続した第１の端子と、第４の導体群に接続し
た第２の端子とメモリセルに接続したゲートとを有する
パスゲートによりそれぞれプログラム可能な形で接続し
た第３および第４の導体群を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明はプログラマブルロ
ジックデバイス(PLD)に関し、とくに消去可能なプログ
ラムロジックデバイス(EPLD)用の相互接続配線構造に関
する。
【０００２】
【発明が解決しようとする課題】プログラムロジックデ
バイス(PLD)は種々の論理機能を発揮するようにユーザ
がプログラムする集積回路装置の一種である。論理回路
設計者は電子回路システム内の制御論理を実動化するの
に通常PLDを用いる。プログラムが比較的容易であり、
論理の変更を要する場合はプログラムし直すことができ
るからである。プログラムのし直しが可能であるので、
電子回路システム設計段階におけるPLDの使用は、カス
タム配線つきの集積回路装置または「用途特定」集積回
路装置(ASIC)の使用の場合よりも費用を低減できる。
【０００３】PLDの主な品種は一組の入力ピンと、それ
ら入力ピンに接続されたプログラム可能なAND面と、そ
のAND面の出力線に接続されたOR面と、そのOR面の出力
線に接続された一組の出力ピンとを有する。AND面はプ
ログラム可能な接続点のマトリックスを形成し、このマ
トリックスの各コラムは一つの入力ピンに接続され各ロ
ウはAND面の一つの出力線、すなわち積項線と呼ばれるO
R面への接続線を形成する。OR面は各積項線を互いに異
なる出力ピンへのコラムに接続可能にするようにプログ
ラムできる。この回路配置において、PLDはプログラマ
ブルロジックアレー(PLA)と呼ばれる。OR面を固定にし
て、各積項線を特定の出力ピンに割り当てる構成も可能
である。その場合はPLDはプログラマブルアレーロジッ
ク(PAL)デバイスと呼ばれる。
【０００４】上述のPLDは２レベルの論理（ANDおよびO
R）を含み、「積の和」の形式で表現可能な論理関数を
実動化できる。論理関数の積の和形式は関数の各出力に
ついての一組の積の項である。そのような論理関数は、
AND面およびOR面内でプログラムずみの接続点によりPLD
内に表現される。各積項線はAND面内で各入力ピンへの
プログラム可能な入力接続点を有し、接続入力の論理AN
Dまたは「積」を表す単一の出力値を生ずる。通常は、
もとの入力ピンでの入力値とその補数との両方が積項線
への接続用に得られる。各出力線はOR面内にプログラム
可能な積項接続点を有し、接続された積項の論理ORまた
は「和」を表す出力値を生ずる。
【０００５】より複雑なアーキテクチャのPLDが最近開
発された。例えば、消去可能なプログラマブルロジック
デバイス(EPLD)は二つ以上の機能ブロックを含み、それ
ら機能ブロックの各々を上述の二レベルPLDのように構
成する。これら機能ブロックを相互接続配線により互い
に接続し所望の機能を発揮するようにする。
【０００６】米国特許第5,028,821号に記載された一つ
の型の相互接続配線マトリックス、すなわちこの明細書
でクロスポイント相互接続配線マトリックスと呼ぶマト
リックスは上述のプログラム可能なAND面と同様に各交
叉点をプログラム可能な素子で接続した縦導体および横
導体を含む。クロスポイント相互接続配線マトリックス
の利点は全面的に(100%)経路指示可能であることであ
る。すなわち、全面的に接続配線形成済みのクロスポイ
ント相互接続配線マトリックスは、EPLD入力と機能ブロ
ックとの間、機能ブロック相互の間、および機能ブロッ
クとEPLD出力との間で可能性あるあらゆる接続を全部サ
ポートするのである。もう一つの利点は、クロスポイン
ト相互接続配線マトリックスが付加的なAND面を形成
し、そのAND面の積項出力をEPLDの機能ブロックの行う
論理動作の補足に使えることである。すなわち、論理信
号のANDを機能ブロックへの入力前にとることができる
のである。しかし、クロスポイント相互配線接続マトリ
ックスの各導体に接続されるプログラム可能な接続点の
数が多くなるとそれら導体の容量性負荷が大きくなり、
相互接続配線マトリクス経由の信号伝送速度が低下す
る。また、クロスポイント相互接続配線マトリックス形
成に必要な面積がEPLDの複雑化とともに指数関数的に増
大する。
【０００７】米国特許第5,241,224号に記載されている
相互接続配線マトリックスのもう一つの型はマルチプレ
クサ利用型（MUX利用型）相互接続配線マトリックスと
呼ばれ、選ばれた交叉点をパストランジスタで接続した
縦および横導体を含む。MUX利用型相互接続配線マトリ
ックスでは、マトリックス経由の信号の伝搬速度は上述
のクロスポイント相互接続配線マトリックスの場合より
も高くなる。しかし、パストランジスタで相互接続でき
る相互接続配線導体の数は限られるので、論理機能の経
路指示に必要な特定の接続を相互接続配線マトリックス
に形成できない場合が生ずる。
【０００８】
【課題を解決するための手段】この発明は、高速度で全
面的経路指示可能な消去できるプログラマブルロジック
デバイス(EPLD)に必要な事項を満たす万能相互接続配線
マトリックス(UIM)を対象とする。この発明によると、
高速接続のためのMUX利用回路および全面的経路指示確
保のためのクロスポイント回路の両方をUIMで組み合わ
せる。EPLDの機能ブロックへの信号の供給を多入力マル
チプレクサ(MUX)経由で行い、UIMのクロスポイント回路
からの信号またはMUX利用回路からの信号を通すように
そのMUXをプログラムする。この回路配置は、より高速
のMUX利用回路を用いてできるだけ多数の経路指示をPLD
ユーザができるようにするとともに、MUX利用回路を用
いたのでは経路指示不可能な接続を要するときだけ低速
のクロスポイント回路を採用するようにしている。した
がって、EPLDの高速動作性能および100％の経路指示可
能性の両方を達成できる。
【０００９】より詳細に述べると、上述のUIMを組み入
れたEPLDは複数の機能ブロックを含む。各機能ブロック
は複数の入力線と一つの出力線との一つの組を含み、各
機能ブロックは入力線の組への供給信号に従って論理機
能を発揮するようにプログラムできる。UIMは互いに交
叉している第１の導体群および第２の導体群のマトリッ
クスを含むクロスポイント（第１の）回路を含む。それ
ら第１の導体群の導体の各々は、前記第１の導体に接続
した選択ゲートと前記第２の導体に接続したドレーンと
接地電位に接続したソースとを有するプログラム可能な
メモリデバイス、すなわちEEPROMによって、前記第２の
導体全部にプログラム可能な形で結合してある。第２の
導体の一つに加えられている信号は第１の導体へのハイ
の電圧信号がEEPROMをオンにして第２の導体を接地電位
に接続するまでハイ電圧レベルを維持する。UIMは互い
に重なった第３の導体群および第４の導体群のマトリッ
クスを含むMUX利用（第２の）回路を備え、これら第４
の導体群の導体の各々を第３の導体群の選ばれた一つの
プログラム可能な形で接続する。これら第３の導体群の
導体の一つと第４の導体群の導体の一つとの間のプログ
ラム可能な接続の各々は、第３の導体に接続した第１の
端子と第４の端子に接続した第２の端子とメモリセルに
接続したゲートとを有するパスゲートで形成する。EPLD
入力端子および機能ブロックからの帰還線から上記第１
および第３の導体に接続を設ける。最後に、UIMは複数
のマルチプレクサ（第３の回路）、すなわち、第２の導
体の一つに接続した第１の入力端子と第４の導体の一つ
に接続した第２の入力端子と機能ブロック入力の一つに
接続した出力端子とを各々が有する複数のマルチプレク
サを含む。各マルチプレクサは、第４の導体の一つを機
能ブロックの入力線に接続する（すなわち、クロスポイ
ント回路を接続解除する）か、第２の導体を接続する
（すなわち、MUX利用相互接続配線を接続解除する）。
【００１０】この発明の一つの実施例においては、クロ
スポイント回路の第１の導体の数はMUX利用回路の第３
の導体の数と等しい。これら第１および第３の導体の数
の間の密接な関係を維持することによって、全面的(100
％)経路指示可能性の確率が著しく高まる。
【００１１】もう一つの実施例においては、MUX利用回
路の第３の導体の数がクロスポイント回路の第１の導体
の数よりも大きい。上記第１の導体の数を減らすことに
よって、全面的経路指示可能性を達成できる確率はいく
ぶん低下するが、MUX利用回路で経路指示された接続の
数が増加することによって、プログラムしたEPLDの動作
速度は改善される。
【００１２】もう一つの実施例では、いくつかの機能ブ
ロック入力信号はMUX利用回路から直接に供給され、そ
れら以外の機能ブロック入力信号は二入力MUXから供給
される。この回路配置によってクロスポイント回路への
接続の数は減少するが、プログラムしたEPLDの動作速度
はむしろ上昇する。
【００１３】この発明のもう一つの側面によると、上述
のUIMを組み入れたEPLDは、MUX利用回路を用いてできる
だけ多くの接続点により経路指示するとともに、クロス
ポイント回路利用によりそれら以外の接続を経路指示す
ることによってプログラムする。この経路指示手順はMU
X利用回路の完全利用達成を確実にし、プログラムしたE
PLDの動作速度を上げる。また、重要な接続（すなわ
ち、遅延を小さくする必要のある接続）はMUX利用回路
を用いてはじめに経路指示する。これら重要な接続が経
路指示されると、できるだけ多数の非重要接続をMUX利
用回路を用いて経路指示し、次に残りのクロスポイント
回路利用の非重要接続を経路指示する。この手順によっ
て、MUX利用回路の全面的利用とMUX利用回路を用いた重
要な接続の正しい経路指示の両方を確実にする。
【００１４】
【発明の実施の形態】この発明の上述の特徴、側面およ
び利点、ならびにそれら以外の特徴等は次に述べる説
明、特許請求の範囲、および添付図面からよりよく理解
されよう。
【００１５】図１はこの発明を組み入れたEPLD 100の簡
略化したブロック図を示す。EPLD 100は各機能ブロック
110に接続された21個の入力線103を有する万能相互接続
配線マトリックス(UIM)200を含む。一つの実施例では、
各機能ブロック110は上に詳述した２レベルPLDと同様の
構成を備える。12個の入力ピンと36個の双方向入出力(I
/O)ピン102もUIM 200に接続する。各機能ブロック110は
I/Oピン102に接続した９個の出力線を含む。なお、入力
ピン101、I/Oピン102、および機能ブロック110の上述の
数は例示にすぎない。一つの実施例では、機能ブロック
110の回路構成はカリフォルニア州サンホゼのジリンク
ス社(Xilinx, Inc.)製のXC7000系について上述したAND/
ORアレー構成である。その実施例では、接続回路も入力
/出力回路もXC7000系製品に用いたものと同様の回路で
ある。
【００１６】図２、図５、図６および図７は図１に示し
たEPLD100のUIM200の実施例を示す。これら簡略化したE
PLD構成は、入力パッド101、I/O102、機能ブロック11
0、およびUIM200の間の簡略化した接続した接続を含
み、UIM200(2)、200(5)、200(6)、および200(7)（それ
ぞれ図２、図５、図６、および図７）の記述には不要の
回路は省略する。なお、UIM200(2)、200(5)、200(6)お
よび200(7)のいずれもEPLD（図１）内での実動化のため
に、これら回路構成の特徴を変化させることなく変形で
きる。
【００１７】図２はこの発明の第１の実施例によりUIM2
00(2)を組み入れた簡略化EPLD100(2)を示す。この簡略
化EPLD100(2)は四つの機能ブロック、すなわちUIM200
(2)の両側にそれぞれ配置した二つの機能ブロック110か
ら成る四つの機能ブロック110を含む。論理信号をUIM20
0(2)に直接に送るための入力端子101が備えてあり、ま
た、四つの入力/出力(I/O)端子102がEPLD100(2)の入力
端子または出力端子として機能する。各機能ブロック11
0はUIM200(2)からの信号を受けるように接続した二つの
機能ブロック入力線103と、I/O端子102の一つに接続し
た一つの機能ブロック出力線104とを含む。各機能ブロ
ック110は機能ブロック入力線103に加えられた信号の論
理関数を関連の機能ブロック出力線104に生ずることの
できるプログラム可能な回路（図示してない）を含む。
【００１８】この発明によると、UIM200(2)はクロスポ
イント回路210(2)、MUX利用回路220(2)、および複数の
二入力マルチプレクサ(MUX)230を含む。図２に示した第
１の実施例によると、MUX利用回路220(2)は各二入力MUX
230の入力端子101と第１の入力線との間に接続する。ま
た、クロスポイント回路210(2)を各二入力MUX230のI/O
端子102と第２の入力線との間に接続する。上述のとお
り、各二入力MUX230は線103経由で機能ブロック110(2)
の一つに接続する。各MUX230は、それ自身のプログラム
可能な選択素子231（一つの実施例ではEEPROM）経由
で、クロスポイント回路210(2)からの論理信号またはMU
X利用回路220(2)からの論理信号を関連の機能ブロック
入力線103に送るようにプログラムされる。この発明の
もう一つの実施例では、上記二入力MUX230の機能を発揮
させるのに他の周知のスイッチ回路を用いる。
【００１９】クロスポイント回路210(2)およびMUX利用
回路220(2)に関する次の説明では、導体を「縦」導体ま
たは「横」導体という。これらの表示は便宜上のもので
あって、図に示した導体の向きを表す。実際にはこれら
の導体はあらゆる方向に向いている。
【００２０】第１の実施例では、クロスポイント回路21
0(2)は四つの縦導体211を含み、これら縦導体の各々をI
/O端子102（およびその関連の機能ブロック出力線104）
にインバータ212（後述）経由で接続する。各縦導体211
はプログラム可能な素子214（後述）経由で八つの横導
体213にプログラム可能な形で接続する。各横導体213は
二入力MUX230の第１の入力端子に接続する。
【００２１】図３はクロスポイント回路210(2)で用いて
あるプログラム可能な素子の例を示す。この実施例で
は、各プログラム可能な素子214は、縦導体211(a)に接
続した選択（制御）ゲートと、横導体213(a)に接続した
ドレーンと、接地電位に接続したソースとを備える慣用
のEEPROM215を含む。各横導体213は電圧源（図示してな
い）に接続してある。EEPROMセル215を「消去」すると
（すなわち、縦導体211(a)への信号に応答可能）、縦導
体211(a)から選択ゲートに印加されるハイの電圧がEEPR
OMを導通状態になるようバイアスし、横導体213(a)の電
圧レベルをロウにする。逆に、縦導体211(a)へのロウの
電圧は、消去されたEEPROMセル215をオフの状態に留め
る。従って、横導体213(a)は電圧源（図示してない）に
よりハイの電圧レベルに維持される。EEPROMセル215が
「プログラム」されている場合（すなわち、縦導体211
(a)への信号に応答不可能）は、横導体213(a)の電圧レ
ベルは縦導体211(a)の電圧レベルに応答した変化は示さ
ない。
【００２２】図２に戻ると、横導体213に現れる電圧レ
ベルは縦導体211の信号の逆数であるので、縦導体211へ
の印加前に反転するようにインバータ212を備え、二入
力MUX230の入力端子における論理を補正する。代替的な
実施例では、インバータ212はプログラム可能な素子214
と二入力MUX230との間に配置して正しい論理レベルを生
ずるようにしてある。
【００２３】MUX利用回路220(2)は四つの縦導体、すな
わち各々が一つの入力端子101に接続されている四つの
縦導体を含む。各縦導体221はプログラム可能な素子223
（後述）経由で八つの縦導体222の二つにプログラム可
能な形で接続する。各横導体222は二入力MUX230の第２
の入力端子に接続する。
【００２４】図４はMUX利用回路220(2)のプログラム可
能な素子223の一実施例を示す。プログラム可能な素子2
23は、縦導体221(a)に接続した第１の端子と、横導体22
2(a)に接続した第２の端子と、メモリセル225に接続し
たゲートとを有するパストランジスタ224を含む。この
実施例では、メモリセルはEEPROMであるが、他の型のメ
モリデバイスでも差し支えない。また、メモリセル225
だけを「プログラム」する（すなわち、パストランジス
タのゲートにハイの信号を供給する）と、パストランジ
スタは導通状態になり、縦導体221(a)の信号を横導体22
2(a)に転送する。すなわち、縦導体221(a)のハイ電圧ま
たは「論理１」がパストランジスタ224経由で横導体222
(a)に送られる。同様に、縦導体221(a)のロウ電圧また
は「論理０」は横導体222(a)のロウ電圧または「論理
０」を生ずる。逆に、メモリセル225が「消去」されて
いる場合（すなわち、パストランジスタ224のゲートに
ロウの信号を供給する場合）は、縦導体221(a)の信号は
パストランジスタ224により阻止される。
【００２５】EPLD100(2)を特定の論理機能を発揮するよ
うにプログラムしたあとは、入力端子101への入力信号
は選択された縦導体221のUIM200(2)に送られる。通常
は、縦導体221に接続したプログラム可能な素子223のい
くつかは、選ばれた横導体222に入力信号を送るように
プログラムする。そうすると、信号は選択された横導体
222の各々から、二入力MUX230経由で、選択された機能
ブロックユニット103に送られる。同様に、I/O端子102
への入力信号と機能ブロック出力線104からの帰還信号
はインバータ212で反転され縦導体211上のUIM200(2)に
送られる。選択されたプログラム可能な素子214は、も
との（再反転した）信号を一つ以上の横導体213に生ず
るように、選択された縦導体211上の反転信号に応答す
るようにプログラムされる。再反転した信号は選択され
た横導体213の各々から二入力MUX230経由で選択された
機能ブロック入力103に送られる。選択された機能ブロ
ック100への信号を通過させる二入力MUX230は横導体213
または横導体222からの信号を通過させるようにプログ
ラムしなければならない。すなわち、所定の二入力MUX2
30の入力線に接続した横導体213および222の片方だけ
を、関連の機能ブロック入力線103への信号の伝送に使
うことができる。
【００２６】なお、機能ブロック110のもたらす論理機
能のほかに、クロスポイント回路210にも論理AND機能を
行わせることができる。すなわち、二つ以上の縦導体21
1上の信号のANDを、これら縦導体211を関連のプログラ
ム可能な素子214経由で共通の横導体213に接続すること
によって、とることもできる。しかし、この機能はMUX
利用回路220からはもたらされない。
【００２７】この発明によるUIMを有するEPLDは次の利
点を有する。第１に、EPLD100（図１）などをプログラ
ムするのに必要なすべての接続のある百分比（約85％）
は、縦導体221の数がそれら接続の数と等しい場合は、U
IM200のMUX利用回路220を用いて形成できることが当業
者には明らかであろう。すなわち、EPLD100に供給され
るすべての信号はMUX利用回路220内のプログラム可能な
素子223経由で適切な機能ブロック101に経路指示できる
確率が高い。残りの信号接続を上首尾に経路指示するこ
ともクロスポイントスイッチ回路210により実質的に保
証される。すなわち、縦導体211の各々は横導体213の各
々に接続可能であるからである。
【００２８】この発明により万能相互接続配線マトリッ
クス200を組み入れたEPLDのもう一つの実施例を図５乃
至図７に示す。より詳細に述べると、図５はこの発明の
第２の実施例によるUIM200(5)を含む簡略化したEPLD100
(5)を示す。図２のUIM200(2)と同様にUIM200(5)はクロ
スポイント回路210(5)およびMUX利用回路220(5)の両方
と、これらクロスポイント回路210(5)およびMUX利用回
路220(5)にそれぞれ接続された二入力MUX230とを含む。
【００２９】EPLD100(5)は、入力端子101の二つがクロ
スポイント回路210(5)に接続されていることおよび入力
端子101の二つがMUX利用回路220(5)の縦導体221(B)に接
続されている点でEPLD100(2)とは異なる。同様に、機能
ブロック出力線104の二つはクロスポイント回路210(5)
に接続され、機能ブロック出力線104の二つはMUX利用回
路220(5)の縦導体222(B)に接続されている。この回路配
置はUIM200に入力される論理信号の互いに異なる信号源
の間の接続がクロスポイント回路210およびMUX利用回路
220の一方または他方への入力源に制限されないことを
示している。より詳細に述べると、入力信号のいくつか
または全部をクロスポイント回路210に接続可能であ
り、機能ブロック110からの帰還信号のいくつかまたは
全部をMUX利用回路220に接続可能である。
【００３０】図６はこの発明の第３の実施例によるUIM2
00(6)を含む簡略化したEPLD100(6)を示す。UIM200(6)は
クロスポイント回路210(6)およびMUX利用回路220(6)の
両方と、これらクロスポイント回路210(6)およびMUX利
用回路220(6)にそれぞれ接続した横導体213および222に
それぞれ接続した二入力MUX230とを含む。
【００３１】EPLD100(6)は、クロスポイント回路210(6)
の縦導体211の数がMUX利用回路220(6)の縦導体221の数
と異なる点でEPLD100(2)および100(5)と異なる。例え
ば、クロスポイント回路210(6)は二つの縦導体211付き
で、MUX利用回路220(6)は六つの縦導体221付きでそれぞ
れ示してある。図示のとおり、UIM00(6)の全体としての
寸法はこの構成によってほぼ同じか小さくなる。また高
速度のMUX利用回路220(6)経由で経路指示可能な接続の
数は増大して、実動化した論理機能の速度を上げ、一
方、寸法の小さいクロスポイント回路210(6)を維持して
ほぼ100％の経路指示可能性を確保する。他の実施例で
は、経路指示可能の確率を100％に上げる必要がある場
合は、クロスポイント回路210の中の縦導体の数をMUX利
用回路220の中のそれよりも大きくする。しかし、その
回路配置ではクロスポイント回路210でより多くの信号
を実動化する必要があり、EPLD100の動作速度がそのた
めに低下する。
【００３２】図７はこの発明の第４の実施例によるUIM2
00(7)を含む簡略化したEPLD100(7)を示す。UIM200(7)は
クロスポイント回路210(7)およびMUX利用回路220(7)の
両方と、これらクロスポイント回路210(7)およびMUX利
用回路220(7)にそれぞれ接続された横導体213および222
に接続した二入力MUX230とを含む。EPLD100(7)は、各機
能ブロック110が、MUX利用回路230の横導体222に直接に
（すなわち二入力MUX230経由でなく）接続された一つ以
上の機能ブロック入力103(A)と、二入力MUX230の出力線
に接続された一つ以上の入力103(B)とを含む点において
上述の実施例とは異なる。ここに記載した簡略化した実
施例では、各機能ブロック110の一つの機能ブロック入
力線103(B)を二入力MUX230の出力線に接続し、各機能ブ
ロック110の二つの機能ブロック入力線103(B)をMUX利用
回路220(7)の横導体222に直接に接続する。図６の第３
の実施例と同様に、この回路構成は高速MUX利用回路220
(7)への接続の数を増加させ、クロスポイント回路210
(7)の寸法を小さくすることを可能にする。機能ブロッ
ク入力線103をクロスポイント回路210の横導体213に直
接に接続できることはもちろんである。
【００３３】UIM200を組み入れたEPLD100のプログラミ
ングについて次に述べる。
【００３４】図８はこの発明のもう一つの側面によりEP
LDをプログラムする「マシン」を示す。ユーザ21はプロ
グラムすべきEPLD100を提供し、EPLD100の実動化すべき
論理機能（回路設計）を特定する。コンピュータ23で作
動する論理設計ソフトウェア22およびCADソフトウェア2
4はユーザ21の特定した論理機能を取り込み、その論理
をEPLD100にいかに効率的にマップするかを決める。論
理設計ソフトウェア22は図９(A)および図９(B)に図示し
次に詳述するステップを実行していくのに用いる。特定
された論理機能が概略的または高レベル言語フォーマッ
トで表示されている場合は、論理設計ソフトウェア22
は、図９(A)および図９(B)のステップの実行の前にその
フォーマットからブーレ代数の積の和にその機能を変換
するのに用いる。そのようなフォーマット変換手順はこ
の技術分野で周知であり、容易に利用可能である。しか
し、図９(A)および図９(B)の手順はこの発明に特有であ
る。CADソフトウェア24は論理設計ソフトウェア22の後
段で用い、EPLD100プログラムのための諸数値をデバイ
スプログラム装置25に指示するビットマップファイルを
生ずる。ヘックスファイルまたはJEDECヒューズマップ
としても知られるこのビットマップファイルはEPLD100
の論理拡張器または相互接続配線マトリックスなどの各
機能ブロックのANDアレーのプログラム可能な接続のリ
ストである。デバイスプログラマー25はEPLD100へのビ
ットマップファイルの内容を物理的にプログラムする。
プログラミングまたは回路配置の物理的形態はEPLD100
の製造技術に左右される。
【００３５】例えば、EPLD100がEPROMまたはEEPROMであ
る場合は、フローティングゲートまたはそれ以外の容量
素子に電荷を与えたり放電させたりしてEPROMセルまた
はEEPROMセルをプログラムする。それ以外のPLDデバイ
スも同様のデバイスプログラム装置を用いヒューズを熔
融させてプログラムできる。デバイスプログラム装置25
の一例として、RS232シリアルポート経由でコンピュー
タ23に接続できるジリンクス社製のHW130型プログラム
装置を挙げることができる。同様にジリンクス社から発
売されているプロリンク(Prolink)という名称のプログ
ラムなどのソフトウェアドライバは、コンピュータ23か
らデバイスプログラム装置25にプログラムおよびデータ
をダウンロードする。このように図８のマシンの互いに
応答する構成要素21-25がEPLD100を未プログラム状態か
ら特定論理機能発揮のための既プログラム状態に変換す
る手順を実行する。
【００３６】図9Aを参照すると、この発明によるUIM210
を含むEPLD100のマッピング方法は、（ステップ910にお
いて）所望の論理機能を、機能ブロック110に実動化し
た論理部分に分割する過程を含む。これら論理部分を形
成したのち、（ステップ920において）これら論理部分
を特定の機能ブロックに割り当て、機能ブロック110
と、論理機能を遂行するのに必要な入力端子101およびI
/O端子との間の接続をそれによって区画する。なお、上
記ステップ910および920の遂行に必要なソフトウェアは
市販されており、これらステップは参考までに述べるに
留める。この発明によると、（ステップ930において）
区画ずみの接続の初期経路指示がMUX利用回路220の有す
る資源を用いて行われる。MUX利用回路220を用いた付加
的接続の経路指示が実際的でないと判定された場合は
（ステップ940において）、（ステップ950において）残
余の接続はすべてクロスポイント回路210の資源を用い
て経路指示する。最後に、（ステップ960において）ニ
入力MUX230関連のプログラム可能な素子231を、適当な
横導体213および222と機能ブロック入力線103との間の
接続を形成するようにプログラムする。上述のプログラ
ム方法によって、より高速のMUX利用回路を用いた接続
の形成の確率が確実に上がり、それによってプログラム
ずみEPLD100の動作速度を最大にできる。
【００３７】図9Bはこの発明の他の側面によるUIM200を
含むEPLD100の代替的マッピング方法を示す。この代替
的方法は、上述のステップ910および920を含む。しか
し、区画された接続を（ステップ922において）「時間
感応性」接続と「非時間感応性」接続とに分ける。「時
間感応性」接続はEPLD100経由の伝搬速度が「非時間感
応性」接続よりも比較的高い。上述のとおり、MUX利用
回路220経由の信号の伝搬はクロスポイント回路210経由
のそれよりも速いことが認められる。従って、（ステッ
プ925において）これら「時間感応性」接続はMUX利用回
路220でまず経路指示する。これら時間感応性接続すべ
てを（ステップ927において）経路指示した場合は、残
余の非時間感応性接続は（ステップ930において）MUX利
用回路220の残りの資源を用いて経路指示する。最後
に、MUX利用回路220の実用的資源をすべて使用し終わっ
たあと、残余の接続はすべて（ステップ950において）
クロスポイント回路210を用いて経路指示する。上述の
代替的方法で付加される利点は時間感応性接続がより高
速のMUX利用回路220で経路指示されることが確実になる
ことである。
【００３８】この発明を特定の実施例に関連して詳細に
述べてきたが、これら以外の実施例も可能である。例え
ば、UIM200に結合した上述のプログラム可能な素子はEE
PROMセルとして説明したが、これら素子がEPROM、フラ
ッシュEPROM、SRAM、ヒューズ、アンチヒューズほかあ
らゆる種類のメモリセルで置換できることは当業者には
明らかであろう。また、ここに記載した実施例の大部分
においてMUX利用回路220の横導体222は縦導体221の二つ
だけと接続してあるが横導体222あたりの上記接続の数
は増やすことができる。もっとも、その場合は接続数の
増加に伴ってMUX利用回路220の伝達する信号の速度は低
下する。従って、添付特許請求の範囲の真意と範囲は上
述の実施例の説明に限定されてはならない。
【図面の簡単な説明】
【図１】はこの発明の第１の実施例によるUIMを組み入
れたEPLDを示す回路図。
【図２】はこの発明の第１の実施例を組み入れた簡略化
EPLDを示す回路図。
【図３】はUIMのクロスポイント回路と結合したプログ
ラム可能な接続を示す回路図。
【図４】はUIMのMUX利用回路と結合したプログラム可能
な接続を示す回路図。
【図５】はこの発明の第２の実施例を組み入れた簡略化
EPLDを示す回路図。
【図６】はこの発明の第３の実施例を組み入れた簡略化
EPLDを示す回路図。
【図７】はこの発明の第４の実施例を組み入れた簡略化
EPLDを示す回路図。
【図８】はこの発明によるEPLDをプログラムする装置等
を示す回路図。
【図９】Ａはこの発明によるEPLDにおける接続の選択方
法を示す流れ図、Ｂはこの発明によるEPLDにおける接続
の選択の代替的方法を示す流れ図。
【符号の説明】
100 EPLD（消去可能なプログラマブルロジックデ
バイス） 200 UIM（万能相互接続配線マトリックス） 110 機能ブロック 101 入力ピン 102 I/Oピン 103 入力線 104 機能ブロック出力線 210 クロスポイント回路 220 MUX利用回路（マルチプレクサ利用回路） 230 二入力MUX（マルチプレクサ） 211,221 縦導体 212 インバータ 213,222 横導体 214,223 プログラム可能な素子 215 慣用のEEPROMセル 224 パストランジスタ 225 メモリセル 21 ユーザ 22 論理設計 23 コンピュータ 24 CADプログラム 25 デバイスプログラム装置
【手続補正書】
【提出日】平成８年４月３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【請求項１０】 前記メモリセルがＥＥＰＲＯＭセルで
ある請求項９記載のプログラマブルロジックデバイス。
【請求項１１】 前記メモリセルがＥＰＲＯＭセルであ
る請求項９記載のプログラマブルロジックデバイス。
【請求項１２】 前記第３の回路の各々が、前記第１の
入力線および前記第２の入力線の一つで受けた信号を前
記出力線に選択的に伝送する選択回路を含むマルチプレ
クサであり、前記選択回路が前記マルチプレクサの選択
入力線に接続されたメモリセルを含む請求項１記載のプ
ログラマブルロジックデバイス。
【請求項１３】 前記メモリセルがＥＰＲＯＭセルであ
る請求項１２記載のプログラマブルロジックデバイス。
【請求項１４】 前記メモリセルがＥＥＰＲＯＭセルで
ある請求項１２記載のプログラマブルロジックデバイ
ス。
【請求項１５】 前記第２の回路の前記複数の第３の導
体の数が前記第１の回路の前記複数の第１の導体の数よ
りも大きい請求項１記載のプログラマブルロジックデバ
イス。
【請求項１６】 各機能ブロックが、前記複数の第４の
導体に直接に接続した第１の入力線と、前記第３の回路
の一つの出力線に接続した第２の入力線とを含む請求項
１記載のプログラマブルロジックデバイス。
【請求項１７】 プログラマブルロジックデバイスであ
って、 入力線を含み、前記入力線で受けた信号に基づく論理機
能を発揮するように各々がプログラム可能な機能ブロッ
クと、 万能相互接続配線マトリックスであって、 第１の導体に接続したゲートと第２の導体に接続したド
レーンと接地電位に接続したソースとを有する電気的に
プログラム可能な素子でプログラム可能な形で第２の導
体に接続した第１の導体を含む第１の回路と、 第３の導体に接続した第１の端子と第４の導体に接続し
た第２の端子とメモリセルに接続したゲートとを有する
パスゲートでプログラム可能な形で第４の導体に接続し
た第３の導体を含み、前記パスゲートの導通状態が前記
メモリセルのプログラムされた状態で定まる第２の回路
とを含む万能相互接続配線マトリックスとを含むプログ
ラマブルロジックデバイス。
【請求項１８】 前記第２の導体および前記第４の導体
の一つを前記機能ブロックの前記入力線に選択的に接続
する手段をさらに含み、 前記接続手段が前記第２の導体に接続した第１の入力線
と前記第４の導体に接続した第２の入力線と前記機能ブ
ロックの前記入力線に接続した出力線と前記第１の入力
線および前記第２の入力線の一つに受けた信号を出力に
選択的に送る選択回路であって前記マルチプレクサの選
択入力線に接続したメモリセルを含む選択回路とを有す
るマルチプレクサを含む請求項１７記載のプログラマブ
ルロジックデバイス。
【請求項１９】 複数の入力端子と、複数の機能ブロッ
クと、それら入力端子と機能ブロックとの間に選ばれた
接続を形成する万能相互接続配線マトリックスとを含
み、前記機能ブロックの各々がひと組の入力線および一
つの出力線を含み前記入力線の組の選ばれたものへの信
号に基づく論理機能を発揮するようにプログラム可能で
あり、前記万能相互接続配線マトリックスが、 複数の第１の導体と複数の第２の導体とを含み、前記複
数の第１の導体の各々が前記複数の第２の導体の各々に
プログラム可能な形で接続されている第１の回路と、 複数の第３の導体と複数の第４の導体とを含み、前記複
数の第４の導体の各々が前記複数の第３の導体の選ばれ
たサブセットにプログラム可能な形で接続されている第
２の回路と、 前記複数の第２の導体の一つに接続した第１の入力線
と、前記複数の第４の導体の一つに接続した第２の入力
線と、前記機能ブロックの選ばれた一つの前記入力線の
組の一つに接続した出力線とを各々が有する複数の第３
の回路とを含むプログラマブルロジックデバイスを論理
機能の実動化のためにプログラムする方法であって、 前記論理機能を論理部分に分割する過程と、 各論理部分を前記複数の機能ブロックの一つに割り当て
る過程と、 前記論理機能に関連する可能な接続すべてを前記第２の
回路で実動化するように前記入力端子と前記機能ブロッ
クとの間の接続を形成するための前記第３および第４の
導体の選ばれたものの経路指示を行う過程と、 前記論理機能に関連するあらゆる残余の接続を前記第１
の回路の前記第１および第２の導体の選ばれたものを用
いて経路指示する過程とを含む方法。
【請求項２０】 前記接続を時間感応性接続と非時間感
応性接続とに分割する過程をさらに含み、 前記第３および第４の導体の選ばれたものを経路指示す
る過程が、前記時間感応性接続を経路指示する過程と、
前記非時間感応性接続を経路指示する過程とを含む請求
項１９記載の方法。
【請求項２１】 前記複数の第３の回路のプログラミン
グを、前記第３の回路の各々が、その第１の入力線に接
続した第２の導体およびその第２の入力線に接続した第
４の導体の一つからの信号をその出力線に送るように行
う過程をさらに含む請求項１９記載の方法。
【請求項２２】 複数の入力端子と、複数の機能ブロッ
クと、それら入力端子と機能ブロックとの間に選ばれた
接続を形成する万能相互接続配線マトリックスとを含
み、前記機能ブロックの各々がひと組の入力線および一
つの出力線を含み前記入力線の組の選ばれたものへの信
号に基づく論理機能を発揮するようにプログラム可能で
あり、前記万能相互接続配線マトリックスが、 前記第１の導体に接続したゲートと、前記第２の導体に
接続したドレーンと、接地電位に接続したソースとを有
する電気的にプログラム可能な素子によって第２の導体
にプログラム可能な形で接続した第１の導体を含む第１
の回路と、 第３の導体に接続した第１の端子と、第４の導体に接続
した第２の端子と、メモリセルに接続したゲートとを有
し、そのメモリセルのプログラム状態で決まる導通状態
を有するパスゲートによって前記第４の導体にプログラ
ム可能な形で接続した前記第３の導体を含む第２の回路
と、を含むプログラマブルロジックデバイスを論理機能
の実動化のためにプログラムする方法であって、 前記論理機能を論理部分に分割する過程と、 各論理部分を前記複数の機能ブロックの一つに割り当て
る過程と、 前記論理機能に関連する可能な接続すべてを前記第２の
回路で実動化するように前記入力端子と前記機能ブロッ
クとの間の接続を形成するための前記第３および第４の
導体の選ばれたものの経路指示を行う過程と、 前記論理機能に関連するあらゆる残余の接続を前記第１
の回路の前記第１および第２の導体の選ばれたものを用
いて経路指示する過程とを含む方法。
【請求項２３】 前記接続を時間感応性接続と非時間感
応性接続とに分割する過程をさらに含み、 前記第３および第４の導体の経路指示を行う前記過程
が、前記時間感応性接続を経路指示する過程と、前記非
時間感応性接続を経路指示する過程とを含む請求項２２
記載の方法。
フロントページの続き (72)発明者 デイヴィッド チャン アメリカ合衆国 カリフォルニア州 95070 サラトガ，カサ ブランカ レイ ン 18658 (72)発明者 ジェシー エッチ．ジェンキンス フォー ス アメリカ合衆国 カリフォルニア州 94506 ダンヴィル，チャドバーン ドラ イブ 90

Claims (1)

  1. 【特許請求の範囲】 【請求項１】 プログラマブルロジックデバイスであっ
    て、 ひと組の入力線および一つの出力線を各々が含み、前記
    入力線への選択された信号に基づく論理機能を発揮する
    ように各々がプログラム可能である複数の機能ブロック
    と、 万能相互接続配線マトリックスであって、 複数の第１の導体と複数の第２の導体であって、前記複
    数の第１の導体の各々と前記複数の第２の導体の各々と
    がプログラム可能な形で結合されている第１の導体およ
    び第２の導体を含む第１の回路と、 複数の第３の導体と複数の第４の導体であって、前記複
    数の第４の導体の各々と前記複数の第３の導体の選ばれ
    たサブセットとがプログラム可能な形で接続されている
    第３の導体および第４の導体を含む第２の回路と、 前記複数の第２の導体の一つに接続した第１の入力線
    と、前記複数の第４の導体の一つに接続した第２の入力
    線と、選ばれた機能ブロックの前記ひと組の入力線に接
    続した出力線とを各々が有する複数の第３回路とを含む
    万能相互接続配線マトリックスとを含むプログラマブル
    ロジックデバイス。 【請求項２】 複数の入力端子をさらに含み、前記複数
    の第１の導体の少なくとも一つを前記入力端子の一つに
    接続した請求項１記載のプログラマブルロジックデバイ
    ス。 【請求項３】 前記入力端子の前記一つと前記複数の第
    １の導体の前記少なくとも一つとの間に接続したインバ
    ータをさらに含む請求項２記載のプログラマブルロジッ
    クデバイス。 【請求項４】 前記複数の第１の導体の少なくとも一つ
    を前記複数の機能ブロックの一つの出力線に接続した請
    求項１記載のプログラマブルロジックデバイス。 【請求項５】 前記複数の機能ブロックの前記一つの出
    力線と前記複数の第１の導体の前記少なくとも一つとの
    間に接続したインバータをさらに含む請求項４記載のプ
    ログラマブルロジックデバイス。 【請求項６】 複数の入力端子をさらに含み、前記複数
    の第３の導体の少なくとも一つを前記入力端子の一つに
    接続した請求項１記載のプログラマブルロジックデバイ
    ス。 【請求項７】 前記複数の第２の導体の少なくとも一つ
    を前記複数の機能ブロックの一つの入力線の一つに接続
    した請求項１記載のプログラマブルロジックデバイス。 【請求項８】 前記複数の第１の導体と前記複数の第２
    の導体との間のプログラム可能な結合が、前記複数の第
    １の導体の一つに接続したゲートと前記複数の第２の導
    体の一つの接続したドレーンと接地電位に接続したソー
    スとを各々が有する複数の電気的にプログラム可能な素
    子によって形成されている請求項１記載のプログラマブ
    ルロジックデバイス。 【請求項９】 前記複数の第３の導体と前記複数の第４
    の導体との間のプログラム可能な結合が、前記複数の第
    ３の導体の一つに接続した第１の端子と前記複数の第４
    の導体の一つの接続した第２の端子とメモリセルに接続
    したゲートとを各々が有するパスゲートで形成され、前
    記パスゲートの導通状態が前記メモリセルのプログラム
    された状態で定まる請求項１記載のプログラマブルロジ
    ックデバイス。 【請求項】 前記メモリセルがEEPROMセルである請求項
    ９記載のプログラマブルロジックデバイス。 【請求項】 前記メモリセルがEPROMセルである請求項
    ９記載のプログラマブルロジックデバイス。 【請求項】 前記第３の回路の各々が、前記第１の入力
    線および前記第２の入力線の一つで受けた信号を前記出
    力線に選択的に伝送する選択回路を含むマルチプレクサ
    であり、前記選択回路が前記マルチプレクサの選択入力
    線に接続されたメモリセルを含む請求項１記載のプログ
    ラマブルロジックデバイス。 【請求項】 前記メモリセルがEPROMセルである請求項1
    2記載のプログラマブルロジックデバイス。 【請求項】 前記メモリセルがEEPROMセルである請求項
    12記載のプログラマブルロジックデバイス。 【請求項】 前記第２の回路の前記複数の第３の導体の
    数が前記第１の回路の前記複数の第１の導体の数よりも
    大きい請求項１記載のプログラマブルロジックデバイ
    ス。 【請求項】 各機能ブロックが、前記複数の第４の導体
    に直接に接続した第１の入力線と、前記第３の回路の一
    つの出力線に接続した第２の入力線とを含む請求項１記
    載のプログラマブルロジックデバイス。 【請求項】 プログラマブルロジックデバイスであっ
    て、 入力線を含み、前記入力線で受けた信号に基づく論理機
    能を発揮するように各々がプログラム可能な機能ブロッ
    クと、 万能相互接続配線マトリックスであって、 第１の導体に接続したゲートと第２の導体に接続したド
    レーンと接地電位に接続したソースとを有する電気的に
    プログラム可能な素子でプログラム可能な形で第２の導
    体に接続した第１の導体を含む第１の回路と、 第３の導体に接続した第１の端子と第４の導体に接続し
    た第２の端子とメモリセルに接続したゲートとを有する
    パスゲートでプログラム可能な形で第４の導体に接続し
    た第３の導体を含み、前記パスゲートの導通状態が前記
    メモリセルのプログラムされた状態で定まる第２の回路
    とを含む万能相互接続配線マトリックスとを含むプログ
    ラマブルロジックデバイス。 【請求項】 前記第２の導体および前記第４の導体の一
    つを前記機能ブロックの前記入力線に選択的に接続する
    手段をさらに含み、 前記接続手段が前記第２の導体に接続した第１の入力線
    と前記第４の導体に接続した第２の入力線と前記機能ブ
    ロックの前記入力線に接続した出力線と前記第１の入力
    線および前記第２の入力線の一つに受けた信号を出力に
    選択的に送る選択回路であって前記マルチプレクサの選
    択入力線に接続したメモリセルを含む選択回路とを有す
    るマルチプレクサを含む請求項17記載のプログラマブル
    ロジックデバイス。 【請求項】 複数の入力端子と、複数の機能ブロック
    と、それら入力端子と機能ブロックとの間に選ばれた接
    続を形成する万能相互接続配線マトリックスとを含み、
    前記機能ブロックの各々がひと組の入力線および一つの
    出力線を含み前記入力線の組の選ばれたものへの信号に
    基づく論理機能を発揮するようにプログラム可能であ
    り、前記万能相互接続配線マトリックスが、 複数の第１の導体と複数の第２の導体とを含み、前記複
    数の第１の導体の各々が前記複数の第２の導体の各々に
    プログラム可能な形で接続されている第１の回路と、 複数の第３の導体と複数の第４の導体とを含み、前記複
    数の第４の導体の各々が前記複数の第３の導体の選ばれ
    たサブセットにプログラム可能な形で接続されている第
    ２の回路と、 前記複数の第２の導体の一つに接続した第１の入力線
    と、前記複数の第４の導体の一つに接続した第２の入力
    線と、前記機能ブロックの選ばれた一つの前記入力線の
    組の一つに接続した出力線とを各々が有する複数の第３
    の回路とを含むプログラマブルロジックデバイスを論理
    機能の実動化のためにプログラムする方法であって、 前記論理機能を論理部分に分割する過程と、 各論理部分を前記複数の機能ブロックの一つに割り当て
    る過程と、 前記論理機能に関連する可能な接続すべてを前記第２の
    回路で実動化するように前記入力端子と前記機能ブロッ
    クとの間の接続を形成するための前記第３および第４の
    導体の選ばれたものの経路指示を行う過程と、 前記論理機能に関連するあらゆる残余の接続を前記第１
    の回路の前記第１および第２の導体の選ばれたものを用
    いて経路指示する過程とを含む方法。 【請求項】 前記接続を時間感応性接続と非時間感応性
    接続とに分割する過程をさらに含み、 前記第３および第４の導体の選ばれたものを経路指示す
    る過程が、前記時間感応性接続を経路指示する過程と、
    前記非時間感応性接続を経路指示する過程とを含む請求
    項19記載の方法。 【請求項】 前記複数の第３の回路のプログラミング
    を、前記第３の回路の各々が、その第１の入力線に接続
    した第２の導体およびその第２の入力線に接続した第４
    の導体の一つからの信号をその出力線に送るように行う
    過程をさらに含む請求項19記載の方法。 【請求項】 複数の入力端子と、複数の機能ブロック
    と、それら入力端子と機能ブロックとの間に選ばれた接
    続を形成する万能相互接続配線マトリックスとを含み、
    前記機能ブロックの各々がひと組の入力線および一つの
    出力線を含み前記入力線の組の選ばれたものへの信号に
    基づく論理機能を発揮するようにプログラム可能であ
    り、前記万能相互接続配線マトリックスが、 前記第１の導体に接続したゲートと、前記第２の導体に
    接続したドレーンと、 接地電位に接続したソースとを
    有する電気的にプログラム可能な素子によって 第２の
    導体にプログラム可能な形で接続した第１の導体を含む
    第１の回路と、 第３の導体に接続した第１の端子と、第４の導体に接続
    した第２の端子と、 メモリセルに接続したゲートとを有し、そのメモリセル
    のプログラム状態で決まる導通状態を有するパスゲート
    によって前記第４の導体にプログラム可能な形で接続し
    た前記第３の導体を含む第２の回路と、を含むプログラ
    マブルロジックデバイスを論理機能の実動化のためにプ
    ログラムする方法であって、 前記論理機能を論理部分に分割する過程と、 各論理部分を前記複数の機能ブロックの一つに割り当て
    る過程と、 前記論理機能に関連する可能な接続すべてを前記第２の
    回路で実動化するように前記入力端子と前記機能ブロッ
    クとの間の接続を形成するための前記第３および第４の
    導体の選ばれたものの経路指示を行う過程と、 前記論理機能に関連するあらゆる残余の接続を前記第１
    の回路の前記第１および第２の導体の選ばれたものを用
    いて経路指示する過程とを含む方法。 【請求項】 前記接続を時間感応性接続と非時間感応性
    接続とに分割する過程をさらに含み、 前記第３および第４の導体の経路指示を行う前記過程
    が、前記時間感応性接続を経路指示する過程と、前記非
    時間感応性接続を経路指示する過程とを含む請求項22記
    載の方法。
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