JPS61198756A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はチップの機能がプログラマブルな半導体集積回
路に関する。

〔発明の技術的背景とその問題点〕

近年、半導体集積回路に対する少量多品種の要求に伴い
、次のようなＬＳＩが出現している。

（１）標準セル方式 ＬＳＩ内に使用される回路ブロックを予め計算機に登録
しておき、計算機の自動処理により、これらの回路ブロ
ックを配置・配線して所望の最終製品を得る。

（２）ゲートアレイ方式 論理ゲートを構成する基本回路を予め基板上にアレイ状
に配置形成しておき、この上に標準セル方式と同様に自
動配線により配線パターンを決定して所望のＬＳＩを得
る。

これらは完全手設計のＬＳＩに比べると開発期間が短い
という利点を有する。しかしこれらの方式でも、リソグ
ラフィー技術を用いた製造工程が必要であり、設計完了
からＬＳＩ完成まで数週間ないし数カ月かかるという問
題がある。

これに対して本出願人は先に、チップの機能を完全にフ
ィールド・プログラマブルとしたＬＳＩ方式を提案して
いる（特願昭５８−１５７７１８号）。その基本構成は
第２図に示す通りである。

図において、一つ以上の論理機能素子により構成された
回路ブロック２１１，２１２．・・・、２１Ｎは予め専
用ＩＣの手法により配線工程を終了した状態で基板に作
り込まれる。この回路ブロック領ｔｉｉ！２１に隣接し
て配線領域が設けられ、ここに互いに交差する信号入力
用配線群２４と信号出力用配線群２３が配設される。各
信号出力端子１１２４はそのままそれぞれ回路ブロック
の信号入力端子に接続される。各信号出力用配線２３は
１字路をなす分岐配線によりそれぞれ回路ブロックの信
号出力端子に接続される。そしてこの配線領域の信号出
力用配線群２３と信号入力用配線群２４の各交差部には
、信号出力用配線と信号入力用配線を接続するための電
気的にＯＮ、ＯＦＦ状態を書込むことのできるスイッチ
素子２２が設けられている。スイッチ素子２２は例えば
、Ｅ２　ＰＲＯＭや１ごットメモリを備えたＭＯＳＦＥ
Ｔ等である。

この方式によれば、チップの機能がフィールド・プログ
ラマブルであるため、ユーザーは自分の手で電気的に論
理機能を書込むことにより、高、い論理機能を備えた所
望のＬＳＩを著しく速く手にすることができる。しかも
、ある定まった論理機能を有する回路ブロックの入力信
号と出力信号を接続するという形式でＬＳＩの設計を行
なうことができ、ボード上での論理設計に慣れた設計者
にとっても理解しやすい。

ところでこの方式では、一つの信号入力用配線が数多く
の信号出力用配線とスイッチ素子を介して交差する。実
用的なＬＳＩを構成しようとすると、一つの信号入力用
配線に接続されるスイッチ素子数は数１００〜数１００
０個にもなる。この信号入力用配線がアクティブとする
と、これらのスイッチ素子のうち唯一のスイッチ素子の
みがＯＮ状態で、残りのスイッチ素子は全てＯ’ＦＦ状
態となる。この様子を第４図に示す。２２１はＯＮ状態
のスイッチ素子を示し、これ以外のスイッチ素子２２２
．２２３　、・・・、２２ＮはＯＦＦ状態である。３１
は回路ブロック２１の入力バッファである。回路ブロッ
クをＣＭＯＳ構造とした時入カバツファ３１の入力イン
ピーダンスはキャパシタ３２で示すように容量性である
。またスイッチ素子をＭＯＳＦＥＴ構造とすると、その
電流−電圧特性は第５図に示すようになる。スイッチ素
子がＯＮ状態の時の飽和電流Ｉ　Ｓａｔは通常数１００
μＡが好ましい。これをＯＮ電流とする。

一方、スイッチ素子がＯＦＦ状態での電流は零であるこ
とが理想であるが、ＭＯ３ＦＥＴ構造ではＯＦＦ時にも
もれ電流Ｉｔ、が流れる。ここで次のような場合を想定
する。即ち、ＯＮ状態のスイッチ素子につながる信号出
力用配線２３１の信号レベルが低（Ｌ）レベルで、ＯＦ
’Ｆ状態の他のスイッチ素子につながる信号出力用配線
のうちｍ個が高（Ｈ）レベルであるとすると、入力バッ
フ７３１の入力キャパシタ３２に流れ込む電流はｍｘｌ
、−である。そうすると入力端子３３の電位Ｖの時間変
化は、 ｖ＝ｍｌｔ、ｔ／Ｃ である。Ｃはキャパシタ３２の容１１．ｔは時間である
。従って十分長い時間の後は■は入カツファ３１にとっ
てＨレベルになってしまう。伝達されるべきレベルは信
号出力用配線２３１の電位即ちＬレベルである。このこ
とは、ＯＦＦスイッチ素子のもれ電流によって回路が誤
動作をすることを意味する。

このように、ＭＯＳＦＥＴ構造のスイッチ素子を用いる
スイッチ・マトリクスにより第２図のプログラマブルＬ
ＳＩを構成すると、スイッチ素子のＯＦＦ特性が完全で
ないために簡単に誤動作することになる。

〔発明の目的〕

本発明は、上述したＯＦＦ状態のスイッチ素子のもれ電
流による誤動作を防止した、チップの機能がプログラマ
ブルな半導体集積回路を提供することを目的とする。

〔発明の概要〕

本発明は、前述したスイッチ・マトリクスによりチップ
の機能をプログラマブルとしたしＳｌについて、回路ブ
ロックの信号入力用配線が接続される入力バッファの入
力端子と接地線または電源線との間に抵抗を挿入し、そ
の抵抗値を、ＯＦＦ状態の全てのスイッチ素子のもれ電
流が流れてもＨレベルに達せず、かつ一つのスイッチ素
子のＯＮ電流が流れるとＨレベルに達するように設定す
ることにより、誤動作を防止する。

〔発明の効果〕

本発明によれば、フィールドでユーザーが何度も結線状
態を変更して所望の論理ＬＳＩを構築することが可能で
、しかもこれに用いられるスイッチ素子の特性に求めら
れる条件が厳しくならない、信頼性の高いプログラマブ
ルであるＬＳＩを得ることができる。特に本発明は、回
路ブロック数が多い、即ちＯＦＦスイッチ素子数１０Ｎ
スイッチ素子数の大きい高集積のプログラマブルＬＳＩ
に適用して大きな効果を発揮する。

〔発明の実施例〕

以下本発明の詳細な説明する。

先ず基本的レイアウトを第２図を用いて説明する。図に
示すように８１ウエーハの一辺に複数の回路ブロック２
１１．２１２　、・・・、２１Ｎが作り込まれて回路ブ
ロック領域２１が形成されている。

各回路ブロックは、４インプツトＮＡＮＤゲートなど、
論理機能素子の一つ以上により構成されている。この論
理機能素子は例えばＣＭＯＳ構成であり、専用ＩＣ即ち
標準セル方式における手書きの標準セルあるいは配線済
みのゲートアレイである。

具体的な回路ブロック領域の構成例は次の通りである。

（１）４インプツトＮＡＮＤゲートを２つもつブロック
　　　　　　　　　　　・・・・・・１５個（２）２イ
ンプツトＮＡＮＤゲートを４つもつブロック　　　　　
　　　　　　・・・・・・１４個（３）８インプツトＮ
ＡＮＤゲートを１つもつブロック　　　　　　　　　　
　　・・・・・・１個（４）４つのインバータをもつブ
ロック・・・・・・１００個 （５）８ビツトレジスタのブロック　・・・・・・１９
（［！１ｆ（６）２つのＤタイプフリップフロップをも
つブロック　　　　　　　　　　　・・・・・・１９個
（７）４インプツトのＡＮＤゲートを２つもつブロック
　　　　　　　　　　　・・・・・・１７個（８）２対
１データ・セレクタを４つもつブロック　　　　　　　
　　　　　　　　　　　　　　　　　　　　・・・・・
・　１３　個（９）４ビツト・バイナリカウンタを２つ
もつブロック　　　　　　　　　　　・・・・・・１１
個（１０）２−４ラインデコーダを２つもつブロック・
・・・・・７個 （１１）３−８ラインデコーダをもつブロック・・・・
・・３個 （１２）４−１セレクタを２つもつブロック・・・・・
・５個 （１３）８−１セレクタをもつブロック　・・・・・・
４個（１４）　８ビット直列人カー並列出力シフトレジ
スタをもつブロック　　　　　　　・・・・・・３個（
１５）８ビット並列入カー直列出力シフトレジスタをも
つブロック　　　　　　　・・・・・・３個（１６）８
ビット直列入カー直列出力シフトレジスタをもつブロッ
ク　　　　　　　・・・・・・２個（１７）１１安定マ
ルチバイブレータを２つもつブロック　　　　　　　　
　　　　・・・・・・４個（１８）　２インプツトＯＲ
ゲートを４つもつブロック　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　・・・・・・　４
　個（１９）　２インプツトＮＯＲゲートを４つもつブ
ロック　　　　　　　　　　　　・・・・・・３個（２
０）ＡＮＤ＝ＯＲインバータを２つもつブロック　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　・・・・・・　３　個（２１＞６４ビットＲＡＭの
ブロック　　・・・・・・３個（２２）　２インプツト
ＥＸＣＬＬＩＳ　ＩＶＥ−ＯＲゲートを４つもつブロッ
ク　　　　・・・・・・２個（２３）　４ビツト・コン
パレータのブロック・・・・・・３個 ＜２４）Ｊ−にフリップフロップを２つもつブロック　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　・・・・・・４　個（２５）９ビツトの偶／奇パ
リティ・ジェネレータ／チェッカのブロック　　　　　
・・・・・・３個（２６）　４ビツト・バイナリ全加算
器のブロック・・・・・・２個 （２７）　２インプツト・マルチプレクサを４つもつブ
ロック　　　　　　　　　　・・・・・・５個（２ｆ３
）Ｓ−Ｒラッチを４つもつブロック・・・・・・２個（
２９）ＡＬＩＪのブロック　　　　　　　・・・・・・
１個（３０）８ビツト・アドレサブルラッチのブロック
・・・・・・１個 （３１）ルックアヘッド・キャリージェネレータのブロ
ック　　　　　　　　　　　　・・・・・・１ＷＡ以上
、２７４ｆｌｌのＭＳＩからなる回路ブロックが回路ブ
ロック領域２１に形成されて、一種のチップからあらゆ
る機能のＬＳＩを作り出すことができるようになってい
る。各回路ブロックの平均入力数は８、出力数は４であ
る。論理機能素子の入力部、出力部は回路ブロックの入
力部、出力部をなしている訳であるが、その出力部には
それぞれ出力バッファが設けられている（図示しない）
。

そして出力部はＴ７路をなすように信号出力用配線２３
に固定的に接続され、入力部はこの出力用配線２３と交
差する信号入力用配線２４にそれぞれ接続されている。

信号出力用配線２３と信号入力用配線２４の各交差部に
はそれぞれスイッチ素子２２が設けられている。このス
イッチ素子２２は前述のようにＥ２　ＰＲＯＭや１ビツ
トメモリ付のＭＯＳＦＥＴ等であり、このスイッチ素子
２２を外部から電気的に制御して信号出力用配線２３と
信号入力用配線２４の接続を行ない得るようになってい
る。即ち入出力部の結線は基本的に１スイツチで済み、
１つの電流パスに伴う等電位配線長は配線領域の辺の長
さをρとしたとき、平均２．５２になる。

第１図は、一つの信号入力配ｍ１４に着目した場合のス
イッチ・マトリクス上での配線、スイッチ素子及び回路
ブロック１１内の入力バッファ１６部の構成を示す。ス
イッチ素子１２１は信号出力用配置１３１と信号入力用
配線１４の交差点に配置されてこれらを接続するもので
、いまこれが○Ｎ状態にあると仮定されている。他のス
イッチ素子１２２，１２３．・・・、１２Ｎは残りの信
号出力用配線１３２，１３３．・・・、１３Ｎと信号入
力用配線１４の各交差点に配置され、これらはＯＦＦ状
態にあると仮定されている。１５は入力バッフ７１６の
入力端子に存在するキャパシタで、入力バッファ１６自
体の入力容量、信号入力用配線１４の浮遊容量及びスイ
ッチ素子１２の端子の接合容量等を合計したものを示し
ている。１７はこの回路ブロック１１の入力バッファ１
６の入力端子と接地線の間に挿入された抵抗（抵抗値Ｒ
）である。

ここで、入力バッファ１６の最大ＬレベルをＶＬ　（ｌ
ｎａＸ　）　、最小ＨレベルをＶＨ（１ｎ　）とする。

信号入力配線１４上のスイッチ素子数ＭのうちＯＦＦ状
態にあるスイッチ素子数はＮ＝Ｍ−１で、これらＯＦＦ
スイッチ素子の最大もれ電流をｆシ（ｍａｘ）とする。

信号入力配線１４上のＯＮスイッチ素子は１２１のみで
あり、そのＯＮ電流をＩｏＮとする。そうすると、抵抗
値Ｒは次のように定められる。即ち、 （１）もれ電流が流れてもＬレベルを維持できる条件と
して ＲＮ　Ｉｔ、　（ＩｌｌａＸ　）　＜ＶＬ　（ｆｆｉａ
Ｘ　）＜２）ＯＮ電流が流れるとＨレベルになる条件と
して Ｒｒｏ　Ｎ　＞ＶＨ（１ｎ　） である。

いま、具体例としてスイッチ素子がゲート長１μｍ、ゲ
ート幅３μｍのＥ２ＰＲＯＭセルからできており、 Ｉｔ、　（ＩＩｌａｘ　）　＝　１００ｎＡの場合を考
える。またＮ＝１０００、論理レベルとしてＴＴＬレベ
ルを考えて ＶＬ（ｗａｘ　）　＝０．８Ｖ ＶＨ（ｗｉｎ　）　−２，４Ｖ を仮定する。ＯＮｉ！ＦとしてはＩｏＮ＝１ｍＡが可能
で、これを仮定すると、（１）、（２＞の条件より、 ２．４にΩくＲく８にΩ を得る。このような範囲に抵抗値Ｒを設定することによ
り、回路は誤動作せず確実に動く。

通常、入力キャパシタ１７の容量はＣ＝２ρＦに達する
ので、もし抵抗１７が存在しないとすると、入力バッフ
ァ１６の入力端子電位のＯＦＦスイッチ素子もれ電流に
よる上昇の時間変化は、Ｖ＝ＮＩＬｉ／Ｃ ＝１０００Ｘ１００　　（ｎＡ　）　Ｘ　ｔ／２　Ｘ１
０’　２　　（Ｆ　）＝５　ｘ１０７（Ｖ／ｓｅａ　）
　ｘ　ｔとなり、約１６　ｎ　ｓｅｃで電位はＯｖから
０．８Ｖへと変化してしまい、回路の正常動作はできな
くなる。

以上のようにこの実施例によれば、ＯＦＦ時にもれ電流
が流れるスイッチ素子を用いた場合にも正常動作を確保
できるプログラマブルＬＳＩが得られる。

本発明は上記実施例に限られない。例えば回路ブロック
の入力端子に限らず、スイッチ・マトリクスを経由する
信号経路に入力インピーダンスが容量性であるバッファ
がある場合、多数のＯＦＦスイッチ素子のもれ電流が重
畳してそのバッファの入力端子で同様に電位上昇を生じ
る。従ってこれらのバッファの入力端子部にも抵抗を挿
入することが好ましい。

第３図はその様な実施例の構成を示す。図において３１
ｒ　、３１２　、・・・、３１Ｎが回路ブロックであり
、３３が信号出力用配線、３４が信号入力用配線を示し
、３２がこれらの交差点に配置されるスイッチ素子を示
す。各回路ブロック３１の入力端子部には先の実施例と
同様に抵抗３６を挿入している。また信号出力用配線３
３の途中には波形整形やドライブ能力向上の目的でバッ
ファ３５を設けているが、このバッファ３５の入力端子
部にも抵抗３６を挿入している。更に第３図はプログラ
マブルＬＳＩが階層構造である場合、即ちある回路ブロ
ック（図では３１３）が更に下位の複数の回路ブロック
３１ｉ−１，３１３−２，・・・とスイッチ・マトリク
スにより構成される場合を示している。このような場合
には、図に示すように、上位の回路ブロック３１ヨの入
力バッファの入力端子部に抵抗３６を挿入すると同時に
、下位の回路ブロック例えば３１３−１の入力バッファ
３５の入力端子部にも抵抗３６を挿入する。

このようにすれば、スイッチ・マトリクスを経由する信
号の容量性バッファでの電位上昇を抑えて確実な論理動
作を行なうことができるプログラマブルＬＳＩが得られ
る。

以上の実施例では、抵抗をバッファ回路の入力端子部と
接地線の間に挿入したが、電源線との間に挿入しても同
様に誤動作防止が図られる。また接地線側、電源線側の
双方に抵抗を挿入してもよい。更にこれらの抵抗は、バ
ッファの入力端子の直ぐ近くである必要はなく、バッフ
ァの入力端子につながる信号線上のどの位置に設けても
よい。

【図面の簡単な説明】

第１図は本発明の一実施例のＬＳＩの要部構成を示す図
、第２図はそのＬＳＩの全体の基本構成を示す図、第３
図は他の実施例のＬＳＩ構成を示す図、第４図は第２図
のＬＳＩでの回路ブロックの入力端子部の問題を説明す
るための図、第５図はＭＯＳＦＥＴ構造スイッチ素子の
電流−電圧特性を示す図である。 １１・・・回路ブロック、 １２　（１２ｔ　、１２２　、・・・）・・・スイッチ
素子、１３　（１３１，１３２、・・・）信号出力用配
線、１４・・・信号入力用配線、１５・・・入力キャパ
シタ、１６・・・入力バッファ、１７・・・抵抗。 出願人代理人　弁理士　鈴江武彦 第１図 第２図 第３図

Claims (4)

【特許請求の範囲】
1. （１）基板に作り込まれた、それ自体論理機能を有し、
   かつ信号の入力部及び信号の出力部を有する複数の回路
   ブロックと、この複数の回路ブロックからなる回路ブロ
   ック領域に隣接して前記基板上に形成された配線領域と
   を有し、前記回路ブロック領域は複数種の論理機能素子
   の集合から構成され、前記配線領域は互いに交わる信号
   入力用配線群及び信号出力用配線群から構成され、前記
   信号入力用配線群は各回路ブロックの信号入力部にそれ
   ぞれ接続され、前記信号出力用配線群は各回路ブロック
   の信号出力部にそれぞれ接続され、かつこれらの接続は
   その回路ブロックが隣接する前記配線領域において行わ
   れ、前記信号入力用配線群と前記信号出力用配線群との
   交差部にはそれぞれスイッチ素子が設けられ、このスイ
   ッチ素子のＯＮ、ＯＦＦ状態を制御することにより各回
   路ブロック間の入出力関係が決定され所望の集積回路が
   構築されるものであつて、前記回路ブロックの信号入力
   端子と接地線または電源線との間に抵抗を挿入したこと
   を特徴とする半導体集積回路。
2. （２）回路ブロックの信号入力部がＣＭＯＳ構成である
   特許請求の範囲第１項記載の半導体集積回路。
3. （３）スイッチ素子がＭＯＳＦＥＴ構造である特許請求
   の範囲第１項記載の半導体集積回路。
4. （４）回路ブロックへの入力信号の低レベルの最大値が
   Ｖ＿Ｌ（ｍａｘ）、高レベルの最小値がＶ＿Ｈ（ｍｉｎ
   ）、スイッチ素子の最大もれ電流がＩ＿Ｌ（ｍａｘ）、
   一つの信号入力用配線に存在するスイッチ素子数がＭ個
   、ＯＮであるスイッチ素子の電流容量がＩ＿Ｏ＿Ｎであ
   るとき、前記抵抗は、Ｒ＞Ｖ＿Ｈ（ｍｉｎ）／Ｉ＿Ｏ＿
   Ｎ および Ｒ＜Ｖ＿Ｌ（ｍａｘ）／｛（Ｍ−１）Ｉ＿Ｌ（ｍａｘ）
   ｝を満たす抵抗値Ｒに設定される特許請求の範囲第１項
   記載の半導体集積回路。