JPS63107226A - 半導体集積回路 - Google Patents

半導体集積回路

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JPS63107226A
JPS63107226A JP62219272A JP21927287A JPS63107226A JP S63107226 A JPS63107226 A JP S63107226A JP 62219272 A JP62219272 A JP 62219272A JP 21927287 A JP21927287 A JP 21927287A JP S63107226 A JPS63107226 A JP S63107226A
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bipolar semiconductor
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logic
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、半導体集積回路（チップ）の電子回路に関し
、より詳細には限定はしないがデジタルバイポーラチッ
プの論理回路に関する信号通路の制御に関するものでお
る。
［従来の技術］ 本発明に対する従来技術として、多くのデジタルチップ
（バイポーラ型或いは電界効果型の如何を問わない）は
少なくとも幾種かの各種の二状態回路（一般にフリップ
−フロップ）と呼ばれる単安定性もしくは双安定性のい
ずれか〉を組込み、かつ１種もしくはそれ以上の各種の
論理ケート回路（たとえばＡＮＤ、ＯＲ，ＥＸＣＬＳＩ
ＶＥ−ＯＲなど、および／またはそのＮ″ＯＴ−変種）
を組込むことが容易に判るであろう。しばしば「フルー
カスタム」と呼ばれる特殊設計のチップは、各種の二状
態回路と論理ゲート回路とを適当に組合せることにより
可使チップ領域とシステム実行の複合性とを最大限に利
用することを可能にする。
しかしながら、選択された種類の論理ゲート回路の適当
な組合せは、特定の二状態回路と同じ効果を達成しうろ
ことが周知されている。この種の能力は、中立論理列型
（ＵＬＡ）のしばしば「セミ−カスタム」チップと呼ば
れるチップで特に開発されている。これらのＵＬＡは可
使チップ領域全体に分配された多数の未接続論理ゲート
回路を用いて最初に作成され、かつ論理ゲート回路の入
力および出力を所望に応じて接続する最終的金属化層を
形成することにより消費者の要求に応じて構成すること
ができる。ＵＬＡ用の金属化マスクの設計は時間がかか
りかつ高価となり、さらに「フルーカスタム」チップの
設計はその欠点がより大きくなる。
デジタルチップ（この場合もバイポーラ型または電界効
果型の如何を問わない）の他方の分類には、いわゆるプ
ログラミング可能なゲート列（ＰＧＡ）が存在し、使用
しうるチップ領域は大部分が複数の論理ゲート回路の全
入力部と出力部との間の選択自在な相互接続領域によっ
て占められる傾向を有する。この種の回路は、他の可能
な接続を不能にした後に、一般に残存させるべくどのよ
うな接続を行なうかを消費者が決定するのを可能にする
。ＰＧＡは一般にＵＬＡよりもずっと少ない論理ゲート
回路を有し、かつ所望しない接続部の不能化は一般に不
可逆的である。
本出願人による英国特許出願第８６２１８１８号（特許
公開第２１８０３８２Ａ号）は、ＰＧＡに関する固有の
消費者構成によるチップに関するものであるが、比較的
多数の論理ゲート回路の可能性を備え、境在ＵＬＡに関
連する全体的なシステム実施能力の種類に近いＰＧＡを
もたらすが、同等にするにはより大型のチップの使用も
予想することができる。
この英国特許出願に記載されているように、チップを任
意に再構成する能力が可能であり、すなわち可逆性に基
づく可能な接続を選択することが可能である。
本出願人による英国特許出願第８６２１８９号（特許公
開第２１８２２２０Ａ＠　）　ハ、ＭＯ３Ｉ界効果型チ
ップのための特に効率の高い選択自在な信号パス回路に
関するものである。
［発明の目的］ 本発明の一目的は、他の用途も予想しうるがデジタルバ
イポーラチップにおける論理ゲート回路の入力もしくは
出力に対する接続の選択的制御を与えることにある。
［発明の要点］ 本発明によれば、選択自在な信号接続領域を有する論理
回路を備えてこの論理回路に対し信号を転送するデジタ
ルバイポーラ半導体集積回路からなり、前記信号接続領
域は関連する信号に対する導通状態が使用回路状態によ
って制御される能動回路素子と、一時的に加えられた構
成もしくは）言訳信号に応答する操作制御回路とを各選
択自在な信号接続用のチップ上に形成してなり、前記操
作制御回路の安定状態の間の切換を行なって前記使用回
路状態と能動回路素子の導通状態とを決定するよう構成
したことを特徴とするデジタルバイポーラ半導体集積回
路が提供される。
選択自在な信号接続領域は、構成論理ゲートもしくは他
の論理回路に対しまたはその出力部に対し或いは機能を
再構成しうる論理セルに対し相関させることができる。
操作制御回路からチップの選択構成信号入力領域への接
続は、チップからの選択を可能にする。
本発明の成る具体例に関し、各操作制御回路は一般に能
動ラッチ回路またはその１部として見るのが便利であり
、すなわちトリガー信号に応答してそれ自身の作用によ
り導通状態に移行しくまたは逆行するとも思われる）、
かつトリガーされるとその状態が他の正常に使用される
回路状態によって維持される。
半導体素材としてのシリコンにつき、操作制御回路に要
求される作用はシリコン制御整流器（ＳＣＲ）として知
られた４層構成によって満足される。当業界においては
、特に読取−書込メモリ−（ＲＡＭ）に関するメモリー
セルの能動部品としてＳＣＲを用いる目的でシリコンチ
ップにＳＣＲを用いるべく活動が向けられている。しか
しながら、この種のＳＣＲの利用は、本発明で提案する
ものとは性質が異なっている。すなわち、ＲＡＭの基本
的要求および作用は、各メモリーセルに特定の二進値を
示す状態を確立しく書込み）、次いでこの状態を任意に
検知する（読取る）ことである。これに対し、本発明は
システム論理回路に対するビット信号の通路を制御する
ための選択自在な接続を与え、すなわち伝送ゲートの方
式にしたがいかつ一般にクロックパルスによるデータの
流れに関するその後の操作サイクル全体にわたって存在
するような導通状態を選択することである。
各操作制御回路の実現はＳＣＲもしくは同様な型式の４
層構成とすることができ、或いは機能上間等に構成する
こともできる。この種の同等な１つの構成は２個の相補
トランジスタからなり、そのそれぞれがそのベースによ
って他方のコレクタに接続され、かつベース接続部の一
方でトリガーされて２つの可能な電圧状態の一方に対し
一方のエミッタをラッチする構成でおる。この種の電圧
状態は、次いで能動回路素子を構成しかつ転送すべき信
号を受信すべく接続された信号パストランジスタの導通
状態を決定することができる。
少なくとも論理回路入力部に対する入力として使用する
場合、信号パストランジスタ自身は連携する論理ゲート
回路の１部を構成することができ、これは信号パストラ
ンジスタから制御される他のトランジスタを備えたＴＴ
Ｌ型のＮＡＮＤゲート入力段階につき記載されているの
と同様である。
はぼ同様な回路構成を用いて、論理ゲート回路の正常出
力より採された分岐からの信号のゲートを制御すること
ができる。２個以上のこの種の出力分岐は、ゲート回路
に接続された２個以上の入力と同様にすなわら他方のト
ランジスタに対する接合部にて選択自在に制御すること
ができる。
電力消費がより少ないショットキー改良型としうるＴＴ
Ｌ（トランジスタートランジスターロジック〉につき特
定的に説明したが、本発明はたとえばエミッター力プル
ドーロジック（ＥＣＬ）として知られるような他のバイ
ポーラ回路に適用することもできる。
［実施例］ 以下、添付図面を参照して本発明を実施例につきさらに
説明する。
第１図において、ビット信号の通路はＮＡＮＤ論理ゲ論
理ロー１回路ぞれ入力および分岐出力として作用するラ
イン１０Ａおよび１２Ａで制御され、その出力段階を参
照符号２Ｑで示す。他のゲート入力の領域を参照符号’
ＩＯＸで示し、かつ他の分岐出力を参照符号１２Ｘで示
す。正常もしくは真のゲート出力を参照符号１２で示し
、これ自身を半導体システムを使用する論理出力特性の
限界内にて所望に応じ１個もしくはそれ以上の他のゲー
ト回路（図示せず）の非選択的な使用入力につき分岐す
ることができる。
入力１０Ａを、信号パス目的で作用する上記能動回路素
子としてのｎｐｎトランジスタ２２によって選択的に導
通性とずべきゲート入力として接続して示す。図示した
構成において、トランジスタ２２はｎｐｎトランジスタ
２４と連携して所望の特定ＮＡＮＤゲート操作を与え、
すなわちＮ、ＡＮＤゲートの入力段階となる。すなわち
、信号パス目的で作用するよう選択自在であるため入力
制御回路３０内にトランジスタ２２を示すのが便利であ
ると思われるが、破線枠２０’　を用いてＮＡＮＤゲー
ト入力段階としてのその二重の１９割を示す。
操作制御回路３２は相補対のトランジスタ３２Ａ　（ｐ
ｎｐ）および３２Ｂ　（ｎｐｎ＞として示され、これら
はそのベースをそれぞれ他方のコレクタに接続すると共
に、そのエミッタを３３Ａおよび３３Ｂにて接続する。
この構成はチップ上に作成したままの構成することがで
き、或いはたとえばシリコン制御整流器（ＳＣＲ）のよ
うな４層構成に対する同等な回路と考えることもできる
。
いずれにせよ適当な電圧状態は、参照符号３４の箇所で
与えられる所定の一時的信号状態によりトリガーされた
際にラッチ回路として作用する回路３０をもたらす。
図示したように、正常な印加電圧状態はライン４３Ａを
介して印加されるトランジスタ３２Ａのエミッタにて比
較的高く、かつレジスタ３５を介してライン４３Ｂから
電圧レールＶＧＧまで印加されるトランジスタ３２Ｂの
エミッタにおいて比較的低い。次いで、ラッチ作用は導
通状態となり、これはｎｐｎ型として示された選択トラ
ンジスタ３６を介し一致電流基準で選択的に達成され、
そのコレクタはトリガ一点３４に接続されると共に、そ
のベースおよびエミッタ電極は比較的高い選択信号およ
び低い選択信号のためのライン４５Ｘおよび４５Ｙに接
続される。ライン４５Ｘおよび４５Ｙの一致した付勢に
よるトリガー状態の一時的形成は、制御回路構成３２の
導通作用のラッチを開始させる。参照符号３７における
電圧か上昇して導通（すなわち信号パス目的）の選択を
示す使用回路状態を示し、かつレジスタ３８を介しトラ
ンジスタ２２のベースに加えられ、かくしてトランジス
タ２２は導通性となって入力１０Ａからゲートへの入力
信号伝送を可能にする。
制御回路構成３２は、参照符号３４における一時的信号
状態が除去された後にラッチ状態に保たれかつライン４
３Ａが低くなった時にのみその状態を逆転し、これはリ
セット目的で任意に行なうことができ、或いは何等かの
理由で電力供給が遮断された際に生じうる。
ＮＡＮＤゲート作用に関し、ｎｐｎトランジスタ２２は
そのエミッタをゲート入力ライン１０Ａに接続すると共
にそのコレクタを他のｎｐｎトランジスタ２４のベース
に接続することに注目され、トランジスタ２４のエミッ
タは参照符号２５の箇所で低電圧レールＶＧＧに接続さ
れると共にそのコレクタをレジスタ２６により高電圧ラ
イン２７に接続する。他のゲート入力１０Ｘがトランジ
スタ２２のコレクタと他のトランジスタ２４のベースと
の間の接続部でノード２８Ｘに対して示され、少なくと
も６個のこの種の入力を存在させうるが、この個数は必
ずしも限定を意味しない。ゲート出力１２は参照符＠２
９の箇所にてトランジスタ２４のコレクタから採取され
、かつトランジスタ２４が導通性であるかないかにした
がって低くも高くもなり、すなわちゲート人力１０Ａ、
１０Ｘのいずれかが低くなった際には高くなりかつ全て
のゲート入力が高くなった時のみ低くなる。
全ての入力１０Ｘは参照符号３０につき説明したと同様
な選択制御回路を備え、かつ選択された入力のみがゲー
ト出力段階２０に対し操作することが了解され、すなわ
ち連携したトランジスタ２２が導通性とならない入力１
０Ａ、ＩＯＸはＮＡＮＯゲート作用に対し効果を及ぼさ
ない。しかしながら、選択された入力に関し、加えられ
たビット信号に応じて真の論理ゲート作用が生ずる。
出力分岐１２Ａについて説明すれば、入力選択回路３０
と同様な選択回路５０が図示されており、ｉ符号は２０
だけ加算される。したがって、参照符号５４の箇所でト
リガーすることにより選択されればトランジスタ４２は
導通性となり、次いでライン１２△における低ロジック
（二進法ｒＯＪ）或いは高ロジック（二進法「１」）に
応じてインバータトランジスタ４４を導通性もしくは非
シθ通となし、これによりゲート出力１２の逆転状態を
ライン４２Ａまで直接に伝送する。他の分岐出力も、参
照符号５０で示した回路と同様に他の回路を介し同様に
作用することができる。この種の各分岐出力は開コレク
タ構成でおって、作用上複数ライン操作しうる配線−Ｏ
Ｒ型出力を可能にする。
勿論、実現される１つの用途は、プログラミング可能な
論理列（ＰＬＡ）または特に論理ゲートがマトリックス
列内にほぼ均一に分配された本出願人による特許出願第
８６２１８１８号の改良型のプログラミング可能な列論
理（ＰＬＡ）として知られた他のプログラミング可能な
チップに関するものでおる。この場合、各論理ゲート部
位は第１図に対応し、すなわち成る入力１０Ａ、１０Ｘ
は所定の他のゲートにおける出力から直接に得られ、か
つ他の入力はより長い範囲の接続路（典型的には行およ
び列にしたがう）から得られ、これに分岐出力１２Ａ、
１２Ｘを選択自在に接続することもできる。
論理ゲートのマトリックス列を有する１つの好適配置に
おいて、典型的なゲートはその直接出力（１２）を隣接
ゲートの入力に接続し、これらは同じ列におけるゲート
に隣接したゲートと、同じ行における次のゲートとを備
え、さらに有利には同じ行における１つおいた次のゲー
トをも備える。
さらに、この典型的なゲートは２個の選択自在な出力分
岐（１２Ａおよび１２Ｘ）（参照符号４２Ａの箇所で見
られる）をこのゲートで交差する行列コンダクタの異な
るものに接続される。それに応じてこの種の好適ゲート
は６個の選択自在な入力を備え、そのそれぞれは１０Ａ
および関連する選択回路３０と同様でおる。２つの入力
が同じ列内の次のゲートから得られ、その１つは同じ行
における隣接ゲートから、また１つは同じ行における１
つおきの前のゲートから得られ、さらに２個の出力が前
記行列コンダクタから得られる。
勿論、この配置は本出願人による特許出願第８６２１８
１８＠明細書に記載されており、この場合隣接ゲート列
は反対方向に向かう出力を有する。
自明のように、使用者または装置が接続を選択してチッ
プの作用を改変しまたは制御することが望ましい場合に
は他の用途も存在する。たとえば、複合かつ構成自在な
論理セルを形成することも望ましく、これは明らかにど
の可能な出力が入力信号を受信すべきかを選択するため
の信号通路切換型回路の代りに特定の論理構成につき可
能な接続部を有する所望の構成を確立することも本発明
の範囲内でおる。極めて単純な例を第２Ａ、Ｂおよび０
図に示す。
第２Ａ図において、選択回路（参照符号３０もしくは５
０につき上記）を参照符号７０．７２の箇所で用いて、
真のＡＮＤ機能またはＮＡＮＤＡＮＤ機能出力にて選択
することができる。
第２Ｂ図においては、選択回路をその出力における半加
算器回路につき用いて（参照符号８２．８４参照）、両
川力にて半加算器の選択を与え（８２および８４の両者
が導通性）、或いはＥｘｃｌｕｓｉｖｅ　−ＯＲ（８２
のみが導通性）またはＡＮＤ　（８４のみが導通性）機
能を他の出力に与えることもできる。
第２Ｃ図においては、選択回路をフリップ−フロップ回
路および選択回路につぎ用いることができ、これを交差
線および標識８１〜Ｓ４として示す。全ての選択回路８
１〜Ｓ４が閉状態であれば基本的ＳＲフリップーフロッ
プが得られ、Ｓｌのみが導通性でおればクロックＳＲフ
リップーフロップが得られ、ＳｌおよびＳ４のみが導通
性であればＤ−型が得られ、またＳ４のみが閉状態であ
ればＴ型となる。
【図面の簡単な説明】
第１図は選択自在な１個の入力部と選択自在な１個の出
力分岐とを備えるＮＡＮＤゲートの１部の回路図、 第２Ａ−２Ｃ図は選択的に構成しうる論理回路図である
。 １０．１２・・・信号ライン　２ｏ・・・論理回路２２
・・・能動回路素子　　　３０・・・信号接続領域３２
・・・操作制御回路　　　４２・・・能動回路素子５０
・・・信号接続領域　　　５２・・・操作制御回路図面
’　ｊ：’　：”、（ｉ“：２．゛に−マ更なし）λ 丁ＲＵＥ　ＡＮＤ　　ＩＮＶＥＲＴＩＮＧ　　ＮＡＮＤ
　　ＧＡＴＥＡＮＤ／ＥＸＣＬＬＪＳＩＶＥ−ＯＲ／　
Ｉ−ＩＡＬＦ　ＡＤＤＥＲ５１−５３ＡＬＬＯＮ　　　
Ｔ−ＴＹＰＥＳｌ　＋５４　　　ＯＮ　　”ＹＰ” 手続補正口（旗） １、事件の表示 昭和６２年　特許願　第２１９２７２号２、発明の名称 半導体集積回路 ３、補正をする者 事件との関係　　　特許出願人 名　称　　ビルキントン　マイクロ−エレクトロニクス
　リミテッド代表者　　デニス　ジョン　ラブリッジ（
国籍）　　（英　国） ４、代理人 （１）図面 ６、補正の内容

Claims (11)

    【特許請求の範囲】
  1. （１）選択自在な信号接続領域（３０もしくは５０）を
    有する論理回路（２０）を備えてこの論理回路に対し信
    号を転送するデジタルバイポーラ半導体集積回路からな
    り、前記信号接続領域は関連する信号（１０Ａもしくは
    １２Ａにおける）に対する導通状態が使用回路状態によ
    って制御される能動回路素子（２０もしくは４２）と、
    一時的に加えられた（３４もしくは５４にて）構成もし
    くは選択信号に応答する操作制御回路（３２もしくは５
    ２）とを各選択自在な信号接続用のチップ上に形成して
    なり、前記操作制御回路（３２もしくは５２）の安定状
    態の間の切換を行なつて前記使用回路状態と能動回路素
    子（２２もしくは４２）の導通状態とを決定するよう構
    成したことを特徴とするデジタルバイポーラ半導体集積
    回路。
  2. （２）前記操作制御回路（３２もしくは５２）のそれぞ
    れは、前記選択信号としてのトリガー信号（３４もしく
    は５４における）に応答する能動ラッチ回路（３２Ａ、
    ３２Ｂまたは５２Ａ、５２Ｂ）を備えてその安定状態に
    それ自身の作用によって切換えると共に、トリガーされ
    た際にその状態を維持する特許請求の範囲第１項記載の
    デジタルバイポーラ半導体集積回路。
  3. （３）前記ラッチ回路（３２もしくは５２）のそれぞれ
    は、２個の相補トランジスタ（３２Ａ、３２Ｂまたは５
    ２Ａ、５２Ｂ）として操作する構成を有し、前記トラン
    ジスタのそれぞれはそのベース（３３Ａ、３３Ｂまたは
    ５３Ａ、５３Ｂ）により他方のコレクタに接続されと共
    に、ベース接続部の一方（３４については３３Ｂまたは
    ５４については５３Ｂ）にてトリガーされて、一方のエ
    ミッタを２つの可能な電圧状態の一方にラッチするよう
    構成した特許請求の範囲第２項記載のデジタルバイポー
    ラ半導体集積回路。
  4. （４）ラッチ回路（３２もしくは５２）に接続された選
    択トランジスタ（３６もしくは５６）を備えて、トリガ
    ー信号をここに加え（３４もしくは５４にて）、能動回
    路素子の導通状態を選択するよう構成してなる特許請求
    の範囲第２項または第３項記載のデジタルバイポーラ半
    導体集積回路。
  5. （５）前記能動回路素子（２２もしくは４２）のそれぞ
    れはトランジスタを備えて、そのコレクターエミッタ通
    路が対応の前記選択自在な信号接続を形成すると共に、
    その制御電極が前記操作制御回路（３２もしくは５２）
    に接続されてトランジスタを選択的に導通させるよう構
    成してなる特許請求の範囲第１項乃至第４項のいずれか
    に記載のデジタルバイポーラ半導体集積回路。
  6. （６）前記論理回路（２０）は少なくとも１個の論理ゲ
    ート（２０）を備えて、その各入力段階がその操作につ
    き選択自在である前記トランジスタ（２２）を備え、前
    記論理ゲート（２０）は出力段階として作用する他のト
    ランジスタ（２４）をさらに備えてこれを前記トランジ
    スタ（２２）に対しその入力段階へ共通に接続してなる
    特許請求の範囲第５項記載のデジタルバイポーラ半導体
    集積回路。
  7. （７）前記他のトランジスタ（２４）は、前記論理回路
    における他方の論理ゲートの入力段階に対する前記選択
    自在な信号接続領域に直接接続するよう作用する出力部
    （１２）を備えてなる特許請求の範囲第６項記載のデジ
    タルバイポーラ半導体集積回路。
  8. （８）前記選択自在な信号接続領域（３０）は前記論理
    回路の論理ゲートに対する入力部に接続されると共に、
    さらに領域（５０）は出力部にてそこからの出力分岐に
    接続してなる特許請求の範囲第１項乃至第８項のいずれ
    かに記載のデジタルバイポーラ半導体集積回路。
  9. （９）出力分岐の各トランジスタ（４２）をさらにイン
    バータトランジスタ（４４）に連携させてなる特許請求
    の範囲第８項記載のデジタルバイポーラ半導体集積回路
    。
  10. （１０）操作制御回路（３２もしくは５２）はリセット
    信号用の入力領域（４３Ａ、６３Ａ）を備え、操作制御
    回路（３２もしくは５２）がこれに応答して、前記能動
    回路素子がその事前に選択された導通状態から逆転する
    回路状態を形成する特許請求の範囲第１項乃至第９項の
    いずれかに記載のデジタルバイポーラ半導体集積回路。
  11. （１１）論理回路を備えてその各論理ゲート（２０）が
    入力接続部（１０）と出力接続部（１２）とを備え、少
    なくとも各入力接続（１０Ａなど）が能動回路素子（２
    ２もしくは４２）を介して行なわれ、その論理信号に対
    する導通状態が使用回路状態に応じて選択自在であり、
    かつ各能動回路素子（２２もしくは４２）がこれに関連
    した能動ラッチ構成（３２もしくは５２）を備え、選択
    トリガー信号（３４もしくは５４における）に応答して
    その２つの安定状態の一方から他方へ切換り、その他方
    の状態が前記連携した能動回路素子（２２もしくは４２
    ）に与えられた回路状態に対応してその導通状態を選択
    するよう構成したことを特徴とするデジタルバイポーラ
    半導体集積回路。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1462964A3 (en) * 1988-10-05 2006-06-07 Quickturn Design Systems, Inc. Method for stimulating functional logic circuit with logical stimulus
US5452231A (en) * 1988-10-05 1995-09-19 Quickturn Design Systems, Inc. Hierarchically connected reconfigurable logic assembly
US5322812A (en) * 1991-03-20 1994-06-21 Crosspoint Solutions, Inc. Improved method of fabricating antifuses in an integrated circuit device and resulting structure
US5359242A (en) * 1993-01-21 1994-10-25 Altera Corporation Programmable logic with carry-in/carry-out between logic blocks
CA2158467A1 (en) * 1993-03-17 1994-09-29 Richard D. Freeman Random access memory (ram) based configurable arrays
US5680583A (en) * 1994-02-16 1997-10-21 Arkos Design, Inc. Method and apparatus for a trace buffer in an emulation system
US5841967A (en) * 1996-10-17 1998-11-24 Quickturn Design Systems, Inc. Method and apparatus for design verification using emulation and simulation
US5960191A (en) 1997-05-30 1999-09-28 Quickturn Design Systems, Inc. Emulation system with time-multiplexed interconnect
US5970240A (en) * 1997-06-25 1999-10-19 Quickturn Design Systems, Inc. Method and apparatus for configurable memory emulation
US8959010B1 (en) 2011-12-08 2015-02-17 Cadence Design Systems, Inc. Emulation system with improved reliability of interconnect and a method for programming such interconnect
US8743735B1 (en) 2012-01-18 2014-06-03 Cadence Design Systems, Inc. Emulation system for verifying a network device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5176937A (ja) * 1974-12-27 1976-07-03 Hitachi Ltd
JPS60250721A (ja) * 1984-05-28 1985-12-11 Hitachi Ltd 論理回路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3551699A (en) * 1967-07-10 1970-12-29 Honeywell Inc Control apparatus
DE1574666B2 (de) * 1968-03-19 1976-07-22 Ibm Deutschland Gmbh, 7000 Stuttgart Schaltungsanordnung zur bildung komplexer logischer verknuepfungen
US3568005A (en) * 1968-07-05 1971-03-02 Wagner Electric Corp Control circuit
BE793546A (fr) * 1972-01-18 1973-04-16 Texas Instruments Inc Commutateur de tension analogique
US3790823A (en) * 1972-03-03 1974-02-05 Bell Telephone Labor Inc High-speed transistor digital gating
GB1444084A (en) * 1972-06-21 1976-07-28 Honeywell Inf Systems Generalized logic device
US3863229A (en) * 1973-06-25 1975-01-28 Ibm Scr (or scs) memory array with internal and external load resistors
US4031413A (en) * 1975-01-10 1977-06-21 Hitachi, Ltd. Memory circuit
US4154978A (en) * 1977-12-08 1979-05-15 Operating Systems, Inc. Self-contained bidirectional amplifying repeater
JPS558135A (en) * 1978-07-04 1980-01-21 Mamoru Tanaka Rewritable programable logic array
US4354266A (en) * 1979-10-31 1982-10-12 Gte Laboratories Incorporated Multiplexor with decoding
GB2171231B (en) * 1985-02-14 1989-11-01 Intel Corp Software programmable logic array
US4706216A (en) * 1985-02-27 1987-11-10 Xilinx, Inc. Configurable logic element
CN1009515B (zh) * 1985-09-11 1990-09-05 皮尔金顿微电子技术有限公司 半导体集成电路/系统
EP0220816B1 (en) * 1985-10-23 1992-06-10 Pilkington Micro-Electronics Limited Gated transmission circuit (on-chip)

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5176937A (ja) * 1974-12-27 1976-07-03 Hitachi Ltd
JPS60250721A (ja) * 1984-05-28 1985-12-11 Hitachi Ltd 論理回路

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Publication number Publication date
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DE3777030D1 (de) 1992-04-09
GB2195797A (en) 1988-04-13
EP0260033A3 (en) 1989-05-03

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