DE1574666B2 - Schaltungsanordnung zur bildung komplexer logischer verknuepfungen - Google Patents

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Bildung komplexer logischer Verknüpfungen mit wahlweise adressierbaren Binärsignalspeichern, mit einer auf unterschiedliche Verknüpfungsoperationen einstellbaren logischen Schaltung und mit einem Steuerwerk, das entsprechend einem vorgegebenen Programm in aufeinanderfolgenden Schritten den Inhalt bestimmter Binärsignalspeicher der logischen Schaltung zuführt und deren Resultatsignale zu bestimmten Binärsignalspeichern zurückführt. ·

Es ist bekannt, eine auf unterschiedliche logische Verknüpfungsoperationen einstellbare Grundschaltung mit mehreren Binärsignalspeichern und einem eine Auswahlmatrix umfassenden Programmsteuerwerk zu vereinigen, um komplexe logische Verknüpfungen in eine Vielzahl Einzelschritte aufgelöst nacheinander

auszuführen. Bei einer derartigen Anordnung wird als logische Grundschaltung ein die Unvereinbarkeit zweier binärer Variabler ausdrückendes Schaltelement verwendet (deutsches Patent 10 84 497). Die Funktion ist und dem Begriff NAN D-Funktion bzw. »Sheffer-Funktion« bekannt. Dieses Schaltelement werden nacheinander unter Wirkung des Steuerwerkes die binären Variablen aus den Speicherstellen zugeführt. Das Schaltelement bildet die entsprechende Verknüpfung, und das Resultat wird zu einer der Speicherstellen zurückgeführt, um im weiteren Verlaufe des Programms mit einer anderen Variablen oder einem anderen Zwischenresultat verknüpft zu werden. Da mit der NAND-Funktion alle möglichen logischen Verknüpfungen zweier binärer Variabler ausgedrückt werden können, ist diese Anordnung in der Lage, beliebig komplexe logische Verknüpfungen durchzuführen. Allerdings geschieht dies auf Kosten der Programmlänge, weil schon relativ einfache Verknüpfungen mehrere Programmschritte erfordern. Beispielsweise wird die UND-Verknüpfung der Variablen a und b durch

dargestellt, wozu insgesamt drei NAN D-Operationen ^ausgeführt werden müssen. Ebenso werden für die Verknüpfungen »ODER« drei und für die Operation »NEGATION« zwei NAND-Operationen benötigt. Es ist leicht einzusehen, daß auf diese Weise zur Ausführung von logischen Verknüpfungen, die aus einer Vielzahl UND-, ODER- und NEGATION-Operationen bestehen, eine sehr große Anzahl Programmschritte und damit ein sehr umfangreiches Steuerwerk sowie eine lange Programmablaufzeit erforderlich werden.

Die gleichen Nachteile, wenn auch in einem etwas verminderten Umfange, weist eine andere derartige Anordnung auf, bei der die logische Grundschaltung wahlweise die Operationen UND, ODER oder NEGATION in jeweils einem Programmschritt ausführen kann, wobei UND und ODER auch mit negierten Operanden in jeweils einem Programmschritt realisierbar sind (Patentanmeldung Z 394).

Alle Anordnungen dieser Art konnten sich aus Gründen des umfangreichen Programm- und Zeitaufwandes für die Anwendung als logische Steuerschaltungen in Rechenanlagen nicht durchsetzen. Diese Steuerschaltungen, wie sie beispielsweise im Operationssteuerteil einer Rechenanlage benötigt werden, sind oft sehr vielgestaltig und in ihrem Aufbau zumeist nicht systematisierbar. In vielen Fällen, wie bei den Steuerschaltungen langsamer Ein- und Ausgabeeinheiten (Drucker, Kartenleser usw.), erfolgt die Veränderung der Ein- und Ausgabesignale in relativ großen Zeitabschnitten von ca. 25 \iseL· bis in den msek-Bereich. Damit ergibt sich die Möglichkeit eines teilweisen serialen Ablaufes der logischen Zustandsänderungen innerhalb der Steuerschaltung. Ein gewisser serialer Ablauf liegt natürlich auch dann vor, wenn die Steuerschaltung in bekannter Weise als komplexe logische Schaltung ausgebildet wird, in der für jede auszuführende Teilverknüpfung ein separates Verknüpfungselement vorgesehen ist. Der Zeitablauf ist dann durch die natürliche Signalverzögerung in den einzelnen Elementen der Schaltung bestimmt, d.h., von den zahlreichen Elementen der Schaltung ist stets nur ein kleiner Teil wirksam.

Es ist auch bereits bekannt, logische Verknüpfungen mit Hilfe von Folgeschaltungen auszuführen (DT-AS 12 19 259). Hierbei dienen zwei Flip-Flops zur Aufnahme der Operanden, und eine logische Verknüpfungsschaltung, die Verknüpfungssteuersignale zugeführt erhält, ist uiit ihrem Eingang an den Ausgang des einen Flip-Flops und mit ihrem Ausgang an den Eingang des anderen Flip-Flops angeschlossen. Die auszuführende Verknüpfungsoperation wird somit zum Teil durch die Verknüpfungsschaltung und zum Teil durch die Übergangsfunktion bestimmt, nachweicher der zweite Flip-Flop seinen Schaltzustand durch auftretende Ausgangssignale aus der Verknüpfungsschaltung ändert. Diese Anordnung führt ebenfalls nur einschrittige Verknüpfungsoperationen durch, wenn auch durch eine entsprechende Vervielfachung der Anordnung mehrere einschrittige Verknüpfungsoperationen gleichzeitig ausführbar sind.

Aufgabe der Erfindung ist es, eine Schaltungsanordnung anzugeben, die einerseits den hohen Aufwand der komplexen logischen Schaltungen vermeidet und andererseits die Auflösung einer derartigen Schaltung in eine sehr große Anzahl nacheinander unter Steuerung eines Programmes ausführbarer Einzeloperationen in vertretbaren Grenzen hält durch gleichzeitige Bildung mehrstufiger Verknüpfungsoperationen. Bei einer Schaltungsanordnung der eingangs genannten Art wird dies erfindungsgemäß dadurch erreicht, daß die über eine Adressierungsmatrix einzeln ansteuerbaren Binärsignalspeicher zu mindestens zwei unabhängig voneinander adressierbaren Gruppen ausgangsseitig zusammengefaßt an die beiden Operandeneingänge der logischen Verknüpfungsschaltung angeschlossen sind, daß die ausgangsseitige Zusammenfassung als UND-Verknüpfung ausgebildet ist, deren Ausgangssignale unter der Wirkung von ersten Operationssteuersignalen wahlweise direkt oder invertiert einer ODER-Schaltung zuführbar sind, von deren Ausgang unter der Wirkung weiterer Operationssteuersignale das echte oder das invertierte Resultatsignal gewonnen wird.

Da gemäß der Erfindung die Ausgänge der Binärsignalspeicher zu Gruppen zusammengefaßt und mit einer relativ einfachen logischen Verknüpfungsschaltung verbunden werden, ergibt sich ein wirkungsvoller logischer Grundschritt, der einer in komplizierten logischen Schaltungen oft wiederkehrenden, mehrere logische Verknüpfungsstufen umfassenden Grundstruktur entspricht, wobei die eigentliche mehrstufige Verknüpfungsoperation durch die Kombination der anzulegenden Steuersignale bestimmt wird. Bei Aneinanderreihung derartiger Grundschritte können umfangreiche logische Verknüpfungsoperationen mit einem relativ kurzen Programm in entsprechend kurzer Zeit ausgeführt werden.

Ein wesentlicher Vorteil der Erfindung besteht deshalb darin, daß sich mit ihrer Hilfe die unterschiedlichsten Steuerschaltungen nach einer gewissen Systematik aufbauen lassen. Die Anordnung kann in vorteilhafter Weise als monolithische Schaltung ausgebildet sein. Da der Hauptteil der Anordnung aus den Binärsignalspeichern besteht und die logische Verknüpfungsschaltung nur einen kleinen Umfang einnimmt, kann im Gegensatz zu den in konventioneller Weise aufgebauten logischen Steuerschaltungen eine hohe Packungsdichte der integrierten Schaltelemente erreicht werden.

Verschiedene vorteilhafte Ausgestaltungen der Erfindung sind aus den Ansprüchen ersichtlich. Nachfolgend ist an Hand von Zeichnungen ein Ausführungsbeispiel erläutert.

L <J /t UÜÜ

Es zeigen

Fig. la und Ib eine erfindungsgemäß ausgebildete Schaltungsanordnung als Blockschaltbild,

F i g. 2a bis 2f verschiedene logische Grundstrukturen, die durch je einen Schaltschritt der Steuerschaltung von F i g. 1 a und 1 b realisierbar sind,

F i g. 3 ein Schaltungsbeispiel einer Speicherzelle, wie sie in der Anordnung von Fig. la und Ib verwendet wird,

F i g. 4 ein willkürlich ausgewähltes Beispiel einer fest verdrahteten logischen Schaltung und

F i g. 5 die Schaltung von F i g. 4 in einer umgewandelten, zur Ausführung mit Hilfe der Anordnung von F i g. la und Ib geeigneten Form.

Die in Fig. la und Ib symbolisch dargestellte Anordnung besteht aus vier Hauptteilen: Einem Speicher AZ, einer logischen Verknüpfungsschaltung LV, einer das Verknüpfungsprogramm verkörpernden Adressierungsmatrix AM für die einzelnen Zellen des Speichers AZ und einem Schrittschalter AS zur Festlegung der Programmschrittfolge. Die Funktion der logischen Verknüpfungsschaltung LV wird teilweise bereits durch den Ausgang des Speichers AZerfüllt, wie nachfolgend noch erläutert wird. Die logische Verknüpfungsschaltung LV hat eine Grundstruktur, die zwei UND-Verknüpfungen mit einer nachfolgenden ODER-Verknüpfung aufweist. Es wurde festgestellt, daß diese Grundstruktur zumindest im Prinzip in den verschiedenen logischen Schaltungen sehr häufig auftritt. Die F i g. 2a zeigt eine Schaltung gemäß dieser Grundstruktür mit zwei UND-Schaltungen 21, 22, von denen jede drei Eingänge aufweist. Die Ausgänge der UND-Schaltungen sind mit einer ODER-Schaltung 23 verbunden. Die Eingangssignale, die den Eingängen der UND-Schaltung 21 zugeführt werden, können mit einem Teil der Eingangssignale der UND-Schaltung 22 identisch sein, wie es beispielsweise in der logischen Beziehung

a ■b ■ c+a■b ■ d

der Fall ist.

Die F i g. 2b bis 2f zeigen Schaltungen, die verschiedene Abwandlungen dieser Grundstruktur darstellen. Nach Fig.2b ist zwischen den beiden UND-Schaltungen und der ODER-Schaltung je eine Inverterschaltung angeordnet Nach F i g. 2c ist nur der Ausgang einer der beiden UND-Schaltungen über eine Inverterschaltung geführt und an den Ausgang der ODER-Schaltung eine weitere Inverterschaltung angeschlossen. Bei der Schaltung von Fig.2d ist dieser ausgangsseitige Inverter weggelassen. Gemäß der Schaltung von F i g. 2e sind die Ausgänge der UND-Schaltungen direkt mit dem Eingang der ODER-Schaltung verbunden; lediglich der Ausgang der ODER-Schaltung wird über einen Inverter geführt. Schließlich werden in der Schaltung von F i g. 2f sowohl die Ausgänge der beiden UND-Schaltungen als auch der Ausgang der ODER-Schaltung invertiert. Für alle diese Schaltungen sind die beiden eingangsseitigen UND-Schaltungen kennzeichnend, deren Ausgänge in direkter oder komplementärer Form an eine ODER-Schaltung geführt sind. Diese Schaltungen werden nachfolgend als Normalformen bezeichnet Eine logische Verknüpfungsschaltung, die in der Lage ist, die Funktionen der in den F i g. 2a bis 2f dargestellten Normalformen zu erfüllen, kann jede mögliche Verknüpfung zweier binärer Variabler ausführen. Dies erklärt sich in einfacher Weise daraus, daß die .Normalformen die Funktionen »UND«, »ODER« und »NEGATION« umfassen, auf die bekanntlich alle möglichen Verknüpfungen zweier binärer Variabler zurückführbar sind. Die logische Verknüpfungsschaltung LV von Fig. Ib erfüllt diese Voraussetzung. Die Schaltung LV ist in der Lage, bei entsprechender Steuerung jede der logischen Verknüpfungen durchzuführen, die von den Schaltungen gemäß F i g. 2a bis 2f geleistet werden. Dabei sind die Schaltungen gemäß den Fig. 2a bis 2f lediglich zur Veranschaulichung von Aufbau und Wirkungsweise des beschriebenen Ausführungsbeispiels dargestellt.

Nachfolgend soll der Aufbau des Speichers AZ und der logischen Verknüpfungsschaltung LV beschrieben werden:

Der Speicher AZ von F i g. 1 besteht aus einer Anzahl bistabiler Speicherzellen 61 bzw. 62, von denen jede zur Speicherung eines binären Bits geeignet ist Ein Beispiel einer derartigen Zelle ist in F i g. 3 dargestellt. Die Zelle besteht aus zwei Doppelemitter-Transistoren, die in der bekannten Überkreuzkopplung von Kollektor und Basis angeordnet sind. Jeweils einer der beiden Emitter ist mit einer Adressierungs- bzw. Aufrufleitung 30 verbunden. Der andere Emitteranschluß 33 des Transistors 32 bildef den Eins-Eingang und Eins-Ausgang der Zelle und der andere Emitteranschluß 34 des Transistors 31 bildet den Null-Eingang und Null-Ausgang der Zelle. Eine Umschaltung des Leitzustandes vom Transistor 31 auf den Transistor 32 oder umgekehrt durch Signale auf den Eingangsleitungen ist nur dann möglich, wenn die Adressierungsleitung eine positive Spannung in der Größenordnung der Kollektorspannung einnimmt. Ebenso wird ein auswertbarer Lesestrom auf Leitung 33 oder 34 nur dann erhalten, wenn das Adressierungssignal anliegt.

Die Speicherzelle gemäß F i g. 3 ist für sich bekannt. Ihre Eigenart besteht darin, daß die Eingangsleitungen EG (Einschreibleitungen) und die Ausgangsleitungen /4G(Leseleitungen) jeweils mit dem gleichen Emitteranschluß der Speicherzelle verbunden sind. Unter der Annahme, daß die Speicherzelle in positiver Logik betrieben wird (das binäre Eins-Signal entspricht dem Plus-Potential und das binäre Null-Signal entspricht dem Minus-Potential) und unter der weiteren Annahme, daß die Speicherzelle den Binärwert Null gespeichert enthält, ist der Transistor 31 leitend, so daß die Leitung 34 erhöhtes Potential und die Leitungen 30, 33 abgesenktes Potential führen. Soll nun in die Speicherzelle der Binärwert Eins eingeschrieben werden, erfolgt durch Anlegen eines positiven Potentials an die Adressierungsleitung 30 eine Auswahl der Speicherzelle. Hierdurch wird die Spannung am linken Emitter des Transistors 32 angehoben, womit dieser Transistor vorbereitet wird, in den leitenden Zustand überzugehen. Zur gleichen Zeit tritt ein Signal an der (X-EG)-Emgangsleitung 33 auf, das auch den rechten Emitter des Transistors 32 auf erhöhtes Potential bringt. Infolge der Potentialverschiebung zwischen Basis und Emitter wird der Transistor 32 leitend, wodurch sein Kollektorpotential absinkt und damit der Transistor 31 gesperrt wird. Das Potential auf der Leitung 34 und damit auch am Ausgang Q-AG sinkt ab; die Speicherzelle ist damit zur Anzeige eines O-Signals, das die Negation zum neu eingespeicherten 1-Wert darstellt vorbereitet. Diese Anzeige wird wirksam, wenn während des Lesezyklus erneut ein Adressierungssignal an die Leitung 30 angelegt wird. Die beiden Emitter des Transistors 31 wirken in diesem Fall wie ein UND-Tor. Da das Einschreiben und das Lesen niemals zur gleichen Zeit

erfolgen, ist eine Trennung der Eingangsfunktion von der Ausgangsfunktion an den gemeinsamen Eingangs-/ Ausgangsleitungen 33, 34 sichergestellt. Es wird hierzu auch auf die Operationsbeschreibung in den folgenden Abschnitten Bezug genommen.

Die Gesamtzahl der Speicherzellen, von denen in F i g. Ib der Einfachheit halber nur acht dargestellt sind, in in zwei Gruppen 611 bis 61 „ und 62i bis 62„ unterteilt. Von den beiden in F i g. 3 dargestellten Ausgängen einer Speicherzelle werden in der Anordnung von F i g. Ib nur jeweils die Null-Ausgänge Q-AG verwendet, die, wie oben in Verbindung mit Fig.3 erläutert, stets das Komplement des in der betreffenden Zelle gespeicherten Wertes anzeigen. Die Null-Ausgänge sind für die Gruppe 611 bis 61„ an die Leitung 63 und für die Gruppe 62i bis 62„ an die Leitung 64 angeschlossen.

Die logische ODER-Funktion kann in logischen Schaltungen durch einfache Leitungsverknüpfung realisiert werden, sofern sichergestellt ist, daß die so zusammengeschalteten Leitungen eingangsseitig durch andere Schaltelemente voneinander entkoppelt sind. Andererseits kann eine Schaltung, die in der Lage ist, die ODER-Funktion auszuführen, ohne Abänderung der Schaltungsstruktur zur Ausführung der UND-Funktion benutzt werden, wenn man das Potential der Eingangssignale umkehrt (negative Logik). Hiervon wird im vorliegenden Ausführungsbeispiel Gebrauch gemacht. Durch den Zusammenschluß der Komplement-Ausgänge 0-AG der Speicherzellen 61 an der Leitung 63 wird eine UND-Verknüpfung erreicht, die nach Art einer in negativer Logik betriebenen, durch einfache Leitungszusammenführung realisierten ODER-Schaltung arbeitet. Die so gewonnene UND-Schaltung erfüllt in der logischen Schaltung LVdie Funktion der eingangsseitigen UND-Verknüpfung, wie sie in F i g. 2a durch die UND-Schaltung 21 symbolisiert wird.

In der gleichen Weise wird durch eine Zusammenführung der Ausgangsleitungen Q-AG der Speicherzellen 62 an der Leitung 64 eine UND-Schaltung gewonnen, die der UND-Schaltung 22 von Fig.2a entspricht. Es werden somit auf den Leitungen 63 und 64 die UND-Verknüpfungen entsprechend den eingangsseitigen UND-Schaltungen in den Verknüpfungsbeispielen von F i g. 2a bis 2f nach dem Schema

α ν b ν

= α λ

realisiert.

Die Leitung 63 ist einmal direkt über eine UND-Schaltung 65 und einmal über eine Inverterschaltung 66 und eine UND-Schaltung 67 mit einer ODER-Schaltung 68 verbunden. Die Leitung 64 weist eine entsprechende Verbindung zur ODER-Schaltung 68 über die UND-Schaltung 69 sowie über die Inverterschaltung 70 und die UND-Schaltung 71 auf. Die ODER-Schaltung 68 entspricht dabei der ODER-Schaltung 23 von F i g. 2a. Ihr Ausgang ist einerseits über eine UND-Schaltung 75 mit dem Rückstell-Eingang einer bistabilen Schaltung 76 und andererseits über eine UND-Schaltung 73 mit dem Einstelleingang der gleichen bistabilen Schaltung verbunden.

Die UND-Schaltungen 65, 67, 69, 71, 73 und 75 erhalten je ein Steuersignal f\\ fy, fr, fr; h und fy als zweites Eingangssignal zugeführt. Wie aus der Fig. Ib ablesbar ist, werden die in den F i g. 2a bis 2f dargestellten Normalformen durch folgende Signalkombinationen erzielt:

Schaltung nach F i g. 2a:

Steuersignale fy, fr; k
Schaltung nach F i g. 2b:

Steuersignale f\; h; fy
Schaltung nach F i g. 2c:

Steuersignale f\; fr; f₃ oder fy,fr,h
Schaltung nach F i g. 2d:

Steuersignale f\; fr; fy oder fy, f₂; fy
Schaltung nach F i g. 2e:
ίο Steuersignale/i'j/z; h
Schaltung nach F i g. 2f:

Steuersignale/i;/"₂; f₃

Die Adressierung der Speicherzellen 61, 62 des Speichers AZ erfolgt über die Matrix AM, die als elektronischer Kreuzschienenverteiler ausgebildet ist. Der Operationsablauf, der in der Regel mehrere sequentiell erfolgende Verknüpfungsschritte umfaßt, besteht aus mehreren Phasen. In der ersten Phase werden die zu verarbeitenden Operanden in die Speicherzellen 61 und 62 eingeschrieben. Diese Phase wird als Ladephase bezeichnet. In der sich anschließenden Verarbeitungsphase werden die in die Speicherzellen 61 und 62 eingeschriebenen Operanden logisch verknüpft. Die sich dabei ergebenden Resultat- bzw. Zwischenresultatwerte werden wiederum in die Speicherzellen 61 und 62 eingeschrieben. Jeder Verknüpfungsschritt besteht aus zwei Teilschritten, bei denen im ersten die Entnahme der zu verknüpfenden Werte aus den Speicherzellen 61,62 und im zweiten das Einschreiben des Resultat- bzw. Zwischenresultatwertes in dieselben oder in andere Speicherzellen erfolgt. Die dritte Phase dient schließlich der Entnahme der gebildeten Endresultate aus den Speicherzellen 61 bzw. 62 zur Weiterleitung an nachgeschaltete Einheiten. Diese Drei Operationsphasen werden nachfolgend im Detail erläutert.

Mit den Spaltenleitungen der Matrix AM sind die Stufen LP, AP und EP des Schrittschalters AS verbunden. Die Stufen LPi und LP2 sind der Ladephase zugeordnet und dienen über die Leitungen YEu YEy bis YE_n; YE„· zur Eingabe der Eingangswerte in den Speicher AZ. Die Stufen LP1 und LP 2 sind über UND-Schaltungen 78₍ bis 78„ und 85r bis 85„< mit den Spaltenleitungen YEr, YEy bis YE_n und YEa verbunden. Von diesen Spaltenleitungen dient jeweils die erstere, über die zugehörige UND-Schaltung 78 angeordnete Leitung, z. B. YEu zum Einschreiben einer binären Eins und die letztere, über die zugehörige UND-Schaltung 85 angesteuerte Leitung, z. B. YEy, zum Einschreiben einer binären Null. Die zweiten Eingänge der UND-Schaltungen 78, 75 sind mit Eingangsleitungen E\ bis E_n verbunden, wobei die UND-Schaltungen 85 jeweils über einen Inverter, ζ. B. 84, mit der betreffenden Eingangsleitung E\ bis E_n verbunden ist. Jede dieser Eingangsleitungen ist einem Speicherzllenpaar, z.B. 611; 62t, zugeordnet.

Jede der YE-Leitungen ist über eine Ankopplungsdiode D mit derjenigen horizontalen Adressierungsleitung XA verbunden, die zu der anzusteuernden Speicherzelle führt. Die eigentliche Werteingabe in diese Zellen geschieht über die horizontale Leitungen XE und XR, die von der betreffenden XE-Leitung über Kopplungsdioden D wirksam gemacht werden.

Beispielsweise wird ein binäres Eins-Signal auf der Eingangsleitung E\ unter Steuerung der Stufe LP1 des Schrittschalters AS über die UND-Schaltung 78t, die Leitung YEu die Emstelleitung XE und eine ODER-

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Schaltung 80 zur Speicherzelle 61-1 übertragen, die durch das Signal auf der Leitung YE\ über die X4-Leitung 79 adressiert worden ist. In der entsprechenden Weise erfolgt die Eingabe des Binärwertes Null unter Steuerung der Stufe LP 2 von AS über eine der Inverterschaltungen 84, die UND-Schaltung 85, die Spaltenleitung YEi, die Rückstelleitung XR und die ODER-Schaltung 81 oder 82, je nachdem, ob die adressierte Zelle der Gruppe 611 bis 6I_n oder der Gruppe 62i bis 62„ angehört. Die Eingabe in die übrigen Zellen erfolgt in äquivalenter Weise, wobei die Zuordnung der verschiedenen Eingangsleitungen E\ bis E_n zu den einzelnen Speicherzellen durch die Lage der Ankopplungsdioden Zugegeben ist.

Nachdem eine Werteingabe beendet ist, beginnt der Schrittschalter AS durch ein Startsignal auf einer nicht dargestellten Steuerleitung seinen Durchlauf durch die Stufen AP, welche die Teilschritte der Verarbeitungsphase steuern. Jede Verknüpfungsoperation wird durch zwei Teilschritte ausgeführt, die im folgenden als Lesezyklus und als Einschreibzyklus bezeichnet sind. Dementsprechend besitzt der Schrittschalter AS für jeden Operationsschritt 1 bis m des Verknüpfungsprogramms jeweils eine erste Stufe AP-L1 bis AP-Lm, die dem Lesezyklus zugeordnet ist, sowie eine zweite Stufe AP-Si bis AP-Sm, die dem Einschreibzyklus zugeordnet ist. Jeweils ein Paar der Stufen AP-L und AP-S folgen aufeinander. Die Stufen /IP-L sind mit vertikalen Schrittleitungen YL der Matrix AM verbunden. Dementsprechend sind auch die Stufen AP-S mit vertikalen Schrittleitungen AS der Matrix AM verbunden. Während eines jeden Lesezyklus werden von den Schrittleitungen YL beliebig viele der horizontalen Adressierungsleitungen XA erregt, wodurch ein bestimmter Teil der Zellen in den Gruppen 611 bis 61„ und 62| bis 62„ adressiert wird. Jede adressierte Zelle liefert von ihrem Ausgang ein Signal zur Leitung 63 bzw. 64, das dem Komplement des jeweiligen Speicherzustandes entspricht. Da zugleich über die betreffende Schrittleitung YL im unteren Teil der Matrix eine bestimmte Kombination der Steuerleitungen /j; fy, fr, h·; h\ h erregt wird, erfolgt eine Verknüpfung der aus den Speicherzellen entnommenen Werte nach einer der in den F i g. 2a bis 2f angegebenen Normalformen.

Das Resultat dieser Verknüpfung wird in der bistabilen Schaltung 76 eingestellt. Auf der Eins-Ausgangsleitung 86 dieser bistabilen Schaltung erscheint somit am Ende eines jeden Lesezyklus ein Ausgangssignal, wenn die Verknüpfungsbedingung erfüllt ist. Ansonsten liegt ein Ausgangssignal auf dem Null-Ausgang 87 der bistabilen Schaltung 76 vor. Die Signale von den Leitungen 86 und 87 werden je einer UND-Schaltung 88, 89 zugeführt, die über die Schrittleitungen KS und eine Steuerleitung XS in dem Einschreibzyklus vorbereitet werden. Die Resultat-Einschreibsignale gelangen über die ODER-Schaltungen 80 bzw. 81 oder 82 zu den Einschreibeingängen der Speicherzellen 61, 62. Es wird somit in jedem Lesezyklus von der jeweils wirksamen Stufe des /!Sein Signal zu der betreffenden KS-Leitung geliefert, welche die dem Verknüpfungsresultat zugeordneten Zellen des Speichers AZ adressiert und außerdem auch die Steuerleitung XS zur Vorbereitung der Einschreibschaltung 88,89 erregt, wodurch das Verknüpfungsresultat des betreffenden Schrittes wahlweise in eine oder mehrere Speicherzellen übertragen wird. Es kann sich dabei um Speicherzellen handeln, die im bisherigen Programmablauf noch nicht benötigt wurden; es kann aber auch ein Einschreiben in Zellen erfolgen, deren Inhalt für den weiteren Ablauf des Programms nicht mehr gebraucht wird.

Nach Beendigung eines jeden Einschreibzyklus schaltet der Schrittschalter AS um einen Schritt weiter. Der Schrittschalter kann zu diesem Zweck mit bekannten, nicht dargestellten Schaltmitteln, ausgestattet sein, die eine synchrone Durchschaltung in Schritten gleicher Dauer bewirken.
Die auszuführende Schrittzahl kann beliebig sein. Sie hängt von der Komplexität der auszuführenden logischen Verknüpfung ab. Die F i g. 4 und 5 zeigen ein Beispiel, das mit einem aus zwölf Schritten bestehenden Durchlauf gelöst werden kann.

Die Leitungen YL_m und YS_n, der Matrix AM sind dem letzten Programmschritt zugeordnet. An die Stufen AP des Schrittschalters AS schließen sich die Stufen EP1 bis EPn an, die der Entnahmephase zugeordnet sind. Die Entnahmephase besteht aus einer Anzahl von Operationsschritten zur Entnahme der gebildeten Resultatwerte aus dem Speicher AZ, um diese an nachgeschaltete Einheiten weiterzuleiten. Dies geschieht über die von den Stufen EP gesteuerten Ausgabespaltenleitungen YAi bis YA_n, welche die entsprechende Zellenadressierung und die Einstellung der Verknüpfungsschaltung L V auf das zur Entnahme benutzte Schaltungsschema gemäß F i g. 2d bewirken. Die Anzahl der YA- Leitungen hängt ebenfalls von dem jeweils zu lösenden Problem ab und wird durch die Anzahl der Resultatsignale bestimmt. Beispielsweise genügt eine einzige YA-Lutung, wenn das Ergebnis des Verknüpfungsprogrammes ein einzelner Binär-Wert ist. Die Ausgangssignale können von den Leitungen 86, 87 synchron mit der Weiterschaltung des Schrittschalters AS abgenommen und in nicht dargestellten Einheiten einer Datenverarbeitungsmaschine gespeichert oder direkt zur Auslösung von Steuervorgängen benutzt werden.

In den F i g. 4 und 5 ist an einem willkürlichen Beispiel die Umwandlung einer logischen Schaltung in eine Form gezeigt, wie sie für eine Durchführung in der Anordnung von Fig. la und Ib geeignet ist. Die Schaltung von Fig.4 weist sechs Signaleingänge E\ bis E₆, zwei Signalausgänge Ai, A₂ und drei bistabile Stufen Li, L₂ und Li auf. In F i g. 5 ist diese Schaltung so umgeformt, daß die einzelnen Verknüpfungen jeweils durch eine der Normalformen von F i g. 2a bis 2f ausgedrückt werden. Eine weitere Aufbereitung für die Ausführung der in F i g. 5 dargestellten logischen Verknüpfungen mit Hilfe der Anordnung von Fig. la, Ib besteht darin, daß die gesamte Schaltung mit einem Netz von Adressen überzogen wird. Hierbei wird angenommen, daß jedem Eingang eine bistabile Stufe LE] bis LEe entspricht. Da der komplementäre Ausgang einer bistabilen Schaltung in den Speicherzellen 61, 62 nicht darstellbar ist, muß dieser Ausgang in der Programmaufbereitung durch eine weitere bistabile Schaltung mit komplementierten Einstell- und Rückstellsignalen simuliert werden. Aus diesem Grunde sind in Fig.5 die zusätzlichen bistabilen Schaltungen LEy, LEf₁; Ly und L₂' vorgesehen.

Die Zahlen ohne Klammern bezeichnen die Adressen der Speicherzellen 61, 62, denen diese Punkte der Schaltung zugeordnet werden. Die Zahlen in Klammern entsprechen den Ablaufschritten. Zu jeder Adresse gehört eine bistabile Schaltung mit einer eingangsseitigen logischen Verknüpfungsschaltung, die selbst eine der Normalformen darstellt oder in einem Schritt durch eine Normalformschaltung realisierbar ist.
Am Beispiel der Verknüpfungslogik zwischen L\ und

Li und zwischen Li und La wird gezeigt, wie durch geeignete Umformung eine logische Normalform gemäß den F i g. 2a und 2f gewonnen wird.

Die logische Gleichung für den Rückstelleingang von L₃ lautet (links in der ursprünglichen Form, abgelesen aus Fig.4, und rechts in einer Form, die durch die Normalform-Verknüpfungen der F i g. 2 realisiert werden kann):

L₁ λ L₁ a (E₄ λ E₃) λ E₆
= (L₁ λ L₂ λ E₆ λ E₄) ν (L₁ λ L₂ λ E₆ λ E₃).

Für den Einstellring von L₄ gilt entsprechend:

(E₃ ν E₄) ν L₂ ν E₆ = (E₃ ν E₄) λ L₂ λ E₆

= (E₃ a L₂ a E₆) ν (E₄ λ L₂ λ E₆).

Aus Fig.5 ist zu ersehen, daß die Anordnung von Fig. la, Ib insgesamt 12 Schritte benötigt, um die Resultatsignale A\, A2 zu bilden. Es versteht sich von selbst, daß bei der Übertragung der auszuführenden Schritte auf die Adressierungsmatrix AMd\e Reihenfolge der Schritte so gewählt werden muß, daß kein Schritt vom Ergebnis eines nachfolgenden Schrittes abhängig ist. Dies ist bei stabiler Logik, bei welcher ein Signal nicht erst im Kreise läuft, bis ein Endzustand erreicht wird, sofern letzteres überhaupt der Fall ist, immer möglich. Es ist außerdem noch zu bemerken, daß zwischen der Zahl der Adressen und damit auch der Zahl der Speicherzellen einerseits und der Zahl der Schritte andererseits kein Zusammenhang besteht. Es ist also ein langes Programm mit einer kleinen Anzahl Speicherzellen und ebenso ein kurzes Programm mit einer großen Anzahl Speicherzellen oder umgekehrt ausführbar.

In Abwandlung der dargestellten Anordnung können auch andere als die in F i g. 2 dargestellten Normalformen gewählt werden. Zum Beispiel kann die Zahl der eingangsseitigen UND-Schaltungen erhöht werden. In einem solchen Fall wären die Zellen des Speichers AZm entsprechend viele Gruppen aufzuteilen. Die Ausgänge dieser Gruppen wurden über entsprechende Tor- und Inverterschaltungen an die ODER-Schaltung 68 geführt. Für die schaltungstechnische Ausbildung der dargestellten Anordnung als monolithische Schaltung sind mehrere Lösungen denkbar. Eine Lösung wäre, das gesamte System auf einem großen Modul unterzubringen. AS und AZ werden sich um AM gruppieren. Die Matrix AMbesteht aus einer oder zwei Metallisierungsebenen mit Diodenverbindungen, die bereits im Integrationsprozeß nach Maßgabe des Verknüpfungsschemas aufgebracht werden. Bei einer Metallisierungsebene können jeweils Teile der Dioden direkt als Halbleiter-Unterführung für die Kreuzungen benutzt werden. Ein weiterer möglicher Weg wäre, AS, AM und AZ individuell in jeweils einem oder mehreren Moduln unterzubringen. Die Adressenleitungen sind dann wegen der Anschlußkontaktbegrenzung des Moduls verschlüsselt auszuführen. In diesem Falle ist die Zahl der Eingänge der beiden UND-Verknüpfungen am Eingang von L Kauf je drei zu begrenzen, wie in F i g. 2 dargestellt, um die Zahl der zu verschlüsselnden Ausgänge der AM klein zu halten. Die Verschlüsselung würde natürlich gleich innerhalb der Matrix AM vorgenommen werden, d. h. die Adressierungsleitungen stehen zueinander in einer Binärverschlüsselung. Bei 2 ■ 3 Ausgängen pro Schritt, entsprechend 2 ■ 3 UND-Eingängen in Fig.2, und bei 256 Zellenadressen ergeben sich 6 · Ig2 256 = 54 Ausgänge für die Speicheradressierung. Die Steuerleitungen sind hierbei nicht berücksichtigt. Da die Zahl der Dioden in der monolithischen Technik keine wesentliche Rolle spielt, wäre als Nachteil dieser Lösung nur die notwendige Adressenentschlüsselung im Speicher AZ zu verzeichnen. Wenn die Matrix AM in gesonderten Moduln gepackt wird, können die Diodenverbindungen gewonnen werden, indem eine homogene Diodenstruktur als Ergebnis eines Diffusionsprozesses hergestellt wird, in welcher nachträglich in an sich bekannter Weise Diodenverbindungen auf elektrischem Wege (z. B. durch Spannungsdurchschlag) eingebracht werden.

Hierzu 4 Blatt Zeichnungen

Claims (11)

Patentansprüche:

1. Schaltungsanordnung zur Bildung komplexer logischer Verknüpfungen mit wahlweise adressierbaren Binärsignalspeichern zur Aufnahme von Operanden- und Resultatwerten, mit einer auf unterschiedliche Verknüpfungsoperationen einstellbaren logischen Verknüpfungsschaltung und mit einem Steuerwerk, das entsprechend einem vorgegebenen Programm in aufeinanderfolgenden Schritten jeweils Operandenwerte aus bestimmten Binärsignalspeichern der logischen Verknüpfungsschaltung zuführt und deren Resultatwert zu bestimmten Binärsignalspeichern zurückführt, dadurch gekennzeichnet, daß die über eine Adressiermatrix (AM) einzeln ansteuerbaren Binärsignalspeicher (AZ) zu mindestens zwei unabhängig voneinander adressierbaren Gruppen (61,62) ausgangsseitig zusammengefaßt an die beiden Operandeneingänge der logischen Verknüpfungsschaltung (LV) angeschlossen sind, daß die ausgangsseitige Zusammenfassung als UND-Verknüpfung (63, 66) ausgebildet ist, deren Ausgangssignale unter der Wirkung von ersten Operationssteuersignalen (f\\ fy, fj; f?) wahlweise direkt oder invertiert einer ODER-Schaltung (68) zuführbar sind, von deren Ausgang unter der Wirkung weiterer Operationssteuersignale (fy, f₃) das echte oder das invertierte Resultatsignal gewonnen wird.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Adressiermatrix (AM) beider Speichergruppen in Schrittrichtung aus einem ersten Abschnitt, der der Eingabe der Anfangswerte zugeordnet ist, einem zweiten Abschnitt, der dem Verknüpfungsablauf, einschließlich Lesen der Operanden aus den Speichern und Einschreiben der Resultate in die Speicher, zugeordnet ist, und einem dritten Abschnitt besteht, der der Resultatentnahme zugeordnet ist.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Ausgang der Binär-Signalspeicher (61, 62) direkt mit der logischen Verknüpfungsschaltung (LV) verbunden ist und daß die Adressiermatrix (AM) zur Adressierung bei Einschreib- und Entnahmeoperationen dient.

4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Binärsignalspeicher (61, 62) Signalausgänge aufweisen, die das Binärkomplement des jeweiligen Speicherinhaltes anzeigen und daß diese Komplementsignalausgänge zur Bildung der negierten UND-Funktion untereinander in direkter Verbindungstehen.

5. Schaltungsanordnung nach einem der Ansprüehe 1 bis 4, dadurch gekennzeichnet, daß den Sammeleingängen der beiden Speichergruppen (61, 62) je zwei UND-Gliedern (65, 67 und 69, 71) zugeordnet sind, über die das Sammelausgangssignal einmal unter Zwischenwirkung einer Inverterschaltung (66 oder 70) und einmal direkt zu einem gemeinsamen Speicherausgang übertragen werden kann, daß dieser gemeinsame Speicherausgang über je ein UND-Glied (73 oder 75) an den Einstelleingang oder an den Rückstelleingang einer bistabilen Stufe (76) anschließbar ist und daß die UND-Glieder mit Operationssteuersignalen aus dem Steuerwerk beaufschlagt werden.

6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Adressierung der Speicher durch eine das Verknüpfungsprogramm verkörpernde Matrix (AM) erfolgt, die entsprechend den beiden Speichergruppen zwei Teilmatrizen aufweist, daß durch einen beiden Teilmatrizen gemeinsamen Folgeschalter (AS) nach einem festen Schema Matrixleitungen (YL, YS) der einen Koordinatenrichtung angesteuert werden, über die entsprechend dem Verknüpfungsprogramm ausgewählte Matrixleitungen (XA) der anderen Koordinatenrichtung zur Speicheradressierung wirksam gemacht werden.

7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß die einer Speicherentnahme zugeordneten Operationssteuersignale in einem separaten Teil der Matrix (AM) zugleich mit den Speicheradressen gebildet werden.

8. Schaltungsanordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß für jeden Schritt des Verknüpfungsablaufes zwei Schrittleitungen (YL, YS) vorgesehen sind, von denen die eine zur Speicheradressierung für eine Wertentnahme und zur Erzeugung der Operationssteuersignale und die andere zur Speicheradressierung für eine Resultatwerteingabe und zur Steuerung der Resultat-Einschreibschaltung (88,89) dient.

9. Schaltungsanordnung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Matrix (AM) aus vom Folgeschalter (AS) gesteuerten Schrittleitungen (YE, YL, YS, YA) und orthogonal verlaufenden Adressierungs- und Steuerleitungen (XA und XE, XR, XS, f) besteht, die an den durch das auszuführende Verknüpfungsschema vorgegebenen Punkten durch Dioden (D) miteinander gekoppelt sind.

10. Schaltungsanordnung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die Matrix (AM), die Binärsignalspeicher (AZ), die logische Verknüpfungsschaltung (LV) und der Folgeschalter (AS)&\s monolithische Schaltungseinheit ausgebildet sind.

11. Schaltungsanordnung nach Anspruch 10, dadurch gekennzeichnet, daß die Matrix (AM) ursprünglich eine homogene Diodenstruktur aufweist, in welche entsprechend dem auszuführenden Verknüpfungsschema nachträglich diskrete Diodenverbindungen eingebracht werden.