JP2552678B2 - 半導体集積回路 - Google Patents

半導体集積回路

Info

Publication number
JP2552678B2
JP2552678B2 JP62219272A JP21927287A JP2552678B2 JP 2552678 B2 JP2552678 B2 JP 2552678B2 JP 62219272 A JP62219272 A JP 62219272A JP 21927287 A JP21927287 A JP 21927287A JP 2552678 B2 JP2552678 B2 JP 2552678B2
Authority
JP
Japan
Prior art keywords
circuit
transistor
semiconductor integrated
integrated circuit
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP62219272A
Other languages
English (en)
Other versions
JPS63107226A (ja
Inventor
オースチン ケネス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
PIRUKINTON MAIKURO EREKUTORONIKUSU Ltd
Original Assignee
PIRUKINTON MAIKURO EREKUTORONIKUSU Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by PIRUKINTON MAIKURO EREKUTORONIKUSU Ltd filed Critical PIRUKINTON MAIKURO EREKUTORONIKUSU Ltd
Publication of JPS63107226A publication Critical patent/JPS63107226A/ja
Application granted granted Critical
Publication of JP2552678B2 publication Critical patent/JP2552678B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
    • H03K17/602—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors in integrated circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
    • H03K19/1736—Controllable logic circuits by wiring, e.g. uncommitted logic arrays in which the wiring can be modified

Landscapes

  • Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、半導体集積回路（チップ）の電子回路に関
し、より詳細には限定はしないがデジタルバイポーラチ
ップの論理回路に関する信号通路の制御に関するもので
ある。
［従来の技術］ 本発明に対する従来技術として、多くのデジタルチッ
プ（バイポーラ型或いは電界効果型の如何を問わない）
は少なくとも幾種かの各種の二状態回路（一般にフリッ
プ−フロップ）と呼ばれる単安定性もしくは双安定性の
いずれか）を組込み、かつ１種もしくはそれ以上の各種
の論理ケート回路（たとえばAND、OR、EXCLSIVE-ORな
ど、および／またはそのNOT−変種）を組込むことが容
易に判るであろう。しばしば「フル−カスタム」と呼ば
れる特殊設計のチップは、各種の二状態回路と論理ゲー
ト回路とを適当に組合せることにより可使チップ領域と
システム実行の複合性とを最大限に利用することを可能
にする。しかしながら、選択された種類の論理ゲート回
路の適当な組合せは、特定の二状態回路と同じ効果を達
成しうることが周知されている。この種の能力は、中立
論理列型（ULA）のしばしば「セミ−カスタム」チップ
と呼ばれるチップで特に開発されている。これらのULA
は可使チップ領域全体に分配された多数の未接続論理ゲ
ート回路を用いて最初に作成され、かつ論理ゲート回路
の入力および出力を所望に応じて接続する最終的金属化
層を形成することにより消費者の要求に応じて構成する
ことができる。ULA用の金属化マスクの設計は時間がか
かりかつ高価となり、さらに「フル−カスタム」チップ
の設計はその欠点がより大きくなる。
デジタルチップ（この場合もバイポーラ型または電界
効果型の如何を問わない）の他方の分類には、いわゆる
プログラミング可能なゲート列（PGA）が存在し、使用
しうるチップ領域は大部分が複数の論理ゲート回路の全
入力部と出力部との間の選択自在な相互接続領域によっ
て占められる傾向を有する。この種の回路は、他の可能
な接続を不能にした後に、一般に残存させるべくどのよ
うな接続を行なうかを消費者が決定するのを可能にす
る。PGAは一般にULAよりもずっと少ない論理ゲート回路
を有し、かつ所望しない接続部の不能化は一般に不可逆
的である。
本出願人による英国特許出願第8621818号（特許公開
第2180382A号）は、PGAに関する固有の消費者構成によ
るチップに関するものであるが、比較的多数の論理ゲー
ト回路の可能性を備え、現在ULAに関連する全体的なシ
ステム実施能力の種類に近いPGAをもたらすが、同等に
するにはより大型のチップの使用も予想することができ
る。この英国特許出願に記載されているように、チップ
を任意に再構成する能力が可能であり、すなわち可逆性
に基づく可能な接続を選択することが可能である。
本出願人による英国特許出願第862189号（特許公開第
2182220A号）は、MOS電界効果型チップのための特に効
率の高い選択自在な信号パス回路に関するものである。
［発明の目的］ 本発明の一目的は、他の用途も予想しうるがデジタル
バイポーラチップにおける論理ゲート回路の入力もしく
は出力に対する接続の選択的制御を与えることにある。
［発明の要点］ 本発明によれば、選択自在な信号接続領域を有する論
理回路を備えてこの論理回路に対し信号を転送するデジ
タルバイポーラ半導体集積回路からなり、前記信号接続
領域は関連する信号に対する導通状態が使用回路状態に
よって制御される能動回路素子と、一時的に加えられた
構成もしくは選択信号に応答する操作制御回路とを各選
択自在な信号接続用のチップ上に形成してなり、前記操
作制御回路の安定状態の間の切換を行なって前記使用回
路状態と能動回路素子の導通状態とを決定するよう構成
したことを特徴とするデジタルバイポーラ半導体集積回
路が提供される。
選択自在な信号接続領域は、構成論理ゲートもしくは
他の論理回路に対しまたはその出力部に対し或いは機能
を再構成しうる論理セルに対し相関させることができ
る。操作制御回路からチップの選択構成信号入力領域へ
の接続は、チップからの選択を可能にする。
本発明の或る具体例に関し、各操作制御回路は一般に
能動ラッチ回路またはその１部として見るのが便利であ
り、すなわちトリガー信号に応答してそれ自身の作用に
より導通状態に移行し（または逆行するとも思われ
る）、かつトリガーされるとその状態が他の正常に使用
される回路状態によっと維持される。
半導体素材としてのシリコンにつき、操作制御回路に
要求される作用はシリコン制御整流器（SCR）として知
られた４層構成によって満足される。当業界において
は、特に読取−書込メモリー（RAM）に関するメモリー
セルの能動部品としてSCRを用いる目的でシリコンチッ
プにSCRを用いるべく活動が向けられている。しかしな
がら、この種のSCRの利用は、本発明で提案するものと
は性質が異なっている。すなわち、RAMの基本的要求お
よび作用は、各メモリーセルに特定の二進値を示す状態
を確立し（書込み）、次いでこの状態を任意に検知する
（読取る）ことである。これに対し、本発明はシステム
論理回路に対するビット信号の通路を制御するための選
択自在な接続を与え、すなわち伝送ゲートの方式にした
がいかつ一般にクロックパルスによるデータの流れに関
するその後の操作サイクル全体にわたって存在するよう
な導通状態を選択することである。
各操作制御回路の実現はSCRもしくは同様な型式の４
層構成とすることができ、或いは機能上同等に構成する
こともできる。この種の同等な１つの構成は２個の相補
トランドステからなり、そのそれぞれがそのベースによ
って他方のコレクタに接続され、かつベース接続部の一
方でトリガーされて２つの可能な電圧状態の一方に対し
一方のエミッタをラッチする構成である。この種の電圧
状態は、次いで能動回路素子を構成しかつ転送すべき信
号を受信すべく接続された信号パストランジスタの導通
状態を決定することができる。
少なくとも論理回路入力部に対する入力として使用す
る場合、信号パストランジスタ自身は連携する論理ゲー
ト回路の１部を構成することができ、これは信号パスト
ランジスタから制御される他のトランジスタを備えたTT
L型のNANDゲート入力段階につき記載されているのと同
様である。
ほぼ同様な回路構成を用いて、論理ゲート回路の正常
出力より採された分岐からの信号のゲートを制御するこ
とができる。２個以上のこの種の出力分岐は、ゲート回
路に接続された２個以上の入力と同様にすなわち他方の
トランジスタに対する接合部にて選択自在に制御するこ
とができる。
電力消費がより少ないショットキー改良型としうるTT
L（トランジスタ−トランジスタ−ロジック）につき特
定的に説明したが、本発明はたとえばエミッタ−カプル
ド−ロジック（ECL）として知られるような他のバイポ
ーラ回路に適用することもできる。
［実施例］ 以下、添付図面を参照して本発明を実施例につきさら
に説明する。
第１図において、ビット信号の通路はNAND論理ゲート
回路のそれぞれ入力および分岐出力として作用するライ
ン10Aおよび12Aで制御され、その出力段階を参照符号20
で示す。他のゲート入力の領域を参照符号10Xで示し、
かつ他の分岐出力を参照符号12Xで示す。正常もしくは
真のゲート出力を参照符号12で示し、これ自身を半導体
システムを使用する論理出力特性の限界内にて所望に応
じ１個もしくはそれ以上の他のゲート回路（図示せず）
の非選択的な使用入力につき分岐することができる。
入力10Aを、信号パス目的で作用する上記能動回路素
子としてのnpnトランジスタ22によって選択的に導通性
とすべきゲート入力として接続して示す。図示した構成
において、トランジスタ22はnpnトランジスタ24と連携
して所望の特定NANDゲート操作を与え、すなわちNANDゲ
ートの入力段階となる。すなわち、信号パス目的で作用
するよう選択自在であるため入力制御回路30内にトラン
ジスタ22を示すのが便利であると思われるが、破線枠2
0′を用いてNANDゲート入力段階としてのその二重の役
割を示す。
操作制御回路32は相補対のトランジスタ32A（pnp）お
よび32B（npn）として示され、これらはそのベースをそ
れぞれ他方のコレクタに接続すると共に、そのエミッタ
を33Aおよび33Bにて接続する。この構成はチップ上に作
成したままの構成することができ、或いはたとえばシリ
コン制御整流器（SCR）のような４層構成に対する同等
な回路と考えることもできる。いずれにせよ適当な電圧
状態は、参照符号34の箇所で与えられる所定の一時的信
号状態によりトリガーされた際にラッチ回路として作用
する回路30をもたらす。
図示したように、正常な印加電圧状態はライン43Aを
介して印加されるトランジスタ32Aのエミッタにて比較
的高く、かつレジスタ35を介してライン43Bから電圧レ
ールVGGまで印加されるトランジスタ32Bのエミッタにお
いて比較的低い。次いで、ラッチ作用は導通状態とな
り、これはnpn型として示された選択トランジスタ36を
介し一致電流基準で選択的に達成され、そのコレクタは
トリガー点34に接続されると共に、そのベースおよびエ
ミッタ電極は比較的高い選択信号および低い選択信号の
ためのライン45Xおよび45Yに接続される。ライン45Xお
よび45Yの一致した付勢によるトリガー状態の一時的形
成は、制御回路構成32の導通作用のラッチを開始させ
る。参照符号37における電圧が上昇して導通（すなわち
信号パス目的）の選択を示す使用回路状態を示し、かつ
レジスタ38を介しトランジスタ22のベースに加えられ、
かくしてトランジスタ22は導通性となって入力10Aから
ゲートへの入力信号伝送を可能にする。
制御回路構成32は、参照符号34における一時的信号状
態が除去された後にラッチ状態に保たれかつライン43A
が低くなった時にのみその状態を逆転し、これはリセッ
ト目的で任意に行なうことができ、或いは何等かの理由
で電力供給が遮断された際に生じうる。
NANDゲート作用に関し、npnトランジスタ22はそのエ
ミッタをゲート入力ライン10Aに接続すると共にそのコ
レクタを他のnpnトランジスタ24のベースに接続するこ
とに注目され、トランジスタ24のエミッタは参照符号25
の箇所で低電圧レールVGGに接続されると共にそのコレ
クタをレジスタ26により高電圧ライン27に接続する。他
のゲート入力10Xがトランジスタ22のコレクタと他のト
ランジスタ24のベースとの間の接続部でノード28Xに対
して示され、少なくとも６個のこの種の入力を存在させ
うるが、この個数は必ずしも限定を意味しない。ゲート
出力12は参照符号29の箇所にてトランジスタ24のコレク
タから採取され、かつトランジスタ24が導通性であるか
ないかにしたがって低くも高くもなり、すなわちゲート
入力10A、10Xのいずれかが低くなった際には高くなりか
つ全てのゲート入力が高くなった時のみ低くなる。
全ての入力10Xは参照符号30につき説明したと同様な
選択制御回路を備え、かつ選択された入力のみがゲート
出力段階20に対し操作することが了解され、すなわち連
携したトランジスタ22が導通性とならない入力10A、10X
はNANDゲート作用に対し効果を及ぼさない。しかしなが
ら、選択された入力に関し、加えられたビット信号に応
じて真の論理ゲート作用が生ずる。
出力分岐12Aについて説明すれば、入力選択回路30と
同様な選択回路50が図示されており、参照符号は20だけ
加算される。したがって、参照符号54の箇所でトリガー
することにより選択されればトランジスタ42は導通性と
なり、次いでライン12Aにおける低ロジック（二進法
「０」）或いは高ロジック（二進法「１」）に応じてイ
ンバータトランジスタ44を導通性もしくは非導通とな
し、これによりゲート出力12の逆転状態をライン42Aま
で直接に伝送する。他の分岐出力も、参照符号50で示し
た回路と同様に他の回路を介し同様に作用することがで
きる。この種の各分岐出力は開コレクタ構成であって、
作用上複数ライン操作しうる配線−OR型出力を可能にす
る。
勿論、実現される１つの用途は、プログラミング可能
な論理列（PLA）または特に論理ゲートがマトリックス
列内にほぼ均一に分配された本出願人による特許出願第
8621818号の改良型のプログラミング可能な列論理（PL
A）として知られた他のプログラミング可能なチップに
関するものである。この場合、各論理ゲート部位は第１
図に対応し、すなわち或る入力10A、10Xは所定の他のゲ
ートにおける出力から直接に得られ、かつ他の入力はよ
り長い範囲の接続路（典型的には行および列にしたが
う）から得られ、これに分岐出力12A、12Xを選択自在に
接続することもできる。
論理ゲートのマトリックス列を有する１つの好適配置
において、典型的なゲートはその直接出力（12）を隣接
ゲートの入力に接続し、これらは同じ列におけるゲート
に隣接したゲートと、同じ行における次のゲートとを備
え、さらに有利には同じ行における１つおいた次のゲー
トをも備える。さらに、この典型的なゲートは２個の選
択自在な出力分岐（12Aおよび12X）（参照符号42Aの箇
所で見られる）をこのゲートで交差する行列コンダクタ
の異なるものに接続される。それに応じてこの種の好適
ゲートは６個の選択自在な入力を備え、そのそれぞれは
10Aおよび関連する選択回路30と同様である。２つの入
力が同じ列内の次のゲートから得られ、その１つは同じ
行における隣接ゲートから、また１つは同じ行における
１つおきの前のゲートから得られ、さらに２個の出力が
前記行列コンダクタから得られる。勿論、この配置は本
出願人による特許出願第8621818号明細書に記載されて
おり、この場合隣接ゲート列は反対方向に向かう出力を
有する。
自明のように、使用者または装置が接続を選択してチ
ップの作用を改変しまたは制御することが望ましい場合
には他の用途も存在する。たとえば、複合かつ構成自在
な論理セルを形成することも望ましく、これは明らかに
どの可能な出力が入力信号を受信すべきかを選択するた
めの信号通路切換型回路の代りに特定の論理構成につき
可能な接続部を有する所望の構成を確立することも本発
明の範囲内である。極めて単純な例を第2A、ＢおよびＣ
図に示す。
第2A図において、選択回路（参照符号30もしくは50に
つき上記）を参照符号70、72の箇所で用いて、真のAND
機能またはNAND機能を単一出力にて選択することができ
る。
第2B図においては、選択回路をその出力における半加
算器回路につき用いて（参照符号82、84参照）、両出力
にて半加算器の選択を与え（82および84の両者が導通
性）、或いはExclusive-OR（82のみが導通性）またはAN
D（84のみが導通性）機能を他の出力に与えることもで
きる。
第2C図においては、選択回路をフリップ−フロップ回
路および選択回路につき用いることができ、これを交差
線および標識S1〜S4として示す。全ての選択回路S1〜S4
が閉状態であれば基本的SRフリップ−フロップが得ら
れ、S1のみが導通であればクロックSRフリップ−フロッ
プが得られ、S1およびS4のみが導通性であればＤ−型が
得られ、またS4のみが閉状態であればＴ型となる。
【図面の簡単な説明】 第１図は選択自在な１個の入力部と選択自在な１個の出
力分岐とを備えるNANDゲートの１部の回路図、 第2A-2C図は選択的に構成しうる論理回路図である。 10、12……信号ライン、20……論理回路 22……能動回路素子、30……信号接続領域 32……操作制御回路、42……能動回路素子 50……信号接続領域、52……操作制御回路
フロントページの続き (56)参考文献 特開 昭60−250721（ＪＰ，Ａ) 特開 昭51−76937（ＪＰ，Ａ) 特開 昭54−47469（ＪＰ，Ａ) 特開 昭61−56510（ＪＰ，Ａ) 米国特許3551699（ＵＳ，Ａ)

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】選択自在な信号接続領域（30もしくは50）
    を有する論理回路（20、20′）を備えてこの論理回路に
    対しビット信号（10Aもしくは12A）を転送するデジタル
    バイポーラ半導体集積回路であって、前記信号接続領域
    は、選択自在な信号接続の各々を行うためにチップ上に
    形成され、かつ前記信号接続領域は、前記ビット信号
    （10Aもしくは12A）に対する導通状態が使用回路条件に
    よって制御される能動回路素子（22もしくは42）と、一
    時的に加えられた構成を示す信号すなわち選択信号に応
    答する動作制御回路（32もしくは52）とから成り、前記
    動作制御回路（32もしくは52）の安定状態の間の切換を
    行なって前記使用回路条件と能動回路素子（22もしくは
    42）の導通状態とを決定して、得られる安定状態に従っ
    て前記ビット信号を送るデジタルバイポーラ半導体集積
    回路において、 前記動作制御回路（32もしくは52）のそれぞれは、前記
    選択信号としてのトリガー信号（34もしくは54）に応答
    する複数の能動ラッチ回路（32A、32Bまたは52A、52B）
    を備えてその安定状態に自己動作によって切換わると共
    に、トリガーされた際にその状態を維持し、かつ 前記複数のラッチ回路（32もしくは52）のそれぞれは、
    ２個の相補型トランジスタ（32A、32Bまたは52A、52B）
    を有し、前記２個のトランジスタのそれぞれはそのベー
    ス（33A、33Bまたは53A、53B）により他方のトランジス
    タのコレクタに接続されると共に、ベース接続部（33B
    または53B）の一方にてトリガーされて、一方のエミッ
    タを２つの可能な電圧状態の一方にラッチするよう構成
    したことを特徴とするデジタルバイポーラ半導体集積回
    路。
  2. 【請求項２】前記ラッチ回路（32もしくは52）に接続さ
    れた選択トランジスタ（36もしくは56）を備えて、トリ
    ガー信号をここに加え（34もしくは54にて）、能動回路
    素子の導通状態を選択するよう構成してなる特許請求の
    範囲第１項記載のデジタルバイポーラ半導体集積回路。
  3. 【請求項３】能動回路素子（22もしくは42）のそれぞれ
    はトランジスタを備えて、そのコレクタ−エミッタ通路
    が対応の前記選択自在な信号接続を形成すると共に、そ
    の制御電極が前記動作制御回路（32もしくは52）に接続
    されてトランジスタを選択的に導通させるよう構成して
    なる特許請求の範囲第１項または第２項のいずれかに記
    載のデジタルバイポーラ半導体集積回路。
  4. 【請求項４】前記論理回路（20、20′）は少なくとも１
    個の論理ゲートを備えて、その各入力段（20′）が動作
    状態にあるか否かを選択することができる前記トランジ
    スタ（22）を備え、前記論理ゲートは出力段（20）とし
    て動作する更なるトランジスタ（24）を備えてこれを前
    記入力段のトランジスタ（22）に対し共通に接続してな
    る特許請求の範囲第３項記載のデジタルバイポーラ半導
    体集積回路。
  5. 【請求項５】前記更なるトランジスタ（24）は、前記論
    理回路における別の論理ゲートの入力段と前記選択自在
    な信号接続領域で直接接続される出力部（12）とを備え
    てなる特許請求の範囲第４項記載のデジタルバイポーラ
    半導体集積回路。
  6. 【請求項６】前記選択自在な信号接続領域（30）は前記
    論理回路の論理ゲートへの入力段に相当しかつ、さらに
    選択自在な信号接続領域（50）は論理ゲートからの出力
    分岐点に相当する特許請求の範囲第１項乃至第５項のい
    ずれかに記載のデジタルバイポーラ半導体集積回路。
  7. 【請求項７】出力分岐の各トランジスタ（42）をさらに
    インバータトランジスタ（44）に連携させてなる特許請
    求の範囲第６項記載のデジタルバイポーラ半導体集積回
    路。
  8. 【請求項８】前記制御回路（32もしくは52）はリセット
    信号用の入力領域（43A、63A）を備え、動作制御回路
    （32もしくは52）がこれに応答して、前記能動回路素子
    がその事前に選択された導通状態から逆転する回路状態
    を形成する特許請求の範囲第１項乃至第７項のいずれか
    に記載のデジタルバイポーラ半導体集積回路。
JP62219272A 1986-09-04 1987-09-03 半導体集積回路 Expired - Fee Related JP2552678B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB8621357 1986-09-04
GB868621357A GB8621357D0 (en) 1986-09-04 1986-09-04 Hinged barrier semiconductor integrated circuits

Publications (2)

Publication Number Publication Date
JPS63107226A JPS63107226A (ja) 1988-05-12
JP2552678B2 true JP2552678B2 (ja) 1996-11-13

Family

ID=10603676

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62219272A Expired - Fee Related JP2552678B2 (ja) 1986-09-04 1987-09-03 半導体集積回路

Country Status (7)

Country Link
US (1) US4829202A (ja)
EP (1) EP0260033B1 (ja)
JP (1) JP2552678B2 (ja)
KR (1) KR950002088B1 (ja)
AT (1) ATE73273T1 (ja)
DE (1) DE3777030D1 (ja)
GB (2) GB8621357D0 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5452231A (en) * 1988-10-05 1995-09-19 Quickturn Design Systems, Inc. Hierarchically connected reconfigurable logic assembly
AU4347189A (en) * 1988-10-05 1990-05-01 Mentor Graphics Corporation Method of using electronically reconfigurable gate array logic and apparatus formed thereby
US5322812A (en) * 1991-03-20 1994-06-21 Crosspoint Solutions, Inc. Improved method of fabricating antifuses in an integrated circuit device and resulting structure
US5359242A (en) * 1993-01-21 1994-10-25 Altera Corporation Programmable logic with carry-in/carry-out between logic blocks
CA2158467A1 (en) * 1993-03-17 1994-09-29 Richard D. Freeman Random access memory (ram) based configurable arrays
US5680583A (en) * 1994-02-16 1997-10-21 Arkos Design, Inc. Method and apparatus for a trace buffer in an emulation system
US5841967A (en) * 1996-10-17 1998-11-24 Quickturn Design Systems, Inc. Method and apparatus for design verification using emulation and simulation
US5960191A (en) * 1997-05-30 1999-09-28 Quickturn Design Systems, Inc. Emulation system with time-multiplexed interconnect
US5970240A (en) * 1997-06-25 1999-10-19 Quickturn Design Systems, Inc. Method and apparatus for configurable memory emulation
US8959010B1 (en) 2011-12-08 2015-02-17 Cadence Design Systems, Inc. Emulation system with improved reliability of interconnect and a method for programming such interconnect
US8743735B1 (en) 2012-01-18 2014-06-03 Cadence Design Systems, Inc. Emulation system for verifying a network device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3551699A (en) 1967-07-10 1970-12-29 Honeywell Inc Control apparatus

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1574666B2 (de) * 1968-03-19 1976-07-22 Ibm Deutschland Gmbh, 7000 Stuttgart Schaltungsanordnung zur bildung komplexer logischer verknuepfungen
US3568005A (en) * 1968-07-05 1971-03-02 Wagner Electric Corp Control circuit
BE793546A (fr) * 1972-01-18 1973-04-16 Texas Instruments Inc Commutateur de tension analogique
US3790823A (en) * 1972-03-03 1974-02-05 Bell Telephone Labor Inc High-speed transistor digital gating
GB1444084A (en) * 1972-06-21 1976-07-28 Honeywell Inf Systems Generalized logic device
US3863229A (en) * 1973-06-25 1975-01-28 Ibm Scr (or scs) memory array with internal and external load resistors
JPS5710511B2 (ja) * 1974-12-27 1982-02-26
US4031413A (en) * 1975-01-10 1977-06-21 Hitachi, Ltd. Memory circuit
US4154978A (en) * 1977-12-08 1979-05-15 Operating Systems, Inc. Self-contained bidirectional amplifying repeater
JPS558135A (en) * 1978-07-04 1980-01-21 Mamoru Tanaka Rewritable programable logic array
US4354266A (en) * 1979-10-31 1982-10-12 Gte Laboratories Incorporated Multiplexor with decoding
JPS60250721A (ja) * 1984-05-28 1985-12-11 Hitachi Ltd 論理回路
GB2171231B (en) * 1985-02-14 1989-11-01 Intel Corp Software programmable logic array
US4706216A (en) * 1985-02-27 1987-11-10 Xilinx, Inc. Configurable logic element
US4935734A (en) * 1985-09-11 1990-06-19 Pilkington Micro-Electronics Limited Semi-conductor integrated circuits/systems
US4868419A (en) * 1985-10-23 1989-09-19 Pilkington Micro-Electronics Limited Gated transmission circuit (on-chip)

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3551699A (en) 1967-07-10 1970-12-29 Honeywell Inc Control apparatus

Also Published As

Publication number Publication date
DE3777030D1 (de) 1992-04-09
GB2195797A (en) 1988-04-13
EP0260033A2 (en) 1988-03-16
ATE73273T1 (de) 1992-03-15
GB8720754D0 (en) 1987-10-07
EP0260033A3 (en) 1989-05-03
US4829202A (en) 1989-05-09
JPS63107226A (ja) 1988-05-12
EP0260033B1 (en) 1992-03-04
GB8621357D0 (en) 1986-10-15
GB2195797B (en) 1991-04-03
KR880004645A (ko) 1988-06-07
KR950002088B1 (ko) 1995-03-10

Similar Documents

Publication Publication Date Title
US6242945B1 (en) Field programmable gate array with mask programmable I/O drivers
US3736477A (en) Monolithic semiconductor circuit for a logic circuit concept of high packing density
JP2552678B2 (ja) 半導体集積回路
US6218856B1 (en) High speed programmable logic architecture
US3573488A (en) Electrical system and lsi standard cells
US4554640A (en) Programmable array logic circuit with shared product terms
JPH0818020A (ja) 半導体集積回路
US3816758A (en) Digital logic circuit
US3663837A (en) Tri-stable state circuitry for digital computers
US5412599A (en) Null consumption, nonvolatile, programmable switch
US5751162A (en) Field programmable gate array logic module configurable as combinational or sequential circuits
US4031413A (en) Memory circuit
US2913704A (en) Multiple emitter matrices
EP0090186B1 (en) Complementary logic circuit
US3655999A (en) Shift register
US3989957A (en) Count-of-ten semiconductor structure
JPS5884445A (ja) 大規模集積回路
US4659947A (en) PLA with forward-conduction bipolar "and" array and I2 L "OR" array
US3573756A (en) Associative memory circuitry
JPS6146510A (ja) クロツク駆動回路
JPS5831679B2 (ja) モノリシック集積回路
US4743899A (en) Decoder/multiplexer circuit including multi-emitter transistors
JPH0211179B2 (ja)
JPH0831525B2 (ja) 集積技術によつて製造される集積回路レイアウト用ロジツクアレイ・モジユ−ル
EP0246371B1 (en) Integrated injection logic output circuit

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees