JPH0831525B2 - 集積技術によつて製造される集積回路レイアウト用ロジツクアレイ・モジユ−ル - Google Patents

Description

【発明の詳細な説明】 本発明は、頭記特許請求の範囲第（１）項において、
上位概念として記載したような集積技術によって製造さ
れる集積回路レイアウト用のロジックアレイ・モジュー
ルに関するものである。

論理回路を構成するユニットセルまたはロジックアレ
イを含むモジュールは、種々の態様で、特にプログラミ
ング可能な結合素子を含む態様で既に提案されている。
それらのプログラミングは、モジュール製造の過程でマ
スクを使用しての加工によって、回路の接続、開放の加
工を施し、または、製造後、例えばレーザー光線によ
り、通常モジュール加工と呼ばれる回路相互の熔着接
続、若しくは熔断による回路開放によって行なうことが
できるが、一般的には、電気的方法によって回路の接
続、開放をもって行なうのが好ましい。ユニットセルの
アレイ構造には、入力量相互の間で、また、場合によっ
ては供給される信号との間であらゆるブール演算を行な
うことができるという利点がある。この種アレイ構造
は、プログラム可能であるから、集積回路を（電気的プ
ログラミングの場合なら）完全に製造してから、または
略完成してから、この集積回路を個々の用途に適応させ
ることができる。従って、個々の用途に応じて、少数の
集積回路しか必要でない時でも、多数の部品によって低
コストでモジュールを製造することができる。個々の用
途に応じた回路の仕様は、ソフトウエア手段による論理
仕様によって裏づけられる。

アレイ構造内での論理機能の切換えは、AND及びORア
レイの組合わせ構成という形で行なわれる。アレイに
は、対応する構成に応じてプルアップ素子またはプルダ
ウン素子との関連で、結合素子としての双極トランジス
タ、電界効果トランジスタまたはダイオードを利用する
ことによって実現されるワイヤードAND−、ワイヤードO
R−、ワイヤードNOR−またはワイヤードNAND−回路を利
用することが好ましい。この場合、ブールの同値原理に
基づき、否定により、AND−またはOR機能をそれぞれNAN
D−またはNOR機能で表わすこともできる。

導電パスの交差点における結合素子を活性化すること
により、ユニットセルの論理特性が決定される。この場
合、論理動作は、導電パスのスイッチング状態に影響を
及ぼすことのできる前記導電パスの結合素子の協働によ
って行なわれる。

外部入力は反転または非反転の形で、その出力線がOR
アレイの入力であるANDアレイに供給される。ORアレイ
の出力は、外部出力、能動素子入力及び／またはフィー
ドバックとしてANDアレイに入力される。この場合、能
動素子とは、一般的には記憶素子またはレジスタ、及び
その出力特性をプログラムさせ、且つ入力としても出力
としても機能する二方向性をもって作用させることので
きる出力回路を意味する。能動素子の個数は、集積ロジ
ックアレイのタイプに応じて異なる。レジスタの機能は
必要に応じてプログラムすることができる。

可能なあらゆる論理結合を行なうのに必要なANDマト
リックス及びORマトリックスを互いに積み重ねて回路構
成上のスペースを節約し、電界効果トランジスタ技術に
よって回路を実施する場合には、ANDマトリックスの電
界効果トランジスタのゲートを基板上の上部導電層に構
成する一方、ORマトリックスの電界効果トランジスタの
ゲートを下部導電層に配置し、ANDマトリックスの電界
効果トランジスタのディプレッションとそれぞれ接続す
ることはドイツ特許公開公報第 28 26 722号から公知で
あう。AND−及びOR−マトリックスから成るこのユニッ
トセルの機能は、AND−及びOR−マトリックスを空間的
に並置した従来のユニットセルの機能と変らない。

公知のユニットセルでは、単一のユニットセルに多段
論理回路を組込むことは殆ど不可能か、または実施でき
てもその効果に問題がある。多段または複合論理構造を
構成するには、原則として、複数のユニットセルの他
に、場合によってはユニットセル周縁部に設けられる能
動素子が必要である。構造の融通性、即ち、単一のユニ
ットセル内にできるだけ多くの異なる論理回路を構成す
る可能性を維持するには、広いチップ面積が必要とな
る。然し、基板面積を広くすれば回路モジュールの製造
コストに著しい影響を受ける。而も、チップの構造が不
規則になるから、製品検査の為のテストやストックする
上での集積が困難になる。

本発明の目的は、スイッチング・マトリックスの構造
が極めて規則的であることを特徴としており、複数の互
いに独立の理論回路を実現し、場合によっては、同一の
スイッチング・マトリックス構造内に、多段論理構造を
詰め込むことをも可能にする頭書のようなモジュールを
提供することにある。

本発明では、この目的を、特許請求の範囲第（１）項
において特徴として記載した構成要件により達成する。
本発明では、多段ロジックを実現するために、従来必要
とされたユニットセル外部に帰線を設けることを回避
し、ユニットセル自体の内部に、従来の回路ではユニッ
トセル外部の能動素子によって行なわれる信号のフィー
ドバック及び機能の引受けを行なう可変且つ広汎な機能
を有するプログラム可能な構造を組込むことができる。
従って、最終的なプログラミングの前に、モジュールが
固定的に規定される（例えばフィードバック及びレジス
タの数などが規定される）のを回避することができる。
その結果、種々の用途に同様のモジュールを使用するこ
とができ、モジュールの量産とコストの軽減が可能にな
る。

以下の説明において、接続、接続部及び接続素子とい
う表現は常に２つ以上のスイッチング・マトリックス間
の接続に係わり、また結合部または結合素子という表現
は単一のスイッチング・マトリックス内の２つの導電パ
スの結合に係わるものとする。

結合素子も接続素子も、更には後述するインターフェ
ースもプログラム可能であることが好ましい。即ち、そ
れぞれの素子が公知の電気的、光学的またはその他の方
法でプログラムされて自体が活性または不活性状態とな
るか、または所要の機能を行なう固有の素子を活性化ま
たは不活性化することができる。特に結合素子が、後者
の場合については、プログラムの方法及び作用態様が既
に公知であるから、ここでは説明を省くことにする。適
当な金属被覆を施して本発明のモジュールをパーソナル
化する場合でも、ソフトウェア手段による回路仕様の集
積モジュール化を容易にするため、本発明の構成をモデ
ルとして利用できる。

本発明によって解決される技術は、互いに独立の論理
回路を別々の論理平面に構成することができるから、新
しいスイッチング能力の開発及び／または公知構造によ
る構成の簡潔化が達成される。個々のスイッチング・マ
トリックス間の接続部により、従来の２次元の物理的な
ユニットセルからでも、機能という点でより多くの論理
動作平面を有する多次元論理動作構造体が得られる。

個々のスイッチング・マトリックスは、総てのスイッ
チング・マリトックスの横列方向導電パスが第１配線平
面に、また総てのスイッチング・マトリックスの縦列方
向導電パスが、第１配線平面の上方または下方にあっ
て、この第１配線平面に対して絶縁された第２配線平面
に形成される。個々のスイッチング・マトリックスは、
１つのスイッチング・マトリックスと連携する結合素子
が、例えば第２の縦列方向及び横列方向導電パスを互い
に結合して、この導電パス・マトリックスにおける上記
論理動作を可能にするように構成されている。これらマ
トリックス間に介在する導電パスは同じ態様で結合され
る。それぞれのスイッチング・マトリックスは任意の公
知アレイ構造を具えることができる。同様に、単一のユ
ニットセル内に３つ以上のスイッチング・マトリックス
を形成することができ、結合素子を例えば第３、第４…
…導電パスに連携させることにもなる。

個々のスイッチング・マトリックスに対する導電パス
の連携は、必ずしも上述した規則的な態様で行なわなく
てもよい。導電パスは、不規則な順序で個々のスイッチ
ング・マトリックスと連携させてもよく、この場合、結
合素子は対応する導電パス交差点に設けられる。

個々の論理動作平面は、ユニットセル総体内で、それ
ぞれ異なるサイズを具えることができ、この場合、個々
の論理動作平面に、それぞれ数の異なる縦列方向及び／
または横列方向導電パスを連携させる。

本発明の実施に際しては、公知ロジックアレイの場合
のように、外部入力を単一のスイッチング・マトリック
スにより形成される平面部と接続するだけでなく、幾つ
かの、または総ての前記平面部と接続することができ
る。即ち、反転及び／または非反転形式で１つの、また
は幾つかの、若しくは総てのスイッチング・マリトック
スの結合素子をトリガーすることができる。例えば単数
または複数の前記マトリックスが形成する平面部が他の
同様な平面部の複雑なフィードバックまたは結合を行な
うという機能だけを与えられている場合、総ての同様な
平面部に作用することは必ずしも有意義ではない。

公知ロジックアレイの場合と同様に、その他の別設さ
れる能動素子、例えばレジスタをユニットセルと接続す
ることができる。本発明の構成では、これらの能動素子
が、入力と接続している同一のスイッチング・マトリッ
クスが保有する平面部にだけ作用できるのではなく、結
合用としても利用され、その場合、能動素子の出力が他
のスイッチング・マトリックスと接続しているか、また
は能動素子の入力が接続しているスイッチング・マトリ
ックスの平面部とは別のスイッチング・マトリックス平
面部に作用する。従って、１つの能動素子の入力及び／
または出力は、それぞれ１つの、または複合された複数
のスイッチング・マトリックスによる平面部と連携す
る。

外部出力も種々の態様で制御することができる。特定
されたスイッチング・マトリックス平面部が単数または
複数の他のスイッチング・マトリックス平面部の信号か
ら出力信号を形成する機能を果たすことができる。ま
た、ユニットセルの外部に設けられた能動素子が、複数
または単数のユニットセルの信号から出力信号を形成で
きる。更に、ユニットセル内に出力制御のための特定場
所または導電パスを設けることができる。実施可能な機
能の多様性は一般にワイヤード論理機能を利用すること
によって更に高められる。外部入力、能動素子または外
部出力と固定的に連携せず、結合素子を全く、または極
めて少数しか含まず、その代りに、複数のスイッチング
・マトリックス平面部間に平均以上の個数の接続素子を
含むことによって定義づけされる空き導電パスを組込め
ば、本発明の構成に基づく融通性を更に高めることがで
きる。結合素子が全く存在しないか、存在しても極めて
少数であることで、空き導電パスをどのスイッチング・
マトリックス平面部とも固定的に連携させず、プログラ
ミング部の、従ってプログラミング装置及びプログラミ
ング用導電パスのコストを軽減し、基板面積の需要をも
軽減することができる。従って、この空き導電パスは、
構造の複雑性を増すことなく、スイッチング・マトリッ
クスを有効な態様で接続すると共に、多次元スイッチン
グ構造体内の遠隔点を効果的に接続して、多様な機能を
得るのに好適となる。

このように、本発明の構成では、論理回路の特定部分
を別々のスイッチング・マトリックス平面部に組込み、
これらの平面部における回路、素子を互いに接続し、場
合によっては別設の能動素子を介して互いに結合するこ
とにより、極めて狭い空間に複雑な論理回路の実現を可
能とする。個々のスイッチング・マリトックス間の接続
部により、他のスイッチング・マトリックスの内部に接
続アクセスすることができるから、極めてコンパクトな
相互接続回路を構成できる。フィード・バックをスイッ
チング・マトリックスの内外に設けた帰線を介して行な
うという必要はなく、多くのスイッチング・マトリック
スを一体物として組込んだ構造体（以下、多次元スイッ
チング・マトリックス構造体という）に代ってスイッチ
ング・マトリックス平面部を介して行なうことができ
る。このようなフィードバックはその機能を任意に複雑
化することもできる。

個々のスイッチング・マトリックスまたはこれによる
スイッチング平面部間の接続は、反転または非反転接続
素子を介して行なわれ、２つずつの、及び／または３つ
以上ずつのスイッチング・マトリックス間の接続が可能
となる。接続素子の需要と態様は、接続すべきスイッチ
ング・マトリックス平面部の機能に応じて異なる。

接続は固定的に予め設定してもよいし、プログラム自
在にしてもよい。また、個々のスイッチング・マトリッ
クス平面部間の接続は、場合によっては、ドライバ機能
をも兼備できる単方向接続として実施してもよいし、両
方向接続として実施してもよい。接続は接続部に存在す
る特別な素子、例えばトランスミッション・ゲート、イ
ンバータ、ドライバ、トランジスタ、ダイオードなどに
よって実現できる。但し、接続の形成には結合素子を利
用することもでき、この場合、結合素子はスイッチング
・マトリックスの２つの導電パスを結合するのではな
く、２つ以上のスイッチング・マトリックスを接続す
る。これは、この結合素子の端子構成を変えることによ
って達成される。この実施態様の利点は、場合によって
はユニットセルの規則的な構成を妨げる惧がある補足的
なスペースを必要としない点にある。

両方向性の非反転固定接続は、モジュール製造に際し
て、２つの配線平面間の絶縁を導電パス交差部において
省略することによって極めて簡単に実現できる。但し、
この接続には結合を解く機能はなく、信号を増幅するこ
とも再生することもできない。

異なるスイッチング・マトリックスまたはスイッチン
グ・マトリックス平面部間の接続密度及び空間的分布
は、この構成に期待される融通性または特定論理回路の
構成仕様を考慮して適当に選択すればよい。更に、個々
のスイッチング・マトリックスの導電パスを特定の位置
において、または２つの交差点間で遮断できるようにす
る場合には、多次元スイッチング構造体内に、個別のブ
ロックを形成すればよい。これらの各ブロックのサイ
ズ、個数及び機能は、プログラミングによって変えるこ
とができる。これにより、例えば、任意の個数及び機能
の記憶素子を多次元スイッチング構造体内の任意の固定
位置に配設することができる。これによって得られる自
由度は論理回路の極めて有効な実現を可能にする。何故
なら、もはや２次元論理構造に拘束されないからであ
る。このことは、関連する領域内の導電パスが多数の非
接続部及び接続部を有する場合に特に顕著である。これ
により、極めて規則的なユニットセルの全体構造の内部
に新しいロジックアレイ構造を形成することができる。

個々の２次元スイッチング平面は、上述したような任
意の構造を具える。多次元スイッチング構造体内で、個
々の２次元スイッチング平面は、互いに同様の構成を具
えてもよいし、互に異なる構造を具えてもよい。即ち、
それぞれのスイッチング・マトリックス平面部に公知ロ
ジックアレイのANDアレイ及びORアレイを構成すればよ
い。また場合によっては、互いに異なる態様を具え、簡
単なANDまたはOR−スイッチングを行なう平面部と混用
できる複数のスイッチング・マトリックス平面部で完全
なロジックアレイ構造を実現することも可能である。

２つのスイッチング・マトリックスが機能上互いに90
゜または180゜回転された状態となるようにこの両スイ
ッチング・マトリックスに結合素子を配設することが好
ましい。このようにすれば、規則的な構成を妨げたり、
チップ面積を広くしたりせずに、より複雑な機能性が得
られる。この利点は、フィードバックが複雑な場合に特
に有意義である。これにより、本発明の構成に関係する
論理回路の設計上、従来のロジックアレイには無かった
自由度が加えられる。

１つの導電パスの各部を、ユニットセルを構成する異
なるスイッチング・マトリックス平面部と連携させるこ
ともできる。このようにすれば、２つ以上のスイッチン
グ・マトリックス平面部を点接続ではなく線接続できる
から、マトリックス平面部を機能上緊密且つ複雑に相互
接続することができる。この場合、接続に利用される導
電パス部分を、これと共線関係にある残りの導電パス部
分から分離することも考えられる。その場合、接続は横
断方向導電パスを介してのみ行なわれる。これに反し
て、接続用の導電パス部分を分離しなければ、作用方向
が最初に述べた接続の作用方向と直交するから、より機
能的な接続が得られる。

本発明のその他の特徴は、明細書中の従属する特許請
求の範囲に記載され、また図面に沿った実施例に関する
以下の説明から明らかになるであろう。

第１図は、論理機能の切換えを可能にするロジックア
レイ10の形態をとるユニットセルを示す。ロジックアレ
イ10は、横列方向導電パス14及びこれと交差する縦列方
向導電パス16を有するANDアレイ12と、横列方向導電パ
ス20及び縦列方向導電パス22を有するORアレイ18を含
む。互いに交差するANDアレイの導電パス14,16と、ORア
レイ18の導電パス20,22とは、この実施例のANDアレイ12
ではダイオード、ORアレイ18ではトランジスタから成る
夫々の結合素子24,26を介して互いに結合している。製
造されたばかりのユニットセルにおいては、この実施例
の場合、すべての結合素子が活性化状態にある。特定の
結合素子24及び／または26を不活性化して特定の論理機
能を切換えることによってユニットセルを“パーソナル
化”する。この実施例の場合、結合素子24,26と被結合
導電パスの１つとの接続を遮断することによってこのパ
ーソナル化が行なわれる。

ANDアレイ12の入力28において、分相器30を介して導
電パス14に入力信号が反転及び非反転形式で供給され
る。ANDアレイ12の導電パスに出力信号が現われると同
時にこの出力信号はORアレイ18の導電パスへの入力信号
を形成する。ORアレイ18の出力信号は、この実施例の場
合能動素子32を介して外部出力34に供給される。ANDア
レイ12の導電パス16及びORアレイ18の導電パス20は、夫
々プルアップ素子として作用する抵抗36及びプルダウン
素子として作用する抵抗38を介して動作電圧源及びアー
スとそれぞれ接続する。

第１図に示した実施例から明らかなように、導電パス
16を介してANDアレイ12においてワイヤードAND接続が、
導電パス20を介してORアレイ18においてワイヤードOR接
続が行なわれる。この意味で、これらの導電パスはプロ
グラミング部40,42において、それぞれ行なわれる結合
素子24,26の活性化及び不活性に関連して固有の論理機
能を行なう。

第２乃至４図においては、各図に共通の部分にはそれ
ぞれ共通の参照番号を付してある。これらの図をもって
略示したユニット・セルの構造は、いずれも横列方向の
導電パス46及び縦列方向の導電パス48を有する実線で示
す第１スイッチング・マトリックス44を含む。導電パス
46,48は、結合素子50を介して互いに結合されアレイ構
造体を形成する。第１スイッチング・マトリックス44の
構成は任意であるから、導電パス46,48間のすべての結
合素子50を具体的に図示しなかった。結合素子は、第１
図から明らかなように、必要に応じて各導電パスと接続
させる役割を果たし、これによりアレイ構造体を構成す
ることになる。

第２図において、破線で示してある横列方向の導電パ
ス54及び縦列方向の導電パス56を含む第２スイッチング
・マトリックス52が、第１スイッチング・マトリックス
44と交差する前記導電パス54,56は、第１スイッチング
・マトリックス44の導電パス46の間及び導電パス48の間
にそれぞれ位置し、それぞれの導電パス54と56とは結合
素子58を介して互いに結合している。ここでもすべての
結合素子の具体的な図示は省略した。スイッチング・マ
トリックス44,52の結合素子50,58は、各スイッチング・
マトリックス44,52が、同じまたは異なるアレイ構成を
具えるように実施することができる。両スイッチング・
マトリックス44,52には任意の数のインタフェース60を
設け、必要に応じてこのインターフェースにおいて導電
パス46,48,54及び56を例えば遮断することができる。

両スイッチング・マトリックス44,52はそれぞれの導
電パス46と56、及び48と54の所定の交差点において接続
素子62を介して接続しているか、または互いに接続可能
である。その場合、接続部をスイッチング構造全域に規
則的に分布させるか、またはスイッチング構造の特定域
に予め設定し、特に遮断可能なマトリックス回路の場合
には、複雑に錯綜した回路及び回路素子を実現するた
め、この特定域において接続素子62の厚さを他の領域よ
りも大きくすればよい。

本発明のロジックアレイ・モジュールを２つのスイッ
チング・マトリックスに固有の平面部で論理分割するに
は、必ずしもこれらスイッチング・マトリックス44,52
を実際にモジュール基板の互いに間隔を保った２つの個
別の平面内に配置しなくてもよい。即ち、製造技術上の
理由から、もしろ、スイッチング・マトリックス44,52
の横列方向導電パス46,54を第１配線平面に、縦列方向
導電パス48,56を前記第１配線平面から距離を隔てた第
２配線平面に配置する。特定のスイッチング・マトリッ
クス44または52に属するそれぞれの導電パス46,48また
は54,56だけを図面に略示した結合素子50または58を介
して互いに結合できるようにすれば、接続部62において
のみ互いに電気的に接続しているか、または接続可能な
２つの別々のスイッチング・マトリックスが形成され
る。この場合、スイッチング・マトリックス間の接続
は、既に述べたように種々の方法及び態様で達成でき
る。第４図の場合、接続部において、両スイッチング・
マトリックス44,52のいずれか一方と連携する結合素子6
4を利用して両スイッチング・マトリックス44,52を接続
させてある。

それぞれ複数の中間回路を介して上記構成をより多く
のスイッチング・マトリックス平面部に拡張できること
はいうまでもない。原理的にはスイッチング・マトリッ
クスを構成する平面の数は無制限である。しかし実際問
題として、余り多くのスイッチング・マトリックスによ
る面を一体物に詰め込むのは好ましくない。何故なら、
利用可能なチップの取付面積や構成された回路による処
理速度を考えると、論理回路平面が極めて多い場合、各
マトリックス平面内で実現可能な論理動作は比較的少な
くなってしまうからである。

能動素子は第３図に示すようにユニットセルの辺縁域
に配置し、既に述べたように種々の態様で単数または複
数のスイッチング・マトリックスと接続することができ
る。第３図に示した例では、両スイッチング・マトリッ
クス44,52が能動素子66を介して互いに接続している。
例えば、別設されるレジスタや外部入／出力などの詳細
な図示は、これらの素子とアレイとの接続態様が既に公
知となっていることでもあるので、ここでは敢えて省略
した。

第３図の実施例では、スイッチング・マトリックス4
4,52が、第２図に示したものとは異なり、互いに180゜
回転させた位置を占めるように配置してあり、結合素子
58の配置もこれに対応させてある。作用方向をこのよう
に変えることで、１つの論理回路平面から他の論理回路
平面への移行に際して、複雑な機能やフィードバックが
極めて簡単に行なえる。

第３図において、68は破線で示す左半分が第２スイッ
チング・マトリックス52と連携し、実線で示す右半分が
第１スイッチング・マトリックス44と連携する導電パス
である。この導電パスの何れか一方の部分を他の複数の
スイッチング・マトリックスと併用すれば、スペースを
著しく節約した論理回路を構成できる。この場合、導電
パスの各部分は、スイッチング・マトリックスの接続を
特にプログラミング自在に形成できるように互いに分離
させてもよいし、接続してもよい。

第４図において、一点鎖線で示した部分は、予め両ス
イッチング・マトリックス44,52の何れとも連携させら
れていないか、外部入／出力及び能動素子と接続してい
ない空き導電パス70を示すものである。このような空き
導電パス70は論理回路を構成する上での融通性を高め
る。第４図に示す実施例の場合、この空き導電パス70に
より、両スイッチング・マトリックス44,52は、それら
の互いに空間的に遠隔の点を対象として互いに直接接続
することができる。

空き導電パス70は幾つかの結合素子を制御し、この制
御下に、結合素子は、他の導電パス46,48,54,56のスイ
ッチング状態に影響を与えるから、特に途切れない直截
的なプロセスを遂行させる上でその機能性を著しく拡充
することになる。

既に述べた利点の他に、本発明のロジックアレイ・モ
ジュールでは１つのアレイ構造の範囲内で新しいスイッ
チング機能を実現するだけでなく、例えば、それぞれの
スイッチング平面に別々の機能を連携させることをも可
能にする。例えば、１つの平面が場合によってはユニッ
トセルの辺縁域に設けられた能動素子66（第３図示）を
補うように能動素子機能を果たさせることができる。ス
イッチング平面の範囲内では、これらの能動素子の機能
及び個数をプログラミングすることができる。而もこれ
らの素子は他のスイッチング平面に直接アクセスするか
ら、より有効に作用させ得る。このことは従来のアレイ
構造体に１つの自由度が加えられることを意味する。

本発明のロジックアレイ・モジュールの他の有利な用
途としては、例えば、個々のスイッチング平面が母線信
号の処理や制御機能の実行の為に割当てられるデータ処
理の分野が考えられる。

本発明のロジックアレイ・モジュールの他の有利な用
途を示唆する特徴として、例えば１つの論理動作レベル
の機能を他の論理回路平面によってモニターすることも
できる。エラーが発生した場合、この機能的に上位の論
理回路平面が別の論理回路平面にエラーのある論理動作
レベルの機能を実行するよう委託することが可能であ
る。

本発明による構成の利点を活用する他の実用例として
は、WeinbergerのPLA（プログラマブル・ロジック・ア
レイ）加算器がある（IBM Journal of Research and D
evelopment,第23巻第２号,1979年３月刊行に掲載された
A.Weinbergerの論文“High Speed Programmable Logic
Array Adders"を参照されたい）。このPLA加算器で
は、４つの入力が専用のデコーダで一緒に復合され、ユ
ニットセルで処理された後、排他的ORゲートで総括され
る。この構造は、特に加算用としてレイアウトされてい
るため、従来のロジックアレイ・モジュールでは実現で
きない。これに反し、本発明のモジュールを利用すれ
ば、これが実現可能である。即ち、第１スイッチング平
面において入力を復号し、これを第２スイッチング平面
で処理し、その結果を排他的OR機能を行なう第３平面で
総括し、出力へ導く。同様に、本発明の原理を演算論理
装置に応用することができる（IBM Journal of Resear
ch and Development,第24巻第１号,1980年１月刊行に掲
載されたM.S.Schmoglerの論文“Design of large ALUs
using multiple PLA−macros"を参照されたい）。こ
れらの実用例から明らかなように、本発明のロジックア
レイ・モジュール構成は、新しい用途を可能にし、従っ
て、従来のロジックアレイとは異なり、従来のロジック
アレイでは得られない長所を具えるものである。

【図面の簡単な説明】

第１図は従来のロジックアレイの一部を示す簡略図、第
２乃至４図はそれぞれ２つのスイッチング・マトリック
スを含む本発明のロジックアレイ・モジュールを略示す
る俯瞰図である。 10……ロジックアレイ 12……ANDアレイ 14……横列方向導電パス 16……縦列方向導電パス 18……ORアレイ 20……横列方向導電パス 22……縦列方向導電パス 28……入力 32……能動素子 34……外部出力 44……第１スイッチング・マトリックス 52……第２スイッチング・マトリックス 50,58……結合素子 60……インターフェース 62……接続部 66……能動素子 70……空き導電パス

Claims (16)

【特許請求の範囲】
1. 【請求項１】基板上に、少なくとも１つのユニットセル
   と、信号を入／出力しユニットセルの機能を拡充する能
   動素子とを構成し、前記ユニットセルが交差点において
   活性化または不活性化可能な結合素子を介して結合可能
   な縦列方向及び横列方向導電パスから成り、前記結合素
   子が一方の導電パスの論理スイッチング状態に応じてこ
   れと交差する導電パスの論理スイッチング状態を制御
   し、前記交差する導電パスを介して論理動作が行なわれ
   るようにした集積技術によって製造される集積回路レイ
   アウト用ロッジクアレイ・モジュールであって、 互いに平行な横列方向導電パス（46;54）及び縦列方向
   導電パス（48;56）を含む少なくとも２つの互いに独立
   のユニットセルが構成され、 横列方向導電パス（46または54）と縦列方向導電パス
   （48または56）から成る一方のスイッチング・マトリッ
   クス（44または52）の横列方向導電パス（46;54）及び
   縦列方向導電パス（48;56）が、 横列方向導電パス（54または46）と縦列方向導電パス
   （56または48）から成る他方のスイッチング・マリトッ
   クス（52または44）の縦列方向導電パス（56;48）及び
   横列方向導電パス（54;46）と それぞれ交差するようにユニットセルの結合素子（50,5
   8）を配置し、 一方のスイッチング・マトリックス（44または52）の少
   なくとも一方の導電パス（46,48または54,56）を、 接続素子（62）を介して他方のスイッチング・マトリッ
   クス（52または44）の少なくとも一方の導電パス（54,5
   6または46,48）と接続できるようになされ、 前記スイッチング・マトリックス（44,52）の総ての横
   列方向導電パス（46,54）が第１配線平面に、 前記スイッチング・マトリックス（44,52）の総ての縦
   列方向導電パス（48,56）が前記第１配線平面に対して
   絶縁された第２配線平面に それぞれ位置するようにスイッチング・マトリックス
   （44,52）を互いに積み重ねた ことを特徴とするロジックアレイ・モジュール。
2. 【請求項２】少なくとも一方の前記スイッチング・マト
   リックス（44,52）が、 他方の前記スイッチング・マトリックスとは異なるアレ
   イ構造を有する ことを特徴とする特許請求の範囲第（１）項に記載のロ
   ジックアレイ・モジュール。
3. 【請求項３】前記スイッチング・マトリックス（44,5
   2）が、 その論理機能に関して互いに回転した角度配置を与えら
   れるように 両スイッチング・マトリックス（44,52）内に前記結合
   素子（50,58）を配置した ことを特徴とする特許請求の範囲第（１）または第
   （２）項に記載のロジックアレイ・モジュール。
4. 【請求項４】前記スイッチング・マトリックス（44,5
   2）が、 それぞれ異なる周囲長を有する ことを特徴とする特許請求の範囲第（１）項乃至第
   （３）項に記載のロジックアレイ・モジュール。
5. 【請求項５】少なくとも一方の前記スイッチング・マト
   リックス（44,52）が、 AND機能を行なう部分マトリックス及びOR機能を行なう
   部分マトリックスを含む完全なロジックアレイ構造を有
   する ことを特徴とする特許請求の範囲第（１）項乃至第
   （４）項に記載のロジックアレイ・モジュール。
6. 【請求項６】少なくとも１つの接続素子（62）により、 ２つ以上の前記スイッチング・マトリックス（44,52）
   の前記導電パス（46,48;54,56）を互いに接続するよう
   に構成した ことを特徴とする特許請求の範囲第（１）項乃至第
   （５）項に記載のロジックアレイ・モジュール。
7. 【請求項７】少なくとも１つの導電パス（68）を、 その部分ごとに少なくとも２つの異なる前記スイッチン
   グ・マトリックス（44,52）と連携させ、 前記導電パスの各部分が互いに分離されているか、 互いに固定的に接続されているか、 またはプログラムに従って接続遮断可能な過渡部を有す
   ることを特徴とする特許請求の範囲第（１）項乃至第
   （６）項に記載のロジックアレイ・モジュール。
8. 【請求項８】少なくとも１つの接続素子（64）を、 前記スイッチング・マトリックス（44,52）の結合素子
   で構成した ことを特徴とする特許請求の範囲第（１）項乃至第
   （７）項に記載のロジックアレイ・モジュール。
9. 【請求項９】前記スイッチング・マトリックス（44,5
   2）間の少なくとも１つの接続素子（62）が、 プログラムに従って接続遮断自在な接続素子、または単
   方向接続素子の場合には伝送方向に切換え可能な接続素
   子を含む ことを特徴とする特許請求の範囲第（１）項乃至第
   （８）項に記載のロジックアレイ・モジュール。
10. 【請求項１０】前記接続素子を信号調節接続素子として
    構成したことを特徴とする特許請求の範囲第（１）項乃
    至第（９）項に記載のロジックアレイ・モジュール。
11. 【請求項１１】少なくとも１つの能動素子の入力及び／
    または出力を、 複数の前記スイッチング・マトリックス（44,52）の導
    電パスと接続した ことを特徴とする特許請求の範囲第（１）項乃至第（1
    0）項に記載のロジックアレイ・モジュール。
12. 【請求項１２】ユニットセルのすべての出力を、 個々の前記スイッチング・マトリックス（44,52）と接
    続した ことを特徴とする特許請求の範囲第（１）項乃至第（1
    1）項に記載のロジックアレイ・モジュール。
13. 【請求項１３】ユニットセルが、 外部入力とも、能動素子とも、外部出力とも連携せず、 接続素子（62）を介して少なくとも２つの他の導電パス
    （48,56）と接続している空き導電パス（70）を含む ことを特徴とする特許請求の範囲第（１）項乃至第（1
    2）項に記載のロジックアレイ・モジュール。
14. 【請求項１４】少なくとも１つの前記空き導電パス（7
    0）を、 他の導電パスに比較して極めて少数の結合素子と、これ
    らの結合素子が前記空き導電パス（70）の制御下に、交
    差する導電パス（48,56）のスイッチング状態に影響を
    与えるように結合した ことを特徴とする特許請求の範囲第（13）項に記載のロ
    ジックアレイ・モジュール。
15. 【請求項１５】少なくとも１つの前記スイッチング・マ
    トリックス（44,52）の少なくとも１つの前記導電パス
    （46,48;54,56）が、 プログラムに従って接続状態から遮断状態に、 または遮断状態から接続状態へ 切換わることのできるインターフェース（60）を含む ことを特徴とする特許請求の範囲第（１）項乃至第（1
    4）項に記載のロジックアレイ・モジュール。
16. 【請求項１６】ユニットセルにおける前記インターフェ
    ース（60）の密度及び／または接続部（62）の密度が、 不均一である ことを特徴とする特許請求の範囲第（15）項に記載のロ
    ジックアレイ・モジュール。