JPS5824241A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPS5824241A JPS5824241A JP56123260A JP12326081A JPS5824241A JP S5824241 A JPS5824241 A JP S5824241A JP 56123260 A JP56123260 A JP 56123260A JP 12326081 A JP12326081 A JP 12326081A JP S5824241 A JPS5824241 A JP S5824241A
- Authority
- JP
- Japan
- Prior art keywords
- product term
- array
- left half
- term lines
- fpla
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はプログラム情報がマトリクス形式で設定された
１例えばフィールドプログラマブルリシックアレイ（以
下、ＦＰＬＡと記す）を有し、マ（リクス接点に設けら
れた半導体素子もしくは導体の接続・非接続により所望
の論理を実現する集積回路装置に関する。
１例えばフィールドプログラマブルリシックアレイ（以
下、ＦＰＬＡと記す）を有し、マ（リクス接点に設けら
れた半導体素子もしくは導体の接続・非接続により所望
の論理を実現する集積回路装置に関する。
近年、高集積化技術の進歩に伴ってＦＰＬＡも大容量の
ものが開発されているが、一般に容量が大きくなるに従
って７レイの利用効率が落ちる傾向にあり、これがＦＰ
ＬＡの大容量化を抑える一因となっている。特にユーザ
が自由に独自のプレグラムを書き込むような汎用のＰＬ
ムにおいては、＊適容量の判断がつかないために、容量
不足や無駄を生じていた。
ものが開発されているが、一般に容量が大きくなるに従
って７レイの利用効率が落ちる傾向にあり、これがＦＰ
ＬＡの大容量化を抑える一因となっている。特にユーザ
が自由に独自のプレグラムを書き込むような汎用のＰＬ
ムにおいては、＊適容量の判断がつかないために、容量
不足や無駄を生じていた。
本発明の目的は、ＰＬムの構造に改良を加えてその使用
効率を高めた集積回路装置を提供することにある。
効率を高めた集積回路装置を提供することにある。
このため本発明はアレイ部を複数個の独立な組に分割し
て必要なアレイ部のみを選択的に活性化する手段を具債
することを特徴とする。
て必要なアレイ部のみを選択的に活性化する手段を具債
することを特徴とする。
この結果、ひとつのＰＬＡ上で複数個の独立な論理回路
構成を実現することが可能となり、アレイの使用効率を
向上させ、より一層の高集積化を図ることができる。
構成を実現することが可能となり、アレイの使用効率を
向上させ、より一層の高集積化を図ることができる。
以下１本発明を図面を用いて詳細Ｅｌ！明する。
第１図は従来ｏＦＰＬムのプロッタ図である。図に示し
たＦＰＬＡはアンドアレイ１−オアアレイ２の二段ＩＩ
Ｉ造をなし、！トリクス接点の接１１（４，９）−非接
続（３，８）によりアンドアレイ１では任意の入力５０
組み合せ論ｉｉ＊を、又オアアレイ２ではそれらの出力
の論理和な実現する。また、１３１５．１７は書き込み
用デコーダであり、２１は書き込み内容の検査用デコー
ダである。読み出しモード（逓當０動作モード）では積
項線７はすべてデコーダ回路２１により抵抗を介して電
源に接続されており、この状態をすべての檀ｉ、ｉｉｉ
が活性であると表現する。検査モード時には、書き込み
内容の検査用デコーダ２１に任意のアドレス入力２０を
加えると、そのアドレスに対応した積項線１本が選択さ
れ活性となり、他の積項線はすべて接地レベルとなる。
たＦＰＬＡはアンドアレイ１−オアアレイ２の二段ＩＩ
Ｉ造をなし、！トリクス接点の接１１（４，９）−非接
続（３，８）によりアンドアレイ１では任意の入力５０
組み合せ論ｉｉ＊を、又オアアレイ２ではそれらの出力
の論理和な実現する。また、１３１５．１７は書き込み
用デコーダであり、２１は書き込み内容の検査用デコー
ダである。読み出しモード（逓當０動作モード）では積
項線７はすべてデコーダ回路２１により抵抗を介して電
源に接続されており、この状態をすべての檀ｉ、ｉｉｉ
が活性であると表現する。検査モード時には、書き込み
内容の検査用デコーダ２１に任意のアドレス入力２０を
加えると、そのアドレスに対応した積項線１本が選択さ
れ活性となり、他の積項線はすべて接地レベルとなる。
この状態を選択された以外のすべての積項線が非活性で
あると表現する。非活性な積項線は、いかなる入力が加
えられても出力にはなんらの影響も与えず、あたかもそ
の積項線上のすべてのマ）９クス接点が非接続であるか
の機に動作する。
あると表現する。非活性な積項線は、いかなる入力が加
えられても出力にはなんらの影響も与えず、あたかもそ
の積項線上のすべてのマ）９クス接点が非接続であるか
の機に動作する。
ところで、第１図の回路では、アンドアレイはその１／
４程度しか利用されておらず、ＦＰＬＡの長所が十分に
生かされていない。
４程度しか利用されておらず、ＦＰＬＡの長所が十分に
生かされていない。
と０＠りの部分を効率的に活用できるようにした例が第
２図であり、これは本発明の一実施例である。
２図であり、これは本発明の一実施例である。
第２図は、１つのＦＰＬＡを積項線方向に２分し、２つ
の独立な回路構成を１つのＦＰＬ人上に実現した例であ
る。Ｉ！２図に示す回路は、従来のＰＰＬＡと比較して
、書き込み内容の検査用デコーダ２１’に新たな機能を
付加している。すなわち書き込み内容の検査用デコーダ
を２分して制御信号２３’、２４’により左半分右半分
の積項線をそれぞれ独立に制御可能としている。例えば
％制御信号２３′が入力される（ソフト制御でもスイッ
チ１１１Ｉ′ｆＩＪでも−よい）と、それによって左半
分のデコーダ出力が積項線へ転送されるようにゲートを
開くようにすればよい。このようにして左半分の積項線
を活性にし右半分の積項線を非活性にすれば、左手分の
積項線上にプルグラムされた回路のみが動作し、逆に左
半分の積項線を非活性にし右半分の積項線を活性にすれ
ば右半分の積項線上にプルグラムされた回路のみが動作
する。またすべての積項線を活性にすれば従来のＦＰＬ
Ａと等しい容量のプ璽グラム動作となる。
の独立な回路構成を１つのＦＰＬ人上に実現した例であ
る。Ｉ！２図に示す回路は、従来のＰＰＬＡと比較して
、書き込み内容の検査用デコーダ２１’に新たな機能を
付加している。すなわち書き込み内容の検査用デコーダ
を２分して制御信号２３’、２４’により左半分右半分
の積項線をそれぞれ独立に制御可能としている。例えば
％制御信号２３′が入力される（ソフト制御でもスイッ
チ１１１Ｉ′ｆＩＪでも−よい）と、それによって左半
分のデコーダ出力が積項線へ転送されるようにゲートを
開くようにすればよい。このようにして左半分の積項線
を活性にし右半分の積項線を非活性にすれば、左手分の
積項線上にプルグラムされた回路のみが動作し、逆に左
半分の積項線を非活性にし右半分の積項線を活性にすれ
ば右半分の積項線上にプルグラムされた回路のみが動作
する。またすべての積項線を活性にすれば従来のＦＰＬ
Ａと等しい容量のプ璽グラム動作となる。
第２ｖＩｉでは、２分割の例を挙げたがそれ以上の分割
も同様に可能である。
も同様に可能である。
以上説明した様に本方式は従来のＦＰＬＡに若干の回路
を付加するだけで、１つのＦＰＬＡ上で複数個の独立な
論理回路を実現することが出来る。さらに本方式はこれ
まで発表された同等の機能を持つ畳み込みＰＬ人の持つ
以下の様な不具合（１）マスクＰＬムにしか適応出来な
い、 （２）入力端子数が従来ＯＰＬ人の２倍必要であ
る。も解消出来る。
を付加するだけで、１つのＦＰＬＡ上で複数個の独立な
論理回路を実現することが出来る。さらに本方式はこれ
まで発表された同等の機能を持つ畳み込みＰＬ人の持つ
以下の様な不具合（１）マスクＰＬムにしか適応出来な
い、 （２）入力端子数が従来ＯＰＬ人の２倍必要であ
る。も解消出来る。
第１ｍは従来のＦＰＬＡのブロック図、第２ｗＪは本発
明の一実施例によるＦＰＬＡのプレツタ図である０
明の一実施例によるＦＰＬＡのプレツタ図である０
Claims (1)
- マ）９クス状に設けた多数の情報書き込み接点を有する
アレイ状の回路を少なくとも２個のプ四りクに分割する
手段と、分割された個々のブロックを独立に制御して書
き込まれた情報に従って処理を実行させる制御手段とを
有するプｐグフム論１１回路を含むことを特徴とする集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56123260A JPS5824241A (ja) | 1981-08-05 | 1981-08-05 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56123260A JPS5824241A (ja) | 1981-08-05 | 1981-08-05 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5824241A true JPS5824241A (ja) | 1983-02-14 |
Family
ID=14856155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56123260A Pending JPS5824241A (ja) | 1981-08-05 | 1981-08-05 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5824241A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4868426A (en) * | 1986-04-07 | 1989-09-19 | Nixdorf Computer Ag | Programmable logic array having connectable matrices |
-
1981
- 1981-08-05 JP JP56123260A patent/JPS5824241A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4868426A (en) * | 1986-04-07 | 1989-09-19 | Nixdorf Computer Ag | Programmable logic array having connectable matrices |
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