JPH02208897A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH02208897A JPH02208897A JP1028947A JP2894789A JPH02208897A JP H02208897 A JPH02208897 A JP H02208897A JP 1028947 A JP1028947 A JP 1028947A JP 2894789 A JP2894789 A JP 2894789A JP H02208897 A JPH02208897 A JP H02208897A
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- Japan
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- block
- memory cell
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 230000002950 deficient Effects 0.000 claims abstract description 22
- 238000010586 diagram Methods 0.000 description 7
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
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- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［産業上の利用分野］
本発明は冗長メモリセルを含み製造上の歩留り向上を計
った半導体記憶装置に関するものである。 〔従来の技術１ 第６図は従来の冗長ワード線を含む半導体記憶装置の構
成を示す図である。この例ではメモリセルアレイはメモ
リセルブロック０，１，２．３の４つのブロックに分割
してあり、アドレス信号ｌによって所定のブロック選択
回路３が動作してそのブロック内のメモリセルな選択す
る。各ブロックには冗長ワード線とそれにつながる冗長
メモリセル４が含まれており、各々のブロック内の不良
メモリセルな含むワード線は冗長ワード線に切り換える
ことが可能である。従って単一のメモリセルの不良、ワ
ード線の断線あるいは短絡によって生ずる単一ワード線
上の複数の不良メモリセルの救済ができ、製造の歩留り
向上を計ることが可能になる。２は冗長ワード線の選択
動作を制御するための冗長アドレスデコード回路である
。この回路に不良のワード線のアドレスデータをセット
することにより、外部からのアドレス信号１がセットし
たアドレス状態になった時に冗長ワード線選択信号５が
各ブロックに送り出されて不良ワード線の選択を禁止し
、各々のブロックに含まれる冗長ワード線４が選択され
る。 この例では冗長アドレスデコード回路２が１つしか存在
しないため、単一のアドレスの切り換えが行なわれるだ
けである。そのため例えばメモリセルブロック０に不良
ワード線が存在しこれを冗長ワード線に切り換えたとす
ると他のメモリセルブロック１，２，３の該当するアド
レスのワード線も不良の有無にかかわらず各々のメモリ
セルブロック内の冗長ワード線に切り換わることになる
。各ブロックごとに冗長アドレスデコード回路２を設け
ればブロックごとに異なるアドレスで冗長ワード線を選
択することが可能になるが、そのために半導体チップ上
の大きな面積を費やすことになる。 （発明が解決しようとする課題〕 従来の半導体記憶装置は以上の様に構成されていたため
冗長アドレスデコード回路が１つの場合に全ブロック共
に冗長ワード線に切り換わっていた。このとき複数のブ
ロックに渡って同じアドレスのワード線が不良になる確
率は低（、実質的には１つの冗長アドレスデコード回路
に対しては１つのワード線の救済効果しか得られず、不
良の存在しないブロックの冗長ワード線が有効に使用で
きないという問題があった。 本発明は以上の問題点を解決するためになされたもので
、不良ワード線の救済能力を低下させることなく冗長ワ
ード線及び冗長メモリセルの数を減らして半導体チップ
上の面積を有効利用することを目的とする。 （課題を解決するための手段］ 本発明の半導体記憶装置は、各ワード線と各ビット線の
交点に設けられたメモリセルアレイを複数のブロックに
分割してアドレス信号により所定のメモリセルブロック
のみ選択し動作状態にし、前記メモリセルブロックは冗
長ワード線と該冗長ワード線に接続された冗長メモリセ
ルな含む少なくとも１つ以上の第１のメモリセルブロッ
クと、冗長ワード線を含まない少なくとも１つ以上の第
２のメモリセルブロックから成り、不良メモリセルが存
在するメモリセルブロックおよびワード線のアドレスを
セットする冗長アドレスデコード回路を備え、該冗長ア
ドレスデコード回路は外部からのアドレス信号がセット
された状態になった時、前記第１のメモリセルブロック
に選択信号を送出し冗長ワード線を選択すると共に、他
のメモリセルブロックに選択禁止信号を送出して不良ワ
ード線の選択を禁止することを特徴とする。
った半導体記憶装置に関するものである。 〔従来の技術１ 第６図は従来の冗長ワード線を含む半導体記憶装置の構
成を示す図である。この例ではメモリセルアレイはメモ
リセルブロック０，１，２．３の４つのブロックに分割
してあり、アドレス信号ｌによって所定のブロック選択
回路３が動作してそのブロック内のメモリセルな選択す
る。各ブロックには冗長ワード線とそれにつながる冗長
メモリセル４が含まれており、各々のブロック内の不良
メモリセルな含むワード線は冗長ワード線に切り換える
ことが可能である。従って単一のメモリセルの不良、ワ
ード線の断線あるいは短絡によって生ずる単一ワード線
上の複数の不良メモリセルの救済ができ、製造の歩留り
向上を計ることが可能になる。２は冗長ワード線の選択
動作を制御するための冗長アドレスデコード回路である
。この回路に不良のワード線のアドレスデータをセット
することにより、外部からのアドレス信号１がセットし
たアドレス状態になった時に冗長ワード線選択信号５が
各ブロックに送り出されて不良ワード線の選択を禁止し
、各々のブロックに含まれる冗長ワード線４が選択され
る。 この例では冗長アドレスデコード回路２が１つしか存在
しないため、単一のアドレスの切り換えが行なわれるだ
けである。そのため例えばメモリセルブロック０に不良
ワード線が存在しこれを冗長ワード線に切り換えたとす
ると他のメモリセルブロック１，２，３の該当するアド
レスのワード線も不良の有無にかかわらず各々のメモリ
セルブロック内の冗長ワード線に切り換わることになる
。各ブロックごとに冗長アドレスデコード回路２を設け
ればブロックごとに異なるアドレスで冗長ワード線を選
択することが可能になるが、そのために半導体チップ上
の大きな面積を費やすことになる。 （発明が解決しようとする課題〕 従来の半導体記憶装置は以上の様に構成されていたため
冗長アドレスデコード回路が１つの場合に全ブロック共
に冗長ワード線に切り換わっていた。このとき複数のブ
ロックに渡って同じアドレスのワード線が不良になる確
率は低（、実質的には１つの冗長アドレスデコード回路
に対しては１つのワード線の救済効果しか得られず、不
良の存在しないブロックの冗長ワード線が有効に使用で
きないという問題があった。 本発明は以上の問題点を解決するためになされたもので
、不良ワード線の救済能力を低下させることなく冗長ワ
ード線及び冗長メモリセルの数を減らして半導体チップ
上の面積を有効利用することを目的とする。 （課題を解決するための手段］ 本発明の半導体記憶装置は、各ワード線と各ビット線の
交点に設けられたメモリセルアレイを複数のブロックに
分割してアドレス信号により所定のメモリセルブロック
のみ選択し動作状態にし、前記メモリセルブロックは冗
長ワード線と該冗長ワード線に接続された冗長メモリセ
ルな含む少なくとも１つ以上の第１のメモリセルブロッ
クと、冗長ワード線を含まない少なくとも１つ以上の第
２のメモリセルブロックから成り、不良メモリセルが存
在するメモリセルブロックおよびワード線のアドレスを
セットする冗長アドレスデコード回路を備え、該冗長ア
ドレスデコード回路は外部からのアドレス信号がセット
された状態になった時、前記第１のメモリセルブロック
に選択信号を送出し冗長ワード線を選択すると共に、他
のメモリセルブロックに選択禁止信号を送出して不良ワ
ード線の選択を禁止することを特徴とする。
以下本発明の実施例を図面を用いて説明する。
第１図は冗長アドレスデコード回路が１つの場合の本発
明の半導体記憶装置の構成を示す図である。メモリセル
アレイは４つのブロックに分割してありメモリセルブロ
ックＯにだけ冗長ワード線と冗長メモリセル４が含まれ
ている。冗長アドレスデコード回路２はアドレスデータ
として不良メモリセルの存在するメモリセルブロックの
アドレスとワード線のアドレスがセットされ、外部から
のアドレス１８号ｌがセットされたアドレスに等しい時
にブロックＯ選択回路３に冗長ワード線選択信号５を送
ってブロックを選択状態にすると共に冗長ワード線４を
選択する。一方ブロックｌ。 ２．３選択回路に選択禁止信号６を送って選択が行なわ
れない様にする。即ちブロックＯは外部からのアドレス
信号ｌがブロック０の選択状態になった時と、２にセッ
トされたアドレス状態になった時に選択される。従って
メモリセルブロックｌ、２．３に不良ワード線が存在し
てもブロック０の冗長ワード線４に切り換えることがで
きる。 第２図は本発明に係る冗長アドレスデコード回路とブロ
ック選択回路の一実施例を示す回路図である、ＡＯ，Ａ
Ｏ，Ａ１．Ａｔはブロックを選択するアドレス信号でＮ
ＡＮＤ回路２００．２０１．２０２．２０３によりデコ
ードされて各ブロックの選択信号ＢＯ，Ｂｌ、Ｂ２、Ｂ
３を生成する。またＡ２、Ａ２、・・−・・、Ａｎ、Ａ
ｎは各ブロックのワード線を選択するアドレス信号であ
る。２０４は不良ワード線のアドレスをセットするスイ
ッチ回路で、ブロックおよびワード線のアドレスの正論
理あるいは負論理信号をＮＡＮＤ回路２０５に接続する
。第２図の例ではＡＯ，ＡＩが２０５に接続されている
ためブロック３のワード線のアドレスがセットされてい
る。ここで２０５に接続されるアドレス信号が全てＨレ
ベルになった時、選択禁止信号５と冗長ワード線選択信
号６はＬレベルになりＢ３はＬレベル、ＢＯはＨレベル
となってブロック３は非選択、ブロックＯは選択状態に
なる。従ってブロック３の不良ワード線は選択されずに
ブロックＯの冗長ワード線が選択される。 第３図は本発明に係る冗長アドレスデコード回路とブロ
ック選択回路の別の実施例を示す回路図である。ブロッ
クアドレスをデコードするＮＡＮＤ回路３００，３０１
，３０２．３０３は各ブロックの外にまとめて置かれデ
コードされた信号ＢＯ１８１，Ｂ２、Ｂ３が各ブロック
に送られる。 アドレス信号が３０４によりセットされた状態になると
選択禁止信号５はＨレベル、冗長ビット線選択信号６は
ＬレベルになりＮＯＲ回路３１１゜３１２．３１３を通
してＢｌ、Ｂ２、Ｂ３がＬレベル、ＮＡＮＤ回路３１０
を通してＢＯがＨレベルとなってブロックＯの冗長ビッ
ト線が選択される。この例では選択禁止信号５を各ブロ
ックに弓き込む必要がなくなる。 次に冗長アドレスデコード回路の数をさらに増した場合
の本発明の詳細な説明する。 第４図は冗長アドレスデコード回路が２つの場合の構成
を示す、メモリセルブロックＯに冗長ワード線・冗長メ
モリセルＡ４０４とＢ４１４が含まれており他のメモリ
セルブロックには冗長ワード線は含まれていない。４０
４は冗長アドレスデコード回路Ａ４０２でセットされた
アドレス状態で選択され、４１４は冗長アドレスデコー
ド回路８４１２でセットされたアドレス状態で選択され
る。また冗長ワード線を使用するとき他のブロックを選
択禁止にするために４０２と４１２の選択禁止信号４０
６．４１６のＯＲ信号６をブロック１．２．３に送出す
る。 第５図は冗長アゾレスデコード回路が２つの場合の本発
明の半導体記憶装置の別の構成を示す。 この場合はメモリセルブロックＯと１に冗長ワード線・
冗長メモリセル５０４．５１４が含まれている。５０４
は冗長アドレスデコード回ｌＡ３０２によって、５１４
は５１２によって選択が制御されるが各々の選択禁止信
号５０６．５１６を交互に送出することにより、メモリ
セルブロックＯの不良ワード線を５１４、あるいはメモ
リセルブロック１の不良ワード線を５０４の相異なるブ
ロックの冗長ワード線に切り換えることが可能になって
いる。第４図ではブロックＯのビット線は４Ｏ４，４１
４の分だけ他のブロックのビット線より長くなるが、第
５図ではブロック０は５０４、ブロックｌは５１４の分
長くなるだけであるためビット線の遅延の差が軽減され
る。 以上において本発明は上記実施例に限定されるものでは
なくブロックの分割数は８．１６なども通用でき、また
冗長アドレスをセットするスイッチ回路もヒユーズを用
いたり、ラッチ回路と比較回路を用いるなど種々のもの
が考えられる。 ［発明の効果１ 以上の様に本発明によれば不良ワード線の救済率を低下
させることなく、限られたメモリセルブロックだけに冗
長ワード線・冗長メモリセルを含ませるため半導体記憶
装置のチップ面積を縮小できる。また冗長ワード線・冗
長メモリセルを含むメモリセルブロックをアドレス信号
の入力回路の近くに置くことにより冗長ワード線を選択
したときのアクセスタイムの遅延を少なくするという効
果がある。
明の半導体記憶装置の構成を示す図である。メモリセル
アレイは４つのブロックに分割してありメモリセルブロ
ックＯにだけ冗長ワード線と冗長メモリセル４が含まれ
ている。冗長アドレスデコード回路２はアドレスデータ
として不良メモリセルの存在するメモリセルブロックの
アドレスとワード線のアドレスがセットされ、外部から
のアドレス１８号ｌがセットされたアドレスに等しい時
にブロックＯ選択回路３に冗長ワード線選択信号５を送
ってブロックを選択状態にすると共に冗長ワード線４を
選択する。一方ブロックｌ。 ２．３選択回路に選択禁止信号６を送って選択が行なわ
れない様にする。即ちブロックＯは外部からのアドレス
信号ｌがブロック０の選択状態になった時と、２にセッ
トされたアドレス状態になった時に選択される。従って
メモリセルブロックｌ、２．３に不良ワード線が存在し
てもブロック０の冗長ワード線４に切り換えることがで
きる。 第２図は本発明に係る冗長アドレスデコード回路とブロ
ック選択回路の一実施例を示す回路図である、ＡＯ，Ａ
Ｏ，Ａ１．Ａｔはブロックを選択するアドレス信号でＮ
ＡＮＤ回路２００．２０１．２０２．２０３によりデコ
ードされて各ブロックの選択信号ＢＯ，Ｂｌ、Ｂ２、Ｂ
３を生成する。またＡ２、Ａ２、・・−・・、Ａｎ、Ａ
ｎは各ブロックのワード線を選択するアドレス信号であ
る。２０４は不良ワード線のアドレスをセットするスイ
ッチ回路で、ブロックおよびワード線のアドレスの正論
理あるいは負論理信号をＮＡＮＤ回路２０５に接続する
。第２図の例ではＡＯ，ＡＩが２０５に接続されている
ためブロック３のワード線のアドレスがセットされてい
る。ここで２０５に接続されるアドレス信号が全てＨレ
ベルになった時、選択禁止信号５と冗長ワード線選択信
号６はＬレベルになりＢ３はＬレベル、ＢＯはＨレベル
となってブロック３は非選択、ブロックＯは選択状態に
なる。従ってブロック３の不良ワード線は選択されずに
ブロックＯの冗長ワード線が選択される。 第３図は本発明に係る冗長アドレスデコード回路とブロ
ック選択回路の別の実施例を示す回路図である。ブロッ
クアドレスをデコードするＮＡＮＤ回路３００，３０１
，３０２．３０３は各ブロックの外にまとめて置かれデ
コードされた信号ＢＯ１８１，Ｂ２、Ｂ３が各ブロック
に送られる。 アドレス信号が３０４によりセットされた状態になると
選択禁止信号５はＨレベル、冗長ビット線選択信号６は
ＬレベルになりＮＯＲ回路３１１゜３１２．３１３を通
してＢｌ、Ｂ２、Ｂ３がＬレベル、ＮＡＮＤ回路３１０
を通してＢＯがＨレベルとなってブロックＯの冗長ビッ
ト線が選択される。この例では選択禁止信号５を各ブロ
ックに弓き込む必要がなくなる。 次に冗長アドレスデコード回路の数をさらに増した場合
の本発明の詳細な説明する。 第４図は冗長アドレスデコード回路が２つの場合の構成
を示す、メモリセルブロックＯに冗長ワード線・冗長メ
モリセルＡ４０４とＢ４１４が含まれており他のメモリ
セルブロックには冗長ワード線は含まれていない。４０
４は冗長アドレスデコード回路Ａ４０２でセットされた
アドレス状態で選択され、４１４は冗長アドレスデコー
ド回路８４１２でセットされたアドレス状態で選択され
る。また冗長ワード線を使用するとき他のブロックを選
択禁止にするために４０２と４１２の選択禁止信号４０
６．４１６のＯＲ信号６をブロック１．２．３に送出す
る。 第５図は冗長アゾレスデコード回路が２つの場合の本発
明の半導体記憶装置の別の構成を示す。 この場合はメモリセルブロックＯと１に冗長ワード線・
冗長メモリセル５０４．５１４が含まれている。５０４
は冗長アドレスデコード回ｌＡ３０２によって、５１４
は５１２によって選択が制御されるが各々の選択禁止信
号５０６．５１６を交互に送出することにより、メモリ
セルブロックＯの不良ワード線を５１４、あるいはメモ
リセルブロック１の不良ワード線を５０４の相異なるブ
ロックの冗長ワード線に切り換えることが可能になって
いる。第４図ではブロックＯのビット線は４Ｏ４，４１
４の分だけ他のブロックのビット線より長くなるが、第
５図ではブロック０は５０４、ブロックｌは５１４の分
長くなるだけであるためビット線の遅延の差が軽減され
る。 以上において本発明は上記実施例に限定されるものでは
なくブロックの分割数は８．１６なども通用でき、また
冗長アドレスをセットするスイッチ回路もヒユーズを用
いたり、ラッチ回路と比較回路を用いるなど種々のもの
が考えられる。 ［発明の効果１ 以上の様に本発明によれば不良ワード線の救済率を低下
させることなく、限られたメモリセルブロックだけに冗
長ワード線・冗長メモリセルを含ませるため半導体記憶
装置のチップ面積を縮小できる。また冗長ワード線・冗
長メモリセルを含むメモリセルブロックをアドレス信号
の入力回路の近くに置くことにより冗長ワード線を選択
したときのアクセスタイムの遅延を少なくするという効
果がある。
第１図は本発明の半導体記憶装置の構成を示す図である
。第２図と第３図は本発明の冗長アドレスデコード回路
とブロック選択回路の実施例を示す回路図、第４図と第
５図は冗長アドレスデコード回路が２つの場合の本発明
の半導体記憶装置の構成を示す図、第６図は従来の半導
体記憶装置の構成を示す図である。 以上 出願人 セイコーエプソン株式会社
。第２図と第３図は本発明の冗長アドレスデコード回路
とブロック選択回路の実施例を示す回路図、第４図と第
５図は冗長アドレスデコード回路が２つの場合の本発明
の半導体記憶装置の構成を示す図、第６図は従来の半導
体記憶装置の構成を示す図である。 以上 出願人 セイコーエプソン株式会社
Claims (1)
- 各ワード線と各ビット線の交点に設けられたメモリセル
アレイを複数のブロックに分割してアドレス信号により
所定のメモリセルブロックのみ選択し動作状態にし、前
記メモリセルブロックは冗長ワード線と該冗長ワード線
に接続された冗長メモリセルを含む少なくとも１つ以上
の第１のメモリセルブロックと、冗長ワード線を含まな
い少なくとも１つ以上の第２のメモリセルブロックから
成り、不良メモリセルが存在するメモリセルブロックお
よびワード線のアドレスをセットする冗長アドレスデコ
ード回路を備え、該冗長アドレスデコード回路は外部か
らのアドレス信号がセットされた状態になった時、前記
第１のメモリセルブロックに選択信号を送出し冗長ワー
ド線を選択すると共に、他のメモリセルブロックに選択
禁止信号を送出して不良ワード線の選択を禁止すること
を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1028947A JPH02208897A (ja) | 1989-02-08 | 1989-02-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1028947A JPH02208897A (ja) | 1989-02-08 | 1989-02-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02208897A true JPH02208897A (ja) | 1990-08-20 |
Family
ID=12262603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1028947A Pending JPH02208897A (ja) | 1989-02-08 | 1989-02-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02208897A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04124750A (ja) * | 1990-09-13 | 1992-04-24 | Samsung Electron Co Ltd | ジュアルポートメモリ装置 |
| JPH07502361A (ja) * | 1992-04-16 | 1995-03-09 | シーメンス アクチエンゲゼルシヤフト | 冗長装置を有する集積半導体メモリ |
| JPH07272496A (ja) * | 1992-07-13 | 1995-10-20 | Samsung Electron Co Ltd | 半導体メモリ装置のロー冗長回路 |
| JP2008217984A (ja) * | 1998-06-09 | 2008-09-18 | Renesas Technology Corp | 半導体記憶装置 |
| JP2010080057A (ja) * | 1999-04-06 | 2010-04-08 | Thera Consultants Llc | 半導体メモリデバイス内のメモリアレイ間で冗長回路を共有するための方法及び装置 |
-
1989
- 1989-02-08 JP JP1028947A patent/JPH02208897A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04124750A (ja) * | 1990-09-13 | 1992-04-24 | Samsung Electron Co Ltd | ジュアルポートメモリ装置 |
| JPH07502361A (ja) * | 1992-04-16 | 1995-03-09 | シーメンス アクチエンゲゼルシヤフト | 冗長装置を有する集積半導体メモリ |
| JPH07272496A (ja) * | 1992-07-13 | 1995-10-20 | Samsung Electron Co Ltd | 半導体メモリ装置のロー冗長回路 |
| JP2008217984A (ja) * | 1998-06-09 | 2008-09-18 | Renesas Technology Corp | 半導体記憶装置 |
| JP2010080057A (ja) * | 1999-04-06 | 2010-04-08 | Thera Consultants Llc | 半導体メモリデバイス内のメモリアレイ間で冗長回路を共有するための方法及び装置 |
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