JPH04124750A - ジュアルポートメモリ装置 - Google Patents
ジュアルポートメモリ装置Info
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- JPH04124750A JPH04124750A JP2241372A JP24137290A JPH04124750A JP H04124750 A JPH04124750 A JP H04124750A JP 2241372 A JP2241372 A JP 2241372A JP 24137290 A JP24137290 A JP 24137290A JP H04124750 A JPH04124750 A JP H04124750A
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- 230000009977 dual effect Effects 0.000 title claims description 15
- 230000015654 memory Effects 0.000 claims abstract description 151
- 230000005540 biological transmission Effects 0.000 claims abstract description 106
- 230000007547 defect Effects 0.000 claims abstract description 23
- 230000002950 deficient Effects 0.000 claims abstract description 18
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はＲＡＭ （ランダム・アクセス・メモリ）ポー
ト及びＳＡＭ（シリアル・アクセス・メモリ）ポートを
有するジュアルポートメモリ装置に係わり、特に冗長回
路を有するシュアルポルトメモリ装置に関する。
ト及びＳＡＭ（シリアル・アクセス・メモリ）ポートを
有するジュアルポートメモリ装置に係わり、特に冗長回
路を有するシュアルポルトメモリ装置に関する。
（従来の技術）
一般に、ジュアルポートメモリ装置はグラフィック表示
用のＶＲＡＭ （映像ＲＡＭ）として使用するために開
発されたメモリ素子であり、メモリセルアレイブロック
から成るＲＡＭポート及びＳＡＭボートをそれぞれ少な
くとも１個以上有する。
用のＶＲＡＭ （映像ＲＡＭ）として使用するために開
発されたメモリ素子であり、メモリセルアレイブロック
から成るＲＡＭポート及びＳＡＭボートをそれぞれ少な
くとも１個以上有する。
一般的なりＲＡＭでは、プロセッサから周辺装置へ情報
を伝送する場合、まずＤＲＡＭであるメモリへ情報を伝
送した後に、このメモリに伝送された情報に周辺装置が
アクセスすることか成される。この場合、周辺装置から
メモリへアクセスが成されている間はプロセッサはメモ
リへ情報を伝送することができない。しかしながら、ジ
ュアルポートメモリ装置はＶＲＡＭを有するので、この
ＶＲＡＭにおいて、その第１ボートを介してＶＲＡＭで
あるメモリへ情報を伝送すると同時に、周辺装置からメ
モリへ第２ポートを介してアクセスすることが可能であ
る。上記第１ポート及び第２ボートはそれぞれＲＡＭポ
ート又はＳＡＭボートから成り、ＳＡＭポートは高速の
アクセス時間を有するので、ＶＲＡＭは高解像度用又は
高速画像表示用として広く利用されている。
を伝送する場合、まずＤＲＡＭであるメモリへ情報を伝
送した後に、このメモリに伝送された情報に周辺装置が
アクセスすることか成される。この場合、周辺装置から
メモリへアクセスが成されている間はプロセッサはメモ
リへ情報を伝送することができない。しかしながら、ジ
ュアルポートメモリ装置はＶＲＡＭを有するので、この
ＶＲＡＭにおいて、その第１ボートを介してＶＲＡＭで
あるメモリへ情報を伝送すると同時に、周辺装置からメ
モリへ第２ポートを介してアクセスすることが可能であ
る。上記第１ポート及び第２ボートはそれぞれＲＡＭポ
ート又はＳＡＭボートから成り、ＳＡＭポートは高速の
アクセス時間を有するので、ＶＲＡＭは高解像度用又は
高速画像表示用として広く利用されている。
このようなジュアルポートメモリ装置において、分離伝
送モードを遂行するため、上記装置のノーマルメモリ手
段はその上部の第１ノーマルメモ、りと、同じく下部の
第２ノーマルメモリに分割される。この場合、例えば第
１ノーマルメモリのＳＡＭからデータが読み出し、又は
書き込みされている間に、第２ノーマルメモリでは読み
出し伝送、又は書き込み伝送が行われる。
送モードを遂行するため、上記装置のノーマルメモリ手
段はその上部の第１ノーマルメモ、りと、同じく下部の
第２ノーマルメモリに分割される。この場合、例えば第
１ノーマルメモリのＳＡＭからデータが読み出し、又は
書き込みされている間に、第２ノーマルメモリでは読み
出し伝送、又は書き込み伝送が行われる。
また、メモリ素子の高集積化に伴うノーマルメモリ手段
の欠陥によるメモリ素子の生産効率が低下するのを防ぐ
ため冗長手段が設けられている。
の欠陥によるメモリ素子の生産効率が低下するのを防ぐ
ため冗長手段が設けられている。
すなわち、ノーマルメモリ手段の所定部分に欠陥が発生
した場合、冗長手段が接続されて正常動作が維持される
。
した場合、冗長手段が接続されて正常動作が維持される
。
従って、分割されたノーマルメモリ手段から信号の分離
伝送を行うため、第１ノーマルメモリ用の信号、及び第
２ノーマルメモリ用の信号が必要になる。
伝送を行うため、第１ノーマルメモリ用の信号、及び第
２ノーマルメモリ用の信号が必要になる。
また、冗長手段はその上部の第１冗長手段と、同じく下
部の第２冗長手段に分割され、ノーマルメモリ手段に欠
陥が生した場合、制御信号によって第１ノーマルメモリ
に代わって第１冗長手段が、同様に第２ノーマルメモリ
に代わって第２冗長手段がそれぞれ接続される。
部の第２冗長手段に分割され、ノーマルメモリ手段に欠
陥が生した場合、制御信号によって第１ノーマルメモリ
に代わって第１冗長手段が、同様に第２ノーマルメモリ
に代わって第２冗長手段がそれぞれ接続される。
（発明が解決しようとする課題）
しかしながら、上記の従来のジュアルポートメモリ装置
にあフては、第１ノーマルメモリ及び第２ノーマルメモ
リに分割されたノーマルメモリ手段の欠陥を補償するた
め、同しく冗長手段も分割しなければならないので、上
記装置が大きくなってしまうという問題があった。
にあフては、第１ノーマルメモリ及び第２ノーマルメモ
リに分割されたノーマルメモリ手段の欠陥を補償するた
め、同しく冗長手段も分割しなければならないので、上
記装置が大きくなってしまうという問題があった。
そこで、本発明は上記従来技術の問題点を解消するもの
で、その目的とするところは、大型化すること無く分離
伝送モードを遂行することができるジュアルポートメモ
リ装置を提供することである。
で、その目的とするところは、大型化すること無く分離
伝送モードを遂行することができるジュアルポートメモ
リ装置を提供することである。
［発明の構成］
（課題を解決するための手段）
上記課題を解決するための本発明は、第１ノーマルメモ
リ及び第２ノーマルメモリを有し、それぞれのノーマル
メモリのデータを分離伝送するノーマルメモリ手段と、
前記第１ノーマルメモリ又は前記第２ノーマルメモリに
欠陥が発生した場合、欠陥が発生した欠陥ノーマルメモ
リに代替して該欠陥ノーマルメモリのデータを分離伝送
する冗長メモリ手段とを備え、前記ノーマルメモリ手段
は、前記第１ノーマルメモリを形成する第１ＲＡＭ及び
第１ＳＡＭと、前記第２ノーマルメモリを形成する第２
ＲＡＭ及び第２ＳＡＭと、前記第１ＲＡＭ及び前記第１
．ＳＡＭのデータを伝送する第１メモリ伝送ゲートと、
前記第２ＲＡＭ及び前記第２８ＡＭのデータを伝送する
第２メモリ伝送ゲートと、前記第１メモリ伝送ゲート及
び前記第２メモリ伝送ゲートのそれぞれに与える伝送信
号を発生するメモリ伝送信号発生部４０とから構成され
、前記冗長メモリ手段は、前記欠陥ノーマルメモリに対
応する伝送信号のみを選択し出力する冗長信号発生部と
、該冗長信号発生部から出力される信号を入力する冗長
伝送ゲートと、該冗長伝送ゲートに入力された信号に基
づき前記欠陥ノーマルメモリに代替してデータを伝送す
る冗長ＲＡＭ及び冗長ＳＡＭとから構成されたことを特
徴とする。
リ及び第２ノーマルメモリを有し、それぞれのノーマル
メモリのデータを分離伝送するノーマルメモリ手段と、
前記第１ノーマルメモリ又は前記第２ノーマルメモリに
欠陥が発生した場合、欠陥が発生した欠陥ノーマルメモ
リに代替して該欠陥ノーマルメモリのデータを分離伝送
する冗長メモリ手段とを備え、前記ノーマルメモリ手段
は、前記第１ノーマルメモリを形成する第１ＲＡＭ及び
第１ＳＡＭと、前記第２ノーマルメモリを形成する第２
ＲＡＭ及び第２ＳＡＭと、前記第１ＲＡＭ及び前記第１
．ＳＡＭのデータを伝送する第１メモリ伝送ゲートと、
前記第２ＲＡＭ及び前記第２８ＡＭのデータを伝送する
第２メモリ伝送ゲートと、前記第１メモリ伝送ゲート及
び前記第２メモリ伝送ゲートのそれぞれに与える伝送信
号を発生するメモリ伝送信号発生部４０とから構成され
、前記冗長メモリ手段は、前記欠陥ノーマルメモリに対
応する伝送信号のみを選択し出力する冗長信号発生部と
、該冗長信号発生部から出力される信号を入力する冗長
伝送ゲートと、該冗長伝送ゲートに入力された信号に基
づき前記欠陥ノーマルメモリに代替してデータを伝送す
る冗長ＲＡＭ及び冗長ＳＡＭとから構成されたことを特
徴とする。
（実施例）
以下本発明の実施例を図面を参照して説明する。
第１図に本発明に係わる一実施例であるジュアルポート
メモリ装置を示す。該装置は少なくとも一のノーマルメ
モリ手段１０と、一の冗長メモリ手段５０とを備える。
メモリ装置を示す。該装置は少なくとも一のノーマルメ
モリ手段１０と、一の冗長メモリ手段５０とを備える。
上記ノーマルメモリ手段１０は、ＲＡＭ部である第１
ＲＡＭ２０及び第２ＲＡＭ３０と、ＳＡＭ部である第１
ＳＡＭ２２及び第２ＳＡＭ３２と、上記第１ＲＡＭ２０
及び上記第１ＳＡＭ２２のデータを伝送する第１メモリ
伝送ゲート２４と、上記第２ＲＡＭ３０及び上記第２Ｓ
ＡＭ３２のデータを伝送する第２メモリ伝送ゲート３４
と、上記第１及び第２メモリ伝送ゲート２４．３４のそ
れぞれに与える伝送信号を発生するメモリ伝送信号発生
部４０とを備える。
ＲＡＭ２０及び第２ＲＡＭ３０と、ＳＡＭ部である第１
ＳＡＭ２２及び第２ＳＡＭ３２と、上記第１ＲＡＭ２０
及び上記第１ＳＡＭ２２のデータを伝送する第１メモリ
伝送ゲート２４と、上記第２ＲＡＭ３０及び上記第２Ｓ
ＡＭ３２のデータを伝送する第２メモリ伝送ゲート３４
と、上記第１及び第２メモリ伝送ゲート２４．３４のそ
れぞれに与える伝送信号を発生するメモリ伝送信号発生
部４０とを備える。
また、上記冗長メモリ手段５０は冗長ＲＡＭ６０と、冗
長ＳＡＭ６２と、上記冗長ＲＡＭ６０及び上記冗長ＳＡ
Ｍ６２に接続する冗長伝送ゲート６４と、該冗長伝送ゲ
ート６４並びに上記ノーマルメモリ手段１０の第１メモ
リ伝送ゲート２４及び第２メモリ伝送ゲート３４にそれ
ぞれ接続する冗長信号発生部７０とを備える。
長ＳＡＭ６２と、上記冗長ＲＡＭ６０及び上記冗長ＳＡ
Ｍ６２に接続する冗長伝送ゲート６４と、該冗長伝送ゲ
ート６４並びに上記ノーマルメモリ手段１０の第１メモ
リ伝送ゲート２４及び第２メモリ伝送ゲート３４にそれ
ぞれ接続する冗長信号発生部７０とを備える。
ここで、第１ ＲＡＭ２０及び第１ＳＡＭ２２は従来技
術で説明した第１ノーマルメモリに対応する。また、同
様に第２ＲＡＭ３０及び第２ＳＡＭ３２は第２ノーマル
メモリに対応する。
術で説明した第１ノーマルメモリに対応する。また、同
様に第２ＲＡＭ３０及び第２ＳＡＭ３２は第２ノーマル
メモリに対応する。
以上の構成において、本実施例のジュアルポートメモリ
装置の分離伝送モード時、アドレスの最上位ビットが“
０”である場合、第１ＳＡＭ２２がアクセスされ、デー
タ伝送は第２ＳＡＭ３２で実行される。一方、アドレス
の最上位ビットが“１ｍである場合、第２ＳＡＭ３２が
アクセスされ、データ伝送は第１ＳＡＭ２２で実行され
る。
装置の分離伝送モード時、アドレスの最上位ビットが“
０”である場合、第１ＳＡＭ２２がアクセスされ、デー
タ伝送は第２ＳＡＭ３２で実行される。一方、アドレス
の最上位ビットが“１ｍである場合、第２ＳＡＭ３２が
アクセスされ、データ伝送は第１ＳＡＭ２２で実行され
る。
また、メモリ伝送信号発生部４０では第１伝送信号及び
第２伝送信号が発生され、これらの伝送信号は上記アド
レスの上位ビットの値に応じて多重通信信号化（マルチ
プレクス）され、第１伝送信号は第１メモリ伝送ゲート
２４へ送られ、第２伝送信号は第２メモリ伝送ゲート３
４へ送られる。
第２伝送信号が発生され、これらの伝送信号は上記アド
レスの上位ビットの値に応じて多重通信信号化（マルチ
プレクス）され、第１伝送信号は第１メモリ伝送ゲート
２４へ送られ、第２伝送信号は第２メモリ伝送ゲート３
４へ送られる。
従って、第１伝送信号及び第２伝送信号は第１メモリ伝
送ゲート２４及び第２メモリ伝送ゲート３４をそれぞれ
開状態又は閉状態にする。
送ゲート２４及び第２メモリ伝送ゲート３４をそれぞれ
開状態又は閉状態にする。
例えば、アドレスの最上位ビットが“１′テする場合、
第１伝送信号が多重通信信号化され第１メモリ伝送ゲー
ト２４は開状態になる。従って、第１ＲＡＭ２Ｑ及び第
１ＳＡＭ２２から成る第１ノーマルメモリは読み出し伝
送又は書き込み伝送を行い、第２ＲＡＭ３０及び第２５
ＡＭ３２から成る第２ノーマルメモリは読み出し又は
書き込み動作を行う。
第１伝送信号が多重通信信号化され第１メモリ伝送ゲー
ト２４は開状態になる。従って、第１ＲＡＭ２Ｑ及び第
１ＳＡＭ２２から成る第１ノーマルメモリは読み出し伝
送又は書き込み伝送を行い、第２ＲＡＭ３０及び第２５
ＡＭ３２から成る第２ノーマルメモリは読み出し又は
書き込み動作を行う。
ここで、第１ノーマルメモリの所定部分に欠陥が発生し
た場合、第１メモリ伝送ゲート２４の上記欠陥発生部分
が閉状態に変わりデータ伝送が行われるのを防ぐことに
なる。更に第１メモリ伝送ゲート２４及び第２メモリ伝
送ゲート３４に入力された第１伝送信号及び第２伝送信
号は冗長信号発生部７０へそれぞれ送られる。次いで、
冗長信号発生部７０は第１伝送信号のみを選択して冗長
伝送ゲート６４へ出力し、該冗長伝送ゲート６４は開状
態になる。
た場合、第１メモリ伝送ゲート２４の上記欠陥発生部分
が閉状態に変わりデータ伝送が行われるのを防ぐことに
なる。更に第１メモリ伝送ゲート２４及び第２メモリ伝
送ゲート３４に入力された第１伝送信号及び第２伝送信
号は冗長信号発生部７０へそれぞれ送られる。次いで、
冗長信号発生部７０は第１伝送信号のみを選択して冗長
伝送ゲート６４へ出力し、該冗長伝送ゲート６４は開状
態になる。
従って、冗長メモリ手段５０は第１ノーマルメモリの欠
陥が発生した上記所定部分を代替し、データ伝送を行う
。
陥が発生した上記所定部分を代替し、データ伝送を行う
。
第２図に冗長信号発生部７０の詳細な回路図を示す。
図示するように、上記冗長信号発生部７０はヒユーズ回
路７２と、伝送信号選択回路７４とを備える。
路７２と、伝送信号選択回路７４とを備える。
ヒユーズ回路７２は、ノーマルメモリ手段１０の所定部
分に欠陥が発生すると、“１”である一の冗長エネーブ
ル信号ＲＥによってエネーブルされ、常に“１′である
冗長アドレスＲＣＡｍの最上位ビットの値がエネーブル
状態にある基本アドレスＣＡｍの最上位ビットによって
伝送信号選択回路７４へ出力される。
分に欠陥が発生すると、“１”である一の冗長エネーブ
ル信号ＲＥによってエネーブルされ、常に“１′である
冗長アドレスＲＣＡｍの最上位ビットの値がエネーブル
状態にある基本アドレスＣＡｍの最上位ビットによって
伝送信号選択回路７４へ出力される。
伝送信号選択回路７４は、上記冗長アドレスＲＣＡｍの
最上位ビットの値“１°及び基本アドレスＣＡｍの最上
位ビットの値に応して、第１伝送信号又は第２伝送信号
のうち一方を冗長伝送信号として選択し冗長伝送ゲート
６４へ出力する。
最上位ビットの値“１°及び基本アドレスＣＡｍの最上
位ビットの値に応して、第１伝送信号又は第２伝送信号
のうち一方を冗長伝送信号として選択し冗長伝送ゲート
６４へ出力する。
次に、冗長信号発生部７０の動作を更に詳細に説明する
。
。
まず、基本アドレスＣＡｍの最上位ビットの値が“１゛
である場合、第１ノーマルメモリかブタ伝送を実行する
。ここで、第１ノーマルメモリの所定部分に欠陥が発生
すると、第１ノーマルメモリのデータ伝送が停止され、
冗長エネーブル信号ＲＥが“１゛に変わる。次いで、“
１″の冗長エネーブル信号ＲＥはＮＭＯＳ）ランジスタ
Ｎ１、Ｎ２のそれぞれのゲートへ印加されると共に、イ
ンバータ■２を通って反転されＮＭＯＳトランジスタＮ
５、ＰＭＯ３）ランジスタＰ１、Ｐ２のそれぞれのゲー
トへ印加される。つまり、ＮＭＯＳトランジスタＮ５は
初期値の設定として閉状態になり、一方ＮＭＯ５）ラン
ジスタＮ１、Ｎ２及びＰＭＯ３）ランジスタＰ１、Ｐ２
は全て開状態になる。すなわち、ヒユーズ回路７２は冗
長エネーブル信号ＲＥによってエネーブルされる。
である場合、第１ノーマルメモリかブタ伝送を実行する
。ここで、第１ノーマルメモリの所定部分に欠陥が発生
すると、第１ノーマルメモリのデータ伝送が停止され、
冗長エネーブル信号ＲＥが“１゛に変わる。次いで、“
１″の冗長エネーブル信号ＲＥはＮＭＯＳ）ランジスタ
Ｎ１、Ｎ２のそれぞれのゲートへ印加されると共に、イ
ンバータ■２を通って反転されＮＭＯＳトランジスタＮ
５、ＰＭＯ３）ランジスタＰ１、Ｐ２のそれぞれのゲー
トへ印加される。つまり、ＮＭＯＳトランジスタＮ５は
初期値の設定として閉状態になり、一方ＮＭＯ５）ラン
ジスタＮ１、Ｎ２及びＰＭＯ３）ランジスタＰ１、Ｐ２
は全て開状態になる。すなわち、ヒユーズ回路７２は冗
長エネーブル信号ＲＥによってエネーブルされる。
従って、基本アドレスＣＡｍの最上位ビットの値は、開
状態のＰＭＯＳＩ−ランジスタＰ１及びＮＭＯＳ）ラン
ジスタＮ１、並びにヒユーズＦ１を通って、又はインバ
ータ１１で反転され開状態のＰＭＯＳトランジスタＰ２
及びＮＭＯＳトランジスタＮ２、並びにヒユーズＦ２を
通ってノード７７に冗長アドレスＲＣＡｍの最上位ビッ
トの値として出力される。
状態のＰＭＯＳＩ−ランジスタＰ１及びＮＭＯＳ）ラン
ジスタＮ１、並びにヒユーズＦ１を通って、又はインバ
ータ１１で反転され開状態のＰＭＯＳトランジスタＰ２
及びＮＭＯＳトランジスタＮ２、並びにヒユーズＦ２を
通ってノード７７に冗長アドレスＲＣＡｍの最上位ビッ
トの値として出力される。
ここで、基本アドレスＣＡｍの最上位ビットの値は１′
であるので、この値はヒユーズＦ１を通り、該ヒユーズ
Ｆ１を切ってノード７７に冗長アドレスＲＣＡｍの最上
位ビットの値“１°とじて出力される。次いで、上記冗
長アドレスＲＣＡｍの最上位ビットの“１“の値はＮＡ
ＮＤゲートＮＡＩ及びＯＲゲートＯＲのそれぞれの入力
端子の一方に入力される。また、ＮＡＮＤゲー）ＮＡ１
及びＯＲアゲ−−ＯＲのそれぞれの入力端子の他方には
基本アドレスＣＡｍの最上位ビットの値“１”が入力さ
れる。
であるので、この値はヒユーズＦ１を通り、該ヒユーズ
Ｆ１を切ってノード７７に冗長アドレスＲＣＡｍの最上
位ビットの値“１°とじて出力される。次いで、上記冗
長アドレスＲＣＡｍの最上位ビットの“１“の値はＮＡ
ＮＤゲートＮＡＩ及びＯＲゲートＯＲのそれぞれの入力
端子の一方に入力される。また、ＮＡＮＤゲー）ＮＡ１
及びＯＲアゲ−−ＯＲのそれぞれの入力端子の他方には
基本アドレスＣＡｍの最上位ビットの値“１”が入力さ
れる。
従って、ＮＡＮＤゲートＮＡ１は“０″の信号を、ＯＲ
ゲートＯＲは“１″の信号をそれぞれ出力し、これらの
信号はＮＡＮＤゲートＮＡ２の入力端子にそれぞれ入力
される。
ゲートＯＲは“１″の信号をそれぞれ出力し、これらの
信号はＮＡＮＤゲートＮＡ２の入力端子にそれぞれ入力
される。
それで、ＮＡＮＤゲートＮＡ２は“］゛の信号を出力し
、該信号はＰＭＯ５）ランジスタＰ３及びＮＭＯＳ）ラ
ンジスタＮ４のそれぞれのゲートへ印加されると共に、
インバータ■３によって反転されＰＭＯＳトランジスタ
Ｐ４及びＮＭＯＳトランジスタＮ３のそれぞれのゲート
へ印加される。
、該信号はＰＭＯ５）ランジスタＰ３及びＮＭＯＳ）ラ
ンジスタＮ４のそれぞれのゲートへ印加されると共に、
インバータ■３によって反転されＰＭＯＳトランジスタ
Ｐ４及びＮＭＯＳトランジスタＮ３のそれぞれのゲート
へ印加される。
つまり、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトラン
ジスタＮ３は非導通になり、一方ＰＭＯＳトランジスタ
Ｐ４及びＮＭＯ３）ランジスタＮ４は導通する。
ジスタＮ３は非導通になり、一方ＰＭＯＳトランジスタ
Ｐ４及びＮＭＯ３）ランジスタＮ４は導通する。
従って、第１伝送信号のみかＰＭＯ５，）ランジスタＰ
４及びＮＭＯ５）ランジスタＮ４を介して冗長伝送ゲー
ト６４へ出力される。
４及びＮＭＯ５）ランジスタＮ４を介して冗長伝送ゲー
ト６４へ出力される。
次いで、冗長伝送ゲート６４は開状態になり、欠陥が発
生した第１ノーマルメモリの所定部分の代替として冗長
ＲＡＭ６０及び冗長ＳＡＭ６２かデータ伝送を行う。
生した第１ノーマルメモリの所定部分の代替として冗長
ＲＡＭ６０及び冗長ＳＡＭ６２かデータ伝送を行う。
次に、第１図に示される第２ノーマルメモリがデータ伝
送を行う場合、基本アドレスＣＡｍの最上位ビットの値
は“０′に設定される。このような状態において、上記
第２ノーマルメモリの所定の部分に欠陥が発生した場合
、基本アドレスＣＡｍの最上位ビットの値は、上述した
と同様に、１゛である冗長エネーブル信号ＲＥによって
導通させられたＰＭＯ５Ｉ−ランジスタＰ２及びＮＭＯ
ＳトランジスタＮ２を通り、ヒユーズＦ２を通過すると
共に該ヒユーズＦ２を切り、次いでノード７７に冗長ア
ドレスＲＣＡｍの最上位ビットの値“１°として出力さ
れる。
送を行う場合、基本アドレスＣＡｍの最上位ビットの値
は“０′に設定される。このような状態において、上記
第２ノーマルメモリの所定の部分に欠陥が発生した場合
、基本アドレスＣＡｍの最上位ビットの値は、上述した
と同様に、１゛である冗長エネーブル信号ＲＥによって
導通させられたＰＭＯ５Ｉ−ランジスタＰ２及びＮＭＯ
ＳトランジスタＮ２を通り、ヒユーズＦ２を通過すると
共に該ヒユーズＦ２を切り、次いでノード７７に冗長ア
ドレスＲＣＡｍの最上位ビットの値“１°として出力さ
れる。
次いで、上記冗長アドレスＲＣＡｍの最上位ビットの“
１′の値はＮＡＮＤゲートＮＡＩ及びＯＲゲートＯＲの
それぞれの入力端子の一方に入力される。また、ＮＡＮ
ＤゲートＮＡＩ及びＯＲアゲ−トＯＲのそれぞれの入力
端子の他方には基本アドレスＣＡｍの最上位ビットの値
“０”が入力される。
１′の値はＮＡＮＤゲートＮＡＩ及びＯＲゲートＯＲの
それぞれの入力端子の一方に入力される。また、ＮＡＮ
ＤゲートＮＡＩ及びＯＲアゲ−トＯＲのそれぞれの入力
端子の他方には基本アドレスＣＡｍの最上位ビットの値
“０”が入力される。
従ッテ、ＮＡＮＤゲートＮＡＩ及びＯＲゲートＯＲは共
に“１′の信号をそれぞれ出力し、これらの信号はＮＡ
ＮＤゲートＮＡ２の入力端子にそれぞれ入力される。
に“１′の信号をそれぞれ出力し、これらの信号はＮＡ
ＮＤゲートＮＡ２の入力端子にそれぞれ入力される。
次いて、ＮＡＮＤゲートＮＡ２は“０°の信号を出力し
、該信号はＰＭＯ３）ランジスタＰ３及びＮＭＯＳトラ
ンジスタＮ４のそれぞれのゲートへ印加されると共に、
インバータＩ３によって反転された“１”の信号がＰＭ
Ｏ３）ランジスタＰ４及びＮＭＯ３）ランジスタＮ３の
それぞれのゲートへ印加される。それで、ＰＭＯＳトラ
ンジスタＰ４及びＮＭＯ８Ｉ−ランジスタＮ４は非導通
になり、一方ＰＭＯ５Ｉ−ランジスタＰ３及びＮＭＯＳ
トランジスタＮ３は導通する。
、該信号はＰＭＯ３）ランジスタＰ３及びＮＭＯＳトラ
ンジスタＮ４のそれぞれのゲートへ印加されると共に、
インバータＩ３によって反転された“１”の信号がＰＭ
Ｏ３）ランジスタＰ４及びＮＭＯ３）ランジスタＮ３の
それぞれのゲートへ印加される。それで、ＰＭＯＳトラ
ンジスタＰ４及びＮＭＯ８Ｉ−ランジスタＮ４は非導通
になり、一方ＰＭＯ５Ｉ−ランジスタＰ３及びＮＭＯＳ
トランジスタＮ３は導通する。
従って、第２伝送信号のみがＰＭＯＳトランジスタＰ３
及びＮＭＯＳトランジスタＮ３を介して冗長伝送ゲート
６４へ出力される。
及びＮＭＯＳトランジスタＮ３を介して冗長伝送ゲート
６４へ出力される。
次いて、冗長伝送ゲート６４は開状態になり、欠陥が発
生した第２ノーマルメモリの所定部分の代替として冗長
ＲＡＭ６０及び冗長ＳＡＭ６２がデータ伝送を行う。
生した第２ノーマルメモリの所定部分の代替として冗長
ＲＡＭ６０及び冗長ＳＡＭ６２がデータ伝送を行う。
従って、第１ノーマルメモリ及び第２ノーマルメモリを
有するジュアルポートメモリ装置においては、第１伝送
信号及び第２伝送信号に応じてデータを伝送する場合に
いずれかのノーマルメモリに欠陥が発生すると、欠陥か
発生したノーマルメモリに対応する第１伝送信号又は第
２伝送信号が冗長信号発生部７０によって選択され、次
いで選択された伝送信号が冗長伝送ゲート６４へ出力さ
れて冗長ＲＡＭ６０及び冗長ＳＡＭ６２がデータ伝送を
行うので、冗長メモリ手段５０は欠陥が発生したノーマ
ルメモリの所定部分の代替として分離伝送モードを遂行
することができる。
有するジュアルポートメモリ装置においては、第１伝送
信号及び第２伝送信号に応じてデータを伝送する場合に
いずれかのノーマルメモリに欠陥が発生すると、欠陥か
発生したノーマルメモリに対応する第１伝送信号又は第
２伝送信号が冗長信号発生部７０によって選択され、次
いで選択された伝送信号が冗長伝送ゲート６４へ出力さ
れて冗長ＲＡＭ６０及び冗長ＳＡＭ６２がデータ伝送を
行うので、冗長メモリ手段５０は欠陥が発生したノーマ
ルメモリの所定部分の代替として分離伝送モードを遂行
することができる。
換言すれば、冗長メモリ手段を第１及び第２の冗長メモ
リ手段に分割することなくノーマルメモリの代替として
分離伝送モードを遂行することができるので、本実施例
のジュアルポートメモリ装置を小形化することができる
。
リ手段に分割することなくノーマルメモリの代替として
分離伝送モードを遂行することができるので、本実施例
のジュアルポートメモリ装置を小形化することができる
。
本発明は、上記実施例に限定されるものではなく、適宜
の設計的変更により、適宜の態様で実施し得るものであ
る。
の設計的変更により、適宜の態様で実施し得るものであ
る。
［発明の効果コ
以上説明したように本発明によれば、第１ノーマルメモ
リ及び第２ノーマルメモリを有し、それぞれのノーマル
メモリのデータを分離伝送するノーマルメモリ手段と、
前記第１ノーマルメモリ又は前記第２ノーマルメモリに
欠陥が発生した場合、欠陥が発生した欠陥ノーマルメモ
リに代替して該欠陥ノーマルメモリのデータを分離伝送
する冗長メモリ手段とを備え、前記ノーマルメモリ手段
は、前記第１ノーマルメモリを形成する第１ＲＡＭ及び
第１ＳＡＭと、前記第２ノーマルメモリを形成する第２
ＲＡＭ及び第２ＳＡＭと、前記第１ＲＡＭ及び前記第１
ＳＡＭのデータを伝送する第１メモリ伝送ゲートと、前
記第２ＲＡＭ及び前記第２ＳＡＭのデータを伝送する第
２メモリ伝送ゲートと、前記第１メモリ伝送ゲート及び
前記第２メモリ伝送ゲートのそれぞれに与える伝送信号
を発生するメモリ伝送信号発生部４０とから構成され、
前記冗長メモリ手段は、前記欠陥ノーマルメモリに対応
する伝送信号のみを選択し出力する冗長信号発生部と、
該冗長信号発生部から出力される信号を入力する冗長伝
送ゲートと、該冗長伝送ゲートに入力された信号に基づ
き前記欠陥ノーマルメモリに代替してデータを伝送する
冗長ＲＡＭ及び冗長ＳＡＭとから構成されたので、大型
化すること無く分離伝送モードを遂行することができる
。
リ及び第２ノーマルメモリを有し、それぞれのノーマル
メモリのデータを分離伝送するノーマルメモリ手段と、
前記第１ノーマルメモリ又は前記第２ノーマルメモリに
欠陥が発生した場合、欠陥が発生した欠陥ノーマルメモ
リに代替して該欠陥ノーマルメモリのデータを分離伝送
する冗長メモリ手段とを備え、前記ノーマルメモリ手段
は、前記第１ノーマルメモリを形成する第１ＲＡＭ及び
第１ＳＡＭと、前記第２ノーマルメモリを形成する第２
ＲＡＭ及び第２ＳＡＭと、前記第１ＲＡＭ及び前記第１
ＳＡＭのデータを伝送する第１メモリ伝送ゲートと、前
記第２ＲＡＭ及び前記第２ＳＡＭのデータを伝送する第
２メモリ伝送ゲートと、前記第１メモリ伝送ゲート及び
前記第２メモリ伝送ゲートのそれぞれに与える伝送信号
を発生するメモリ伝送信号発生部４０とから構成され、
前記冗長メモリ手段は、前記欠陥ノーマルメモリに対応
する伝送信号のみを選択し出力する冗長信号発生部と、
該冗長信号発生部から出力される信号を入力する冗長伝
送ゲートと、該冗長伝送ゲートに入力された信号に基づ
き前記欠陥ノーマルメモリに代替してデータを伝送する
冗長ＲＡＭ及び冗長ＳＡＭとから構成されたので、大型
化すること無く分離伝送モードを遂行することができる
。
第１図は本発明の一実施例であるジュアルポートメモリ
装置、 第２図は第１図に示された装置の冗長信号発生部の詳細
な回路図である。 ｌＯ・−・ノーマルメモリ手段 ２０・・・第１ＲＡＭ ２２・・・第１ＳＡＭ ２４・・・第１メモリ伝送ゲート ３０・・・第２ ＲＡＭ ３２・・・第２ＳＡＭ ３４・・・第２メモリ伝送ゲート ６０・・・冗長ＲＡＭ ６２・・・冗長ＳＡＭ ６４・・・冗長伝送ゲート
装置、 第２図は第１図に示された装置の冗長信号発生部の詳細
な回路図である。 ｌＯ・−・ノーマルメモリ手段 ２０・・・第１ＲＡＭ ２２・・・第１ＳＡＭ ２４・・・第１メモリ伝送ゲート ３０・・・第２ ＲＡＭ ３２・・・第２ＳＡＭ ３４・・・第２メモリ伝送ゲート ６０・・・冗長ＲＡＭ ６２・・・冗長ＳＡＭ ６４・・・冗長伝送ゲート
Claims (5)
- （１）第１ノーマルメモリ及び第２ノーマルメモリを有
し、それぞれのノーマルメモリのデータを分離伝送する
ノーマルメモリ手段と、 前記第１ノーマルメモリ又は前記第２ノーマルメモリに
欠陥が発生した場合、欠陥が発生した欠陥ノーマルメモ
リに代替して該欠陥ノーマルメモリのデータを分離伝送
する冗長メモリ手段とを備え、 前記ノーマルメモリ手段は、前記第１ノーマルメモリを
形成する第１ＲＡＭ及び第１ＳＡＭと、前記第２ノーマ
ルメモリを形成する第２ＲＡＭ及び第２ＳＡＭと、前記
第１ＲＡＭ及び前記第１ＳＡＭのデータを伝送する第１
メモリ伝送ゲートと、前記第２ＲＡＭ及び前記第２ＳＡ
Ｍのデータを伝送する第２メモリ伝送ゲートと、前記第
１メモリ伝送ゲート及び前記第２メモリ伝送ゲートのそ
れぞれに与える伝送信号を発生するメモリ伝送信号発生
部４０とから構成され、 前記冗長メモリ手段は、前記欠陥ノーマルメモリに対応
する伝送信号のみを選択し出力する冗長信号発生部と、
該冗長信号発生部から出力される信号を入力する冗長伝
送ゲートと、該冗長伝送ゲートに入力された信号に基づ
き前記欠陥ノーマルメモリに代替してデータを伝送する
冗長ＲＡＭ及び冗長ＳＡＭとから構成されたことを特徴
とするジュアルポートメモリ装置。 - （２）冗長メモリ手段の冗長信号発生部は、一の冗長エ
ネーブル信号にエネーブルされて基本アドレスの最上位
ビットの値を入力し、常時“１”である冗長アドレスの
最上位ビットの値を出力するヒューズ回路と、 該ヒューズ回路の出力信号である冗長アドレスの最上位
ビットの値“１”及び前記基本アドレスの最上位ビット
の値を入力して欠陥ノーマルメモリに対応する伝送信号
のみを選択し、該信号を冗長伝送ゲートへ出力する伝送
信号選択回路とを備えたことを特徴とする請求項（１）
記載のジュアルポートメモリ装置。 - （３）冗長エネーブル信号は、第１ノーマルメモリ又は
第２ノーマルメモリに欠陥が発生した場合には常時“１
”であることを特徴とする請求項（２）記載のジュアル
ポートメモリ装置。 - （４）基本アドレスの最上位ビットの値は、欠陥が発生
する第１ノーマルメモリ又は第２ノーマルメモリに合わ
せて、互いに異なる“１”又は“０”になることを特徴
とする請求項（２）記載のジュアルポートメモリ装置。 - （５）冗長アドレスの最上位ビットの値は、基本アドレ
スの最上位ビットの値が“１”である場合にはインバー
タに連結しないヒューズを切って出力し、基本アドレス
の最上位ビットの値が“０”である場合にはインバータ
に連結するヒューズを切って出力することを特徴とする
請求項（４）記載のジュアルポートメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2241372A JPH0823848B2 (ja) | 1990-09-13 | 1990-09-13 | ジュアルポートメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2241372A JPH0823848B2 (ja) | 1990-09-13 | 1990-09-13 | ジュアルポートメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04124750A true JPH04124750A (ja) | 1992-04-24 |
| JPH0823848B2 JPH0823848B2 (ja) | 1996-03-06 |
Family
ID=17073307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2241372A Expired - Fee Related JPH0823848B2 (ja) | 1990-09-13 | 1990-09-13 | ジュアルポートメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0823848B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62262294A (ja) * | 1986-05-02 | 1987-11-14 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ・システム |
| JPH02208897A (ja) * | 1989-02-08 | 1990-08-20 | Seiko Epson Corp | 半導体記憶装置 |
-
1990
- 1990-09-13 JP JP2241372A patent/JPH0823848B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62262294A (ja) * | 1986-05-02 | 1987-11-14 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ・システム |
| JPH02208897A (ja) * | 1989-02-08 | 1990-08-20 | Seiko Epson Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0823848B2 (ja) | 1996-03-06 |
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