JPH0823848B2 - ジュアルポートメモリ装置 - Google Patents
ジュアルポートメモリ装置Info
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- JPH0823848B2 JPH0823848B2 JP2241372A JP24137290A JPH0823848B2 JP H0823848 B2 JPH0823848 B2 JP H0823848B2 JP 2241372 A JP2241372 A JP 2241372A JP 24137290 A JP24137290 A JP 24137290A JP H0823848 B2 JPH0823848 B2 JP H0823848B2
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- normal memory
- transmission
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はRAM（ランダム・アクセス・メモリ）ポート
及びSAM（シリアル・アクセス・メモリ）ポートを有す
るジュアルポートメモリ装置に係わり、特に冗長回路を
有するジュアルポートメモリ装置に関する。
及びSAM（シリアル・アクセス・メモリ）ポートを有す
るジュアルポートメモリ装置に係わり、特に冗長回路を
有するジュアルポートメモリ装置に関する。
（従来の技術） 一般に、ジュアルポートメモリ装置はグラフィック表
示用のVRAM（映像RAM）として使用するために開発され
たメモリ素子であり、メモリセルアレイブロックから成
るRAMポート及びSAMポートをそれぞれ少なくとも１個以
上有する。
示用のVRAM（映像RAM）として使用するために開発され
たメモリ素子であり、メモリセルアレイブロックから成
るRAMポート及びSAMポートをそれぞれ少なくとも１個以
上有する。
一般的なDRAMでは、プロセッサから周辺装置へ情報を
伝送する場合、まずDRAMであるメモリへ情報を伝送した
後に、このメモリに伝送された情報に周辺装置がアクセ
スすることが成される。この場合、周辺装置からメモリ
へアクセスが成されている間はプロセッサはメモリへ情
報を伝送することができない。しかしながら、ジュアル
ポートメモリ装置はVRAMを有するので、このVRAMにおい
て、その第１ポートを介してVRAMであるメモリへ情報を
伝送すると同時に、周辺装置からメモリへ第２ポートを
介してアクセスすることが可能である。上記第１ポート
及び第２ポートはそれぞれRAMポート又はSAMポートから
成り、SAMポートは高速のアクセス時間を有するので、V
RAMは高解像度用又は高速画像表示用として広く利用さ
れている。
伝送する場合、まずDRAMであるメモリへ情報を伝送した
後に、このメモリに伝送された情報に周辺装置がアクセ
スすることが成される。この場合、周辺装置からメモリ
へアクセスが成されている間はプロセッサはメモリへ情
報を伝送することができない。しかしながら、ジュアル
ポートメモリ装置はVRAMを有するので、このVRAMにおい
て、その第１ポートを介してVRAMであるメモリへ情報を
伝送すると同時に、周辺装置からメモリへ第２ポートを
介してアクセスすることが可能である。上記第１ポート
及び第２ポートはそれぞれRAMポート又はSAMポートから
成り、SAMポートは高速のアクセス時間を有するので、V
RAMは高解像度用又は高速画像表示用として広く利用さ
れている。
このようなジュアルポートメモリ装置において、分離
伝送モードを遂行するため、上記装置のノーマルメモリ
手段はその上部の第１ノーマルメモリと、同じく下部の
第２ノーマルメモリに分割される。この場合、例えば第
１ノーマルメモリのSAMからデータが読み出し、又は書
き込みされている間に、第２ノーマルメモリでは読み出
し伝送、又は書き込み伝送が行われる。
伝送モードを遂行するため、上記装置のノーマルメモリ
手段はその上部の第１ノーマルメモリと、同じく下部の
第２ノーマルメモリに分割される。この場合、例えば第
１ノーマルメモリのSAMからデータが読み出し、又は書
き込みされている間に、第２ノーマルメモリでは読み出
し伝送、又は書き込み伝送が行われる。
また、メモリ素子の高集積化に伴うノーマルメモリ手
段の欠陥によるメモリ素子の生産効率が低下するのを防
ぐため冗長手段が設けられている。すなわち、ノーマル
メモリ手段の所定部分に欠陥が発生した場合、冗長手段
が接続されて正常動作が維持される。
段の欠陥によるメモリ素子の生産効率が低下するのを防
ぐため冗長手段が設けられている。すなわち、ノーマル
メモリ手段の所定部分に欠陥が発生した場合、冗長手段
が接続されて正常動作が維持される。
従って、分割されたノーマルメモリ手段から信号の分
離伝送を行うため、第１ノーマルメモリ用の信号、及び
第２ノーマルメモリ用の信号が必要になる。
離伝送を行うため、第１ノーマルメモリ用の信号、及び
第２ノーマルメモリ用の信号が必要になる。
また、冗長手段はその上部の第１冗長手段と、同じく
下部の第２冗長手段に分割され、ノーマルメモリ手段に
欠陥が生じた場合、制御信号によって第１ノーマルメモ
リに代わって第１冗長手段が同様に第２ノーマルメモリ
に代わって第２冗長手段がそれぞれ接続される。
下部の第２冗長手段に分割され、ノーマルメモリ手段に
欠陥が生じた場合、制御信号によって第１ノーマルメモ
リに代わって第１冗長手段が同様に第２ノーマルメモリ
に代わって第２冗長手段がそれぞれ接続される。
（発明が解決しようとする課題） しかしながら、上記の従来のジュアルポートメモリ装
置にあっては、第１ノーマルメモリ及び第２ノーマルメ
モリに分割されたノーマルメモリ手段の欠陥を補償する
ため、同じく冗長手段も分割しなければならないので、
上記装置が大きくなってしまうという問題があった。
置にあっては、第１ノーマルメモリ及び第２ノーマルメ
モリに分割されたノーマルメモリ手段の欠陥を補償する
ため、同じく冗長手段も分割しなければならないので、
上記装置が大きくなってしまうという問題があった。
そこで、本発明は上記従来技術の問題点を解消するも
ので、その目的とするところは、大型化すること無く分
離伝送モードを遂行することができるジュアルポートメ
モリ装置を提供することである。
ので、その目的とするところは、大型化すること無く分
離伝送モードを遂行することができるジュアルポートメ
モリ装置を提供することである。
［発明の構成］ （課題を解決するための手段） 上記課題を解決するための本発明は、第１ノーマルメ
モリ及び第２ノーマルメモリを有し、それぞれのノーマ
ルメモリのデータを分離伝送するノーマルメモリ手段
と、前記第１ノーマルメモリ又は前記第２ノーマルメモ
リに欠陥が発生した場合、欠陥が発生した欠陥ノーマル
メモリに代替して該欠陥ノーマルメモリのデータを分離
伝送する冗長メモリ手段とを備え、前記ノーマルメモリ
手段は、前記第１ノーマルメモリを形成する第1RAM及び
第1SAMと、前記第２ノーマルメモリを形成する第2RAM及
び第2SAMと、前記第1RAM及び前記第1SAMのデータを伝送
する第１メモリ伝送ゲートと、前記第2RAM及び前記第2S
AMのデータを伝送する第２メモリ伝送ゲートと、前記第
１メモリ伝送ゲート及び前記第２メモリ伝送ゲートのそ
れぞれに与える伝送信号を発生するメモリに伝送信号発
生部40とから構成され、前記冗長メモリ手段は、前記欠
陥ノーマルメモリに対応する伝送信号のみを選択し出力
する冗長信号発生部と、該冗長信号発生部から出力され
る信号を入力する冗長伝送ゲートと、該冗長伝送ゲート
に入力された信号に基づき前記欠陥ノーマルメモリに代
替してデータを伝送する冗長RAM及び冗長SAMとから構成
されたことを特徴とする。
モリ及び第２ノーマルメモリを有し、それぞれのノーマ
ルメモリのデータを分離伝送するノーマルメモリ手段
と、前記第１ノーマルメモリ又は前記第２ノーマルメモ
リに欠陥が発生した場合、欠陥が発生した欠陥ノーマル
メモリに代替して該欠陥ノーマルメモリのデータを分離
伝送する冗長メモリ手段とを備え、前記ノーマルメモリ
手段は、前記第１ノーマルメモリを形成する第1RAM及び
第1SAMと、前記第２ノーマルメモリを形成する第2RAM及
び第2SAMと、前記第1RAM及び前記第1SAMのデータを伝送
する第１メモリ伝送ゲートと、前記第2RAM及び前記第2S
AMのデータを伝送する第２メモリ伝送ゲートと、前記第
１メモリ伝送ゲート及び前記第２メモリ伝送ゲートのそ
れぞれに与える伝送信号を発生するメモリに伝送信号発
生部40とから構成され、前記冗長メモリ手段は、前記欠
陥ノーマルメモリに対応する伝送信号のみを選択し出力
する冗長信号発生部と、該冗長信号発生部から出力され
る信号を入力する冗長伝送ゲートと、該冗長伝送ゲート
に入力された信号に基づき前記欠陥ノーマルメモリに代
替してデータを伝送する冗長RAM及び冗長SAMとから構成
されたことを特徴とする。
（実施例） 以下本発明の実施例を図面を参照して説明する。
第１図に本発明に係わる一実施例であるジュアルポー
トメモリ装置を示す。該装置は少なくとも一のノーマル
メモリ手段10と、一の冗長メモリ手段50とを備える。
トメモリ装置を示す。該装置は少なくとも一のノーマル
メモリ手段10と、一の冗長メモリ手段50とを備える。
上記ノーマルメモリ手段10は、RAM部である第1RAM20
及び第2RAM30と、SAM部である第1SAM22及び第2SAM32
と、上記第1RAM20及び第1SAM22のデータを伝送する第１
メモリ伝送ゲート24と、上記第2RAM30及び第2SAM32のデ
ータを伝送する第２メモリ伝送ゲート34と、上記第１及
び第２メモリ伝送ゲート24、34のそれぞれに与える伝送
信号を発生するメモリ伝送信号発生部40とを備える。
及び第2RAM30と、SAM部である第1SAM22及び第2SAM32
と、上記第1RAM20及び第1SAM22のデータを伝送する第１
メモリ伝送ゲート24と、上記第2RAM30及び第2SAM32のデ
ータを伝送する第２メモリ伝送ゲート34と、上記第１及
び第２メモリ伝送ゲート24、34のそれぞれに与える伝送
信号を発生するメモリ伝送信号発生部40とを備える。
また、上記冗長メモリ手段50は冗長RAM60と、冗長SAM
62と、上記冗長RAM60及び上記冗長SAM62に接続する冗長
伝送ゲート64と、該冗長伝送ゲート64並びに上記ノーマ
ルメモリ手段10の第１メモリ伝送ゲート24及び第２メモ
リ伝送ゲート34にそれぞれ接続する冗長信号発生部70と
を備える。
62と、上記冗長RAM60及び上記冗長SAM62に接続する冗長
伝送ゲート64と、該冗長伝送ゲート64並びに上記ノーマ
ルメモリ手段10の第１メモリ伝送ゲート24及び第２メモ
リ伝送ゲート34にそれぞれ接続する冗長信号発生部70と
を備える。
ここで、第1RAM20及び第1SAM22は従来技術で説明した
第１ノーマルメモリに対応する。また、同様に第2RAM30
及び第2SAM32は第２ノーマルメモリに対応する。
第１ノーマルメモリに対応する。また、同様に第2RAM30
及び第2SAM32は第２ノーマルメモリに対応する。
以上の構成において、本実施例のジュアルポートメモ
リ装置の分離伝送モード時、アドレスの最上位ビット
が、“0"である場合、第1SAM22がアクセスされ、データ
伝送は第2SAM32で実行される。一方、アドレスの最上位
ビットが“1"である場合、第2SAM32がアクセスされ、デ
ータ伝送は第1SAM22で実行される。
リ装置の分離伝送モード時、アドレスの最上位ビット
が、“0"である場合、第1SAM22がアクセスされ、データ
伝送は第2SAM32で実行される。一方、アドレスの最上位
ビットが“1"である場合、第2SAM32がアクセスされ、デ
ータ伝送は第1SAM22で実行される。
また、メモリ伝送信号発生部40では第１伝送信号及び
第２伝送信号が発生され、これらの伝送信号は上記アド
レスの上位ビットの値に応じて多重通信信号化（マルチ
プレクス）され、第１伝送信号は第１メモリ伝送ゲート
24へ送られ、第２伝送信号は第２メモリ伝送ゲート34へ
送られる。従って、第１伝送信号及び第２伝送信号は第
１メモリ伝送ゲート24及び第２メモリ伝送ゲート34をそ
れぞれ開状態又は閉状態にする。
第２伝送信号が発生され、これらの伝送信号は上記アド
レスの上位ビットの値に応じて多重通信信号化（マルチ
プレクス）され、第１伝送信号は第１メモリ伝送ゲート
24へ送られ、第２伝送信号は第２メモリ伝送ゲート34へ
送られる。従って、第１伝送信号及び第２伝送信号は第
１メモリ伝送ゲート24及び第２メモリ伝送ゲート34をそ
れぞれ開状態又は閉状態にする。
例えば、アドレスの最上位ビットが“1"である場合、
第１伝送信号が多重通信信号化され第１メモリ伝送ゲー
ト24は開状態になる。従って、第1RAM20及び第1SAM22か
ら成る第１ノーマルメモリは読み出し伝送又は書き込み
伝送を行い、第2RAM30及び第2SAM32から成る第２ノーマ
ルメモリは読み出し又は書き込み動作を行う。
第１伝送信号が多重通信信号化され第１メモリ伝送ゲー
ト24は開状態になる。従って、第1RAM20及び第1SAM22か
ら成る第１ノーマルメモリは読み出し伝送又は書き込み
伝送を行い、第2RAM30及び第2SAM32から成る第２ノーマ
ルメモリは読み出し又は書き込み動作を行う。
ここで、第１ノーマルメモリの所定部分に欠陥が発生
した場合、第１メモリ伝送ゲート24の上記欠陥発生部分
が閉状態に変わりデータ伝送が行われるのを防ぐことに
なる。更に第１メモリ伝送ゲート24及び第２メモリ伝送
ゲート34に入力された第１伝送信号及び第２伝送信号は
冗長信号発生部70へそれぞれ送られる。次いで、冗長信
号発生部70は第１伝送信号のみを選択して冗長伝送ゲー
ト64へ出力し、該冗長伝送ゲート64は開状態になる。
した場合、第１メモリ伝送ゲート24の上記欠陥発生部分
が閉状態に変わりデータ伝送が行われるのを防ぐことに
なる。更に第１メモリ伝送ゲート24及び第２メモリ伝送
ゲート34に入力された第１伝送信号及び第２伝送信号は
冗長信号発生部70へそれぞれ送られる。次いで、冗長信
号発生部70は第１伝送信号のみを選択して冗長伝送ゲー
ト64へ出力し、該冗長伝送ゲート64は開状態になる。
従って、冗長メモリ手段50は第１ノーマルメモリの欠
陥が発生した上記所定部分を代替し、データ伝送を行
う。
陥が発生した上記所定部分を代替し、データ伝送を行
う。
第２図に冗長信号発生部70の詳細な回路図を示す。
図示するように、上記冗長信号発生部70はヒューズ回
路72と、伝送信号選択回路74とを備える。
路72と、伝送信号選択回路74とを備える。
ヒューズ回路72は、ノーマルメモリ手段10の所定部分
に欠陥が発生すると、“1"である一の冗長エネイブル信
号REによってエネイブルされ、常に“1"である冗長アド
レスRCAmの最上位ビットの値がエネイブル状態にある基
本アドレスCAmの最上位ビットによって伝送信号選択回
路74へ出力される。
に欠陥が発生すると、“1"である一の冗長エネイブル信
号REによってエネイブルされ、常に“1"である冗長アド
レスRCAmの最上位ビットの値がエネイブル状態にある基
本アドレスCAmの最上位ビットによって伝送信号選択回
路74へ出力される。
伝送信号選択回路74は、上記冗長アドレスRCAmの最上
位ビットの値“1"及び基本アドレスCAmの最上位ビット
の値に応じて、第１伝送信号又は第２伝送信号のうち一
方を冗長伝送信号として選択し冗長伝送ゲート64へ出力
する。
位ビットの値“1"及び基本アドレスCAmの最上位ビット
の値に応じて、第１伝送信号又は第２伝送信号のうち一
方を冗長伝送信号として選択し冗長伝送ゲート64へ出力
する。
次に、冗長信号発生部70の動作を更に詳細に説明す
る。
る。
まず、基本アドレスCAmの最上位ビットの値が“1"で
ある場合、第１ノーマルメモリがデータ伝送を実行す
る。ここで、第１ノーマルメモリの所定部分に欠陥が発
生すると、第１ノーマルメモリのデータ伝送が停止さ
れ、冗長エネイブル信号REが“1"に変わる。次いで、
“1"の冗長エネイブル信号REはNMOSトランジスタN1、N2
のそれぞれのゲートへ印加されると共に、インバータ12
を通って反転されNMOSトランジスタN5、PMOSトランジス
タP1、P2のそれぞれのゲートへ印加される。つまり、NM
OSトランジスタN5は初期値“1"から所定の時定数、すな
わちターンオフタイムを有して遮断状態になり、一方NM
OSトランジスタN1、N2及びPMOSトランジスタP1,P2は全
て導通状態になる。すなわち、ヒューズ回路72は冗長エ
ネイブル信号REによってエネイブルされる。
ある場合、第１ノーマルメモリがデータ伝送を実行す
る。ここで、第１ノーマルメモリの所定部分に欠陥が発
生すると、第１ノーマルメモリのデータ伝送が停止さ
れ、冗長エネイブル信号REが“1"に変わる。次いで、
“1"の冗長エネイブル信号REはNMOSトランジスタN1、N2
のそれぞれのゲートへ印加されると共に、インバータ12
を通って反転されNMOSトランジスタN5、PMOSトランジス
タP1、P2のそれぞれのゲートへ印加される。つまり、NM
OSトランジスタN5は初期値“1"から所定の時定数、すな
わちターンオフタイムを有して遮断状態になり、一方NM
OSトランジスタN1、N2及びPMOSトランジスタP1,P2は全
て導通状態になる。すなわち、ヒューズ回路72は冗長エ
ネイブル信号REによってエネイブルされる。
従って、基本アドレスCAmの最上位ビットの値は、導
通状態のPMOSトランジスタP1及びNMOSトランジスタN1、
並びにヒューズF1を通って、又はインバータ11で反転さ
れ導通状態のPMOSトランジスタP2及びNMOSトランジスタ
N2、並びにヒューズF2を通ってノード77に冗長アドレス
RCAmの最上位ビットの値として出力される。
通状態のPMOSトランジスタP1及びNMOSトランジスタN1、
並びにヒューズF1を通って、又はインバータ11で反転さ
れ導通状態のPMOSトランジスタP2及びNMOSトランジスタ
N2、並びにヒューズF2を通ってノード77に冗長アドレス
RCAmの最上位ビットの値として出力される。
ここで、ノード77はトランジスタN5のターンオフタイ
ムの間は“1"であるので基本アドレスCAmの最上位ビッ
トとノード77の間は電位差がなく、ヒューズF1にはほと
んど電流は流れない。一方インバータ11で反転された電
位とノード77の間は電位差があり、ヒューズF2には、ヒ
ューズF2を溶断する電流が流れる。ヒューズF2が溶断さ
れる結果、ノード77に冗長アドレスRCAmの最上位ビット
の値“1"として出力される。次いで、上記冗長アドレス
RCAmの最上位ビットの“1"の値はNANDゲートNA1及びOR
ゲートORのそれぞれの入力端子の一方に入力される。ま
た、NANDゲートNA1及びORゲートORのそれぞれの入力端
子の他方には基本アドレスCAmの最上位ビットの値“1"
が入力される。
ムの間は“1"であるので基本アドレスCAmの最上位ビッ
トとノード77の間は電位差がなく、ヒューズF1にはほと
んど電流は流れない。一方インバータ11で反転された電
位とノード77の間は電位差があり、ヒューズF2には、ヒ
ューズF2を溶断する電流が流れる。ヒューズF2が溶断さ
れる結果、ノード77に冗長アドレスRCAmの最上位ビット
の値“1"として出力される。次いで、上記冗長アドレス
RCAmの最上位ビットの“1"の値はNANDゲートNA1及びOR
ゲートORのそれぞれの入力端子の一方に入力される。ま
た、NANDゲートNA1及びORゲートORのそれぞれの入力端
子の他方には基本アドレスCAmの最上位ビットの値“1"
が入力される。
従って、NANDゲートNA1は“0"の信号を、ORゲートOR
は“1"の信号をそれぞれ出力し、これらの信号はNANDゲ
ートNA2の入力信号端子にそれぞれ入力される。
は“1"の信号をそれぞれ出力し、これらの信号はNANDゲ
ートNA2の入力信号端子にそれぞれ入力される。
それで、NANDゲートNA2は“1"の信号を出力し、該信
号はPMOSトランジスタP3及びNMOSトランジスタN4のそれ
ぞれのゲートへ印加されると共に、インバータ13によっ
て反転されPMOSトランジスタP4及びNMOSトランジスタN3
のそれぞれのゲートへ印加される。つまり、PMOSトラン
ジスタP3及びNMOSトランジスタN3は非導通になり、一方
PMOSトランジスタP4及びNMOSトランジスタN4は導通す
る。
号はPMOSトランジスタP3及びNMOSトランジスタN4のそれ
ぞれのゲートへ印加されると共に、インバータ13によっ
て反転されPMOSトランジスタP4及びNMOSトランジスタN3
のそれぞれのゲートへ印加される。つまり、PMOSトラン
ジスタP3及びNMOSトランジスタN3は非導通になり、一方
PMOSトランジスタP4及びNMOSトランジスタN4は導通す
る。
従って、第１伝送信号のみがPMOSトランジスタP4及び
NMOSトランジスタN4を介して冗長伝送ゲート64へ出力さ
れる。
NMOSトランジスタN4を介して冗長伝送ゲート64へ出力さ
れる。
次いで、冗長伝送ゲート64は開状態になり、欠陥が発
生した第１ノーマルメモリの所定部分の代替として冗長
RAM60及び冗長SAM62がデータ伝送を行う。
生した第１ノーマルメモリの所定部分の代替として冗長
RAM60及び冗長SAM62がデータ伝送を行う。
次に、第１図に示される第２ノーマルメモリがデータ
伝送を行う場合、基本アドレスCAmの最上位ビットの値
は“0"に設定される。このような状態において、上記第
２ノーマルメモリの所定の部分に欠陥が発生した場合、
基本アドレスCAmの最上位ビットの値は、上述したと同
様に、“1"である冗長エネイブル信号REによって導通さ
せられたPMOSトランジスタP2及びNMOSトランジスタN2を
通り、ヒューズF2を通過すると共にヒューズF1を溶断
し、次いでノード77に冗長アドレスRCAmの最上位ビット
の値“1"として出力される。
伝送を行う場合、基本アドレスCAmの最上位ビットの値
は“0"に設定される。このような状態において、上記第
２ノーマルメモリの所定の部分に欠陥が発生した場合、
基本アドレスCAmの最上位ビットの値は、上述したと同
様に、“1"である冗長エネイブル信号REによって導通さ
せられたPMOSトランジスタP2及びNMOSトランジスタN2を
通り、ヒューズF2を通過すると共にヒューズF1を溶断
し、次いでノード77に冗長アドレスRCAmの最上位ビット
の値“1"として出力される。
次いで、上記冗長アドレスRCAmの最上位ビットの“1"
の値はNANDゲートNA1及びORゲートORのそれぞれの入力
端子の一方に入力される。またNANDゲートNA1及びORゲ
ートORのそれぞれの入力端子の他方には基本アドレスCA
mの最上位ビットの値“0"が入力される。
の値はNANDゲートNA1及びORゲートORのそれぞれの入力
端子の一方に入力される。またNANDゲートNA1及びORゲ
ートORのそれぞれの入力端子の他方には基本アドレスCA
mの最上位ビットの値“0"が入力される。
従って、NANDゲートNA1及びORゲートORは共に“1"の
信号をそれぞれ出力し、これらの信号はNANDゲートNA2
の入力端子にそれぞれ入力される。
信号をそれぞれ出力し、これらの信号はNANDゲートNA2
の入力端子にそれぞれ入力される。
次いで、NANDゲートNA2は“0"の信号を出力し、該信
号はPMOSトランジスタP3及びNMOSトランジスタN4のそれ
ぞれのゲートへ印加されると共に、インバータ13によっ
て反転された“1"の信号がPMOSトランジスタP4及びNMOS
トランジスタN3のそれぞれのゲートへ印加される。それ
で、PMOSトランジスタP4及びNMOSトランジスタN4は非導
通になり、一方PMOSトランジスタP3及びNMOSトランジス
タN3は導通する。
号はPMOSトランジスタP3及びNMOSトランジスタN4のそれ
ぞれのゲートへ印加されると共に、インバータ13によっ
て反転された“1"の信号がPMOSトランジスタP4及びNMOS
トランジスタN3のそれぞれのゲートへ印加される。それ
で、PMOSトランジスタP4及びNMOSトランジスタN4は非導
通になり、一方PMOSトランジスタP3及びNMOSトランジス
タN3は導通する。
従って、第２伝送信号のみがPMOSトランジスタP3及び
NMOSトランジスタN3を介して冗長伝送ゲート64へ出力さ
れる。
NMOSトランジスタN3を介して冗長伝送ゲート64へ出力さ
れる。
次いで、冗長伝送ゲート64は開状態になり、欠陥が発
生した第２ノーマルメモリの所定部分の代替として冗長
RAM60及び冗長SAM62がデータ伝送を行う。
生した第２ノーマルメモリの所定部分の代替として冗長
RAM60及び冗長SAM62がデータ伝送を行う。
従って、第１ノーマルメモリ及び第２ノーマルメモリ
を有するジュアルポートメモリ装置においては、第１伝
送信号及び第２伝送信号に応じてデータを伝送する場合
にいずれかのノーマルメモリに欠陥が発生すると、欠陥
が発生したノーマルメモリに対応する第１伝送信号又は
第２伝送信号が冗長信号発生部70によって選択され、次
いで選択された伝送信号が冗長伝送ゲート64へ出力され
て冗長RAM60及び冗長SAM62がデータ伝送を行うので、冗
長メモリ手段50は欠陥が発生したノーマルメモリの所定
部分の代替として分離伝送モードを遂行することができ
る。
を有するジュアルポートメモリ装置においては、第１伝
送信号及び第２伝送信号に応じてデータを伝送する場合
にいずれかのノーマルメモリに欠陥が発生すると、欠陥
が発生したノーマルメモリに対応する第１伝送信号又は
第２伝送信号が冗長信号発生部70によって選択され、次
いで選択された伝送信号が冗長伝送ゲート64へ出力され
て冗長RAM60及び冗長SAM62がデータ伝送を行うので、冗
長メモリ手段50は欠陥が発生したノーマルメモリの所定
部分の代替として分離伝送モードを遂行することができ
る。
換言すれば、冗長メモリ手段を第１及び第２の冗長メ
モリ手段に分割することなくノーマルメモリの代替とし
て分離伝送モードを遂行することができるので、本実施
例のジュアルポートメモリ装置を小形化することができ
る。
モリ手段に分割することなくノーマルメモリの代替とし
て分離伝送モードを遂行することができるので、本実施
例のジュアルポートメモリ装置を小形化することができ
る。
本発明は、上記実施例に限定されるものではなく、適
宜の設計的変更により、適宜の態様で実施し得るもので
ある。
宜の設計的変更により、適宜の態様で実施し得るもので
ある。
［発明の効果］ 以上説明したように本発明によれば、第１ノーマルメ
モリ及び第２ノーマルメモリを有し、それぞれのノーマ
ルメモリのデータを分離伝送するノーマルメモリ手段
と、前記第１ノーマルメモリ又は前記第２ノーマルメモ
リに欠陥が発生した場合、欠陥が発生した欠陥ノーマル
メモリに代替して該欠陥ノーマルメモリのデータを分離
伝送する冗長メモリ手段とを備え、前記ノーマルメモリ
手段は、前記第１ノーマルメモリを形成する第1RAM及び
第1SAMと、前記第２ノーマルメモリを形成する第2RAM及
び第2SAMと、前記第1RAM及び前記第1SAMのデータを伝送
する第１メモリ伝送ゲートと、前記第2RAM及び第2SAMの
データを伝送する第２メモリ伝送ゲートと、前記第１メ
モリ伝送ゲート及び前記第２メモリ伝送ゲートのそれぞ
れに与える伝送信号を発生するメモリ伝送信号発生部40
とから構成され、前記冗長メモリ手段は、前記欠陥ノー
マルメモリに対応する伝送信号のみを選択し出力する冗
長信号発生部と、該冗長信号発生部から出力される信号
を入力する冗長伝送ゲートと、該冗長伝送ゲートに入力
された信号に基づき前記欠陥ノーマルメモリに代替して
データを伝送する冗長RAM及び冗長SAMとから構成された
ので、大型化すること無く分離伝送モードを遂行するこ
とができる。
モリ及び第２ノーマルメモリを有し、それぞれのノーマ
ルメモリのデータを分離伝送するノーマルメモリ手段
と、前記第１ノーマルメモリ又は前記第２ノーマルメモ
リに欠陥が発生した場合、欠陥が発生した欠陥ノーマル
メモリに代替して該欠陥ノーマルメモリのデータを分離
伝送する冗長メモリ手段とを備え、前記ノーマルメモリ
手段は、前記第１ノーマルメモリを形成する第1RAM及び
第1SAMと、前記第２ノーマルメモリを形成する第2RAM及
び第2SAMと、前記第1RAM及び前記第1SAMのデータを伝送
する第１メモリ伝送ゲートと、前記第2RAM及び第2SAMの
データを伝送する第２メモリ伝送ゲートと、前記第１メ
モリ伝送ゲート及び前記第２メモリ伝送ゲートのそれぞ
れに与える伝送信号を発生するメモリ伝送信号発生部40
とから構成され、前記冗長メモリ手段は、前記欠陥ノー
マルメモリに対応する伝送信号のみを選択し出力する冗
長信号発生部と、該冗長信号発生部から出力される信号
を入力する冗長伝送ゲートと、該冗長伝送ゲートに入力
された信号に基づき前記欠陥ノーマルメモリに代替して
データを伝送する冗長RAM及び冗長SAMとから構成された
ので、大型化すること無く分離伝送モードを遂行するこ
とができる。
第１図は本発明の一実施例であるジュアルポートメモリ
装置、 第２図は第１図に示された装置の冗長信号発生部の詳細
な回路図である。 10……ノーマルメモリ手段 20……第1RAM 22……第1SAM 24……第１メモリ伝送ゲート 30……第2RAM 32……第2SAM 34……第２メモリ伝送ゲート 60……冗長RAM 62……冗長SAM 64……冗長伝送ゲート
装置、 第２図は第１図に示された装置の冗長信号発生部の詳細
な回路図である。 10……ノーマルメモリ手段 20……第1RAM 22……第1SAM 24……第１メモリ伝送ゲート 30……第2RAM 32……第2SAM 34……第２メモリ伝送ゲート 60……冗長RAM 62……冗長SAM 64……冗長伝送ゲート
Claims (5)
- 【請求項１】第１ノーマルメモリ及び第２ノーマルメモ
リを有し、それぞれのノーマルメモリのデータを分離伝
送するノーマルメモリ手段と、 前記第１ノーマルメモリ又は前記第２ノーマルメモリに
欠陥が発生した欠陥ノーマルメモリに代替して該欠陥ノ
ーマルメモリのデータを分離伝送する冗長メモリ手段と
を備え、 前記ノーマルメモリ手段は、前記第１ノーマルメモリを
形成する第1RAM及び第1SAMと、前記第２ノーマルメモリ
を形成する第2RAM及び第2SAMと、前記第1RAMと前記第1S
AMとの間に接続され、前記第1RAM及び前記第1SAMのデー
タを伝送する第１メモリ伝送ゲートと、前記第2RAMと前
記第2SAMとの間に接続され、前記第2RAM及び前記第2SAM
のデータを伝送する第２メモリ伝送ゲートと、前記第１
メモリ伝送ゲート及び前記第２メモリ伝送ゲートのそれ
ぞれに与える伝送信号を発生するメモリ伝送信号発生部
とから構成され、 前記冗長メモリ手段は、前記第１メモリ伝送ゲートおよ
び前記第２メモリ伝送ゲートのそれぞれに直結され、前
記欠陥ノーマルメモリに対応する伝送信号のみを選択し
出力する冗長信号発生部と、該冗長信号発生部から出力
される信号を入力する冗長伝送ゲートと、該冗長伝送ゲ
ートに入力された信号に基づき前記欠陥ノーマルメモリ
に代替してデータを伝送する冗長RAM及び冗長SAMとから
構成され、該冗長RAMと該冗長SAMとの間に該冗長伝送ゲ
ートが接続され、 前記分離伝送は、前記第１ノーマルメモリにおいてデー
タの読み出し、書き込みがされている間に、前記第２ノ
ーマルメモリにおいて読み出し伝送、又は書き込み伝送
が行なわれ、 前記第２ノーマルメモリにおいてデータの読み出し、書
き込みがされている間に、前記第１ノーマルメモリおい
て読み出し伝送、又は書き込み伝送が行なわれているこ
とを特徴とするジュアルポートメモリ装置。 - 【請求項２】冗長メモリ手段の冗長信号発生部は、一の
冗長エネイブル信号にエネイブルされて基本アドレスの
最上位ビットの値を入力し、常時“1"である冗長アドレ
スの最上位ビットの値を出力するヒューズ回路と、 該ヒューズ回路の出力信号である冗長アドレスの最上位
ビットの値“1"及び前記基本アドレスの最上位ビットの
値を入力して欠陥ノーマルメモリに対応する伝送信号の
みを選択し、該信号を冗長伝送ゲートへ出力する伝送信
号選択回路とを備えたことを特徴とする請求項（１）記
載のジュアルポートメモリ装置。 - 【請求項３】冗長エネイブル信号は、第１ノーマルメモ
リ又は第２ノーマルメモリに欠陥が発生した場合には常
時“1"であることを特徴とする請求項（２）記載のジュ
アルポートメモリ装置。 - 【請求項４】基本アドレスの最上位ビットの値は、欠陥
が発生する第１ノーマルメモリ又は第２ノーマルメモリ
に合わせて、互いに異なる“1"又は“0"になることを特
徴とする請求項（２）記載のジュアルポートメモリ装
置。 - 【請求項５】冗長アドレスの最上位ビットの値は、基本
アドレスの最上位ビットの値が“1"である場合にはイン
バータの入力側に連結しないヒューズを切って出力し、
基本アドレスの最上位ビットの値が“0"である場合には
インバータの入力側に連結するヒューズを切って出力す
ることを特徴とする請求項（４）記載のジュアルポート
メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2241372A JPH0823848B2 (ja) | 1990-09-13 | 1990-09-13 | ジュアルポートメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2241372A JPH0823848B2 (ja) | 1990-09-13 | 1990-09-13 | ジュアルポートメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04124750A JPH04124750A (ja) | 1992-04-24 |
| JPH0823848B2 true JPH0823848B2 (ja) | 1996-03-06 |
Family
ID=17073307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2241372A Expired - Fee Related JPH0823848B2 (ja) | 1990-09-13 | 1990-09-13 | ジュアルポートメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0823848B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4719601A (en) * | 1986-05-02 | 1988-01-12 | International Business Machine Corporation | Column redundancy for two port random access memory |
| JPH02208897A (ja) * | 1989-02-08 | 1990-08-20 | Seiko Epson Corp | 半導体記憶装置 |
-
1990
- 1990-09-13 JP JP2241372A patent/JPH0823848B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04124750A (ja) | 1992-04-24 |
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