KR20030071027A - 반도체 메모리 장치 - Google Patents

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KR20030071027A
KR20030071027A KR1020020010540A KR20020010540A KR20030071027A KR 20030071027 A KR20030071027 A KR 20030071027A KR 1020020010540 A KR1020020010540 A KR 1020020010540A KR 20020010540 A KR20020010540 A KR 20020010540A KR 20030071027 A KR20030071027 A KR 20030071027A
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    • G11C16/12—Programming voltage switching circuits

Abstract

본 발명은 반도체 메모리 장치를 공개한다. 그 장치는 저용량의 복수개의 메모리들을 탑재하고, 복수개의 어드레스 입력 핀들, 복수개의 명령어 입력 핀들, 및 복수개의 데이터 입출력 핀들을 구비하는 고용량의 반도체 메모리 장치에 있어서, 복수개의 메모리들 각각이 복수개의 어드레스 입력단자들, 복수개의 명령어 입력단자들, 복수개의 데이터 입출력 단자들, 제어 단자, 및 제어 단자의 신호에 응답하여 복수개의 어드레스 입력단자들중 적어도 하나의 단자를 통하여 인가되는 어드레스를 입력하여 내부 어드레스를 발생하는 내부 어드레스 발생회로를 구비하고, 복수개의 메모리들 각각의 복수개의 어드레스 입력 단자들, 복수개의 명령어 입력 단자들, 및 복수개의 데이터 입출력 단자들이 복수개의 어드레스 입력 핀들, 복수개의 명령어 입력 핀들, 및 복수개의 데이터 입출력 핀들 각각에 모두 공통적으로 연결되고, 내부 어드레스에 응답하여 복수개의 메모리들중 하나의 메모리가 선택되어 라이트/리드 동작을 수행하는 것을 특징으로 한다. 따라서, 복수개의 저용량의 메모리 칩 또는 패키지들을 탑재하여 고용량의 반도체 메모리 장치로 제조하는 경우에 보드의 설계를 변경할 필요가 없다. 또한, 복수개의 칩들중 하나의 칩만 동작하기 때문에 동작 전류 소모가 줄어들게 된다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 패키지에 관한 것으로, 특히 복수개의 저용량의 반도체 칩 또는 패키지를 이용하여 하나의 고용량의 패키지로 구현하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 현재 개발되어 있는 용량이상의 반도체 메모리 장치를 개발하는데는 많은 시간과 노력이 요구된다.
그래서, 메모리 제조업자들은 두 개의 반도체 칩들을 스택하여 하나의 패키지로 패키징하는 더블 다이 패키지(DDP; double die package) 기술과 두 개의 반도체 패키지들을 스택하는 스택 패키지(Stack package) 기술을 사용하여 현재 개발되어 있는 용량이상의 고용량의 반도체 메모리 장치를 만든다.
예를 들면, 2개의 256메가 비트(Mbit) 용량의 반도체 칩 또는 패키지들을 이용하여 512Mbit 용량의 반도체 메모리 장치를 만들거나, 2개의 512Mbit 용량의 반도체 칩 또는 패키지들을 이용하여 1기가 비트(Gbit) 용량의 반도체 메모리 장치를 만든다
도1은 종래의 512Mbit 용량의 반도체 메모리 장치의 외부 핀 구성을 나타내는 것으로, 전원전압 핀(VDD), 접지전압 핀(VSS), 어드레스 핀들(A1 ~ A12), 뱅크어드레스 핀들(BA0, BA1), 명령어 핀들(CSB, WEB, CASB, RASB), 및 데이터 입출력 핀들(DQ0 ~ DQ3)로 이루어져 있다.
도1에 나타낸 반도체 메모리 장치는 13비트의 로우 어드레스(RA0 ~ RA12), 12비트의 컬럼 어드레스(CA0 ~ CA11), 4개의 메모리 셀 어레이 뱅크들, 및 4개의 데이터 입출력을 구비하여, 총 메모리 용량은 213×212×4 ×4 =512Mbit가 된다.
도1에 나타낸 반도체 메모리 장치의 라이트/리드 동작을 설명하면 다음과 같다.
반전 칩 선택신호 핀(CSB)을 통하여 인가되는 반전 칩 선택신호에 응답하여 반도체 메모리 장치의 동작이 인에이블된다. 그리고, 반전 로우 어드레스 스트로우브 핀(RASB)을 통하여 반전 로우 어드레스 스트로우브 명령이 인가되고, 어드레스 핀들(A0 ~ A12)을 통하여 13비트의 로우 어드레스(RA0 ~ RA12)가 인가되고, 뱅크 어드레스 핀들(BA0, BA1)을 통하여 뱅크 어드레스가 인가된다.
그 후, 반전 컬럼 어드레스 스트로우브 핀(CASB)을 통하여 반전 컬럼 어드레스 스트로우브 명령이 인가되고, 어드레스 핀들(A1 ~ A12)을 통하여 12비트의 컬럼 어드레스(CA0 ~ CA9, CA11, CA12 ), 및 1비트의 오토 프리차지 명령(CA10)이 인가된다. 이때, 반전 라이트 인에이블 신호 핀(WEB)을 통하여 반전 라이트 인에이블 신호가 인가되고, 반전 라이트 인에이블 신호에 응답하여 라이트/리드 동작이 제어된다.
그러면, 라이트/리드 명령시에 데이터 입출력 핀들(DQ0 ~ DQ3)을 통하여 4비트의 데이터가 입/출력된다.
도2는 도1에 나타낸 512Mbit 용량의 반도체 메모리 장치를 이용한 1Gbit 용량의 반도체 메모리 장치의 외부 핀 구성을 나타내는 것으로, 전원전압 핀(VDD), 접지전압 핀(VSS), 어드레스 핀들(A0 ~ A12), 뱅크 어드레스 핀들(BA0, BA1), 명령어 핀들(CSB1, CSB2, WEB, CASB, RASB), 및 데이터 입출력 핀들(DQ0 ~ DQ3)로 이루어져 있다.
도2에 나타낸 반도체 메모리 장치의 외부 핀 구성은 도1에 나타낸 반도체 메모리 장치의 하나의 반전 칩 선택신호(CSB) 대신에 2개의 반전 칩 선택신호들(CSB1, CSB2)로 이루어져 있다.
도3은 도2에 나타낸 반도체 메모리 장치 내부의 상하로 위치한 메모리 칩들의 패드들과 외부 핀들의 연결 관계를 나타내는 것으로, 하나의 패키지내에 상하로 상부 메모리 칩(10-1)과 하부 메모리 칩(10-2)이 탑재되어 있다.
도3에서, 상부 및 하부 메모리 칩들(10-1, 10-2) 각각의 내부의 PVDD, PVSS, (PA1~ PA12), (PBA0, PBA1), (PCSB, PWEB, PCASB, PRASB), (PDQ0 ~ PDQ3)는 전원전압 패드, 접지전압 패드, 어드레스 패드들, 뱅크 어드레스 패드들, 명령어 패드들, 및 데이터 입출력 패드들을 각각 나타내고, 외부의 VDD, VSS, (A0 ~ A12), (BA0, BA1), (CSB1, CSB2, WEB, CASB, RASB), (DQ0 ~ DQ3)는 도2에 나타낸 전원전압 핀, 접지전압 핀, 어드레스 핀들, 명령어 핀들, 및 데이터 입출력 핀들을 각각 나타낸다.
도3에서, 상부와 하부의 메모리 칩들(10-1, 10-2) 각각의 반전 칩 선택신호패드들(PCSB)을 제외한 나머지 모든 패드들은 외부의 핀들에 공통적으로 연결되어 있다. 상부 메모리 칩(10-1)의 반전 칩 선택신호 패드(PCSB)는 외부의 반전 칩 선택신호 핀(CSB1)에 연결되고, 하부 메모리 칩(10-2)의 반전 칩 선택신호 패드(PCSB)는 외부의 반전 칩 선택신호 핀(CSB2)에 연결되어 있다.
즉, 도2 및 3에 나타낸 종래의 반도체 메모리 장치는 반전 칩 선택신호 핀(CSB1)을 통하여 인가되는 반전 칩 선택신호에 응답하여 상부 메모리 칩(10-1)이 인에이블되고, 반전 칩 선택신호 핀(CSB2)을 통하여 인가되는 반전 칩 선택신호에 응답하여 하부 메모리 칩(10-2)이 인에이블되도록 구성되어 있다.
도2 및 도3에 나타낸 종래의 반도체 메모리 장치의 라이트/리드 동작을 설명하면 다음과 같다.
반전 칩 선택신호 패드(CSB1)를 통하여 인가되는 반전 칩 선택신호에 응답하여 상부 메모리 칩(10-1)이 인에이블되면 도1에 나타낸 바와 같은 동작을 수행하여 상부 메모리 칩(10-1)이 라이트/리드 동작을 수행하여 데이터를 입/출력한다.
그리고, 반전 칩 선택신호 패드(CSB2)를 통하여 인가되는 반전 칩 선택신호에 응답하여 하부 메모리 칩(10-2)이 인에이블되면 도2에 나타낸 바와 같은 동작을 수행하여 하부 메모리 칩(10-2)이 라이트/리드 동작을 수행하여 데이터를 입/출력한다.
따라서, 512Mbit 용량의 메모리 칩 또는 패키지들을 이용하여 1Gbit 용량의 반도체 메모리 장치를 제조하는 것이 가능하다.
그런데, 도2에 나타낸 반도체 메모리 장치는 내부의 칩들을 인에이블하기 위한 칩 선택신호 핀들이 외부에 별도로 각각 구비됨으로 인해서 종래의 설계된 보드에 사용될 수 없다는 문제가 있다.
즉, 종래의 보드는 하나의 칩 선택신호에 의해서 반도체 메모리 장치를 제어하도록 구성되어 있기 때문에 도2에 나타낸 반도체 메모리 장치와 같이 제조하게 되면 보드의 설계를 변경하여야 한다는 문제가 있다.
도4는 종래의 512Mbit 용량의 반도체 메모리 장치를 이용한 1Gbit 용량의 반도체 메모리 장치의 핀 구성을 나타내는 것으로, 도1의 핀 구성에 어드레스 핀(A13)을 추가하여 구성되어 있다.
도4에 사용된 512Mbit 용량의 메모리 칩은 도1의 512Mbit 용량의 메모리 칩과는 달리 14비트의 로우 어드레스(RA0 ~ RA13), 12비트의 컬럼 어드레스(CA0 ~ CA11), 4개의 메모리 셀 어레이 뱅크들, 및 2개의 데이터 입출력을 구비하여, 총 메모리 용량은 214×212×4 ×2=512Mbit가 된다. 그리고, 512Mbit 용량의 메모리 칩들을 2개 탑재하여 1Gbit 용량의 반도체 메모리 장치가 된다.
도5는 도4에 나타낸 반도체 메모리 장치 내부의 상하로 위치한 메모리 칩들의 패드들과 외부 핀들의 연결 관계를 나타내는 것으로, 하나의 패키지내에 상하로 상부 메모리 칩(20-1)과 하부 메모리 칩(20-2)이 탑재되어 있다.
도5에서, 상부 및 하부 메모리 칩들(20-1, 20-2) 각각의 내부의 PVDD, PVSS, (PA1~ PA13), (PBA0, PBA1), (PCSB, PWEB, PCASB, PRASB), (PDQ0, PDQ1)는 전원전압 패드, 접지전압 패드, 어드레스 패드들, 뱅크 어드레스 패드들, 명령어 패드들,및 데이터 입출력 패드들을 각각 나타내고, 외부의 VDD, VSS, (A0 ~ A13), (BA0, BA1), (CSB1, CSB2, WEB, CASB, RASB), (DQ0 ~ DQ3)는 도2에 나타낸 전원전압 핀, 접지전압 핀, 어드레스 핀들, 명령어 핀들, 및 데이터 입출력 핀들을 각각 나타낸다.
도5에서, 상부와 하부의 메모리 칩들(20-1, 20-2) 각각의 데이터 입출력 패드들(PDQ0, PDQ1)을 제외한 나머지 모든 패드들은 외부의 핀들에 공통적으로 연결되어 있다. 상부 메모리 칩(20-1)의 데이터 입출력 패드들(PDQ0, PDQ1)은 외부의 데이터 입출력 핀들(DQ0, DQ1)에 연결되고, 하부 메모리 칩(20-2)의 데이터 입출력 패드들(PDQ0, PDQ1)은 외부의 데이터 입출력 핀들(DQ2, DQ3)에 연결되어 있다.
즉, 도4 및 5에 나타낸 종래의 반도체 메모리 장치는 반전 칩 선택신호 핀(CSB)을 통하여 인가되는 반전 칩 선택신호에 응답하여 상부 및 하부 메모리 칩들(20-1, 20-2)이 모두 인에이블되고, 상부 및 하부 메모리 칩들(20-1, 20-2) 각각의 데이터 입출력 패드들(PDQ0, PDQ1)을 통하여 데이터가 입/출력된다. 즉, 외부의 데이터 입출력 핀들(DQ0 ~ DQ3)을 통하여 데이터가 입/출력된다.
그런데, 도4 및 도5에 나타낸 종래의 반도체 메모리 장치는 기존의 보드 설계를 변경할 필요는 없으나, 하나의 반전 칩 선택신호(CSB)에 응답하여 상부 및 하부의 메모리 칩들(20-1, 20-2)이 동시에 인에이블되어 동시에 데이터를 입출력하기 때문에 동작 전류 소모가 크다는 문제가 있다.
본 발명의 목적은 복수개의 저용량의 메모리 칩 또는 패키지들을 이용하여복수개의 고용량의 메모리 칩 또는 패키지들을 이용하여 반도체 메모리 장치를 제조하는 경우에 종래의 보드 설계를 변경할 필요가 없고 동작 전류 소모를 줄일 수 있는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 저용량의 복수개의 메모리들을 탑재하고, 복수개의 어드레스 입력 핀들, 복수개의 명령어 입력 핀들, 및 복수개의 데이터 입출력 핀들을 구비하는 고용량의 반도체 메모리 장치에 있어서, 상기 복수개의 메모리들 각각이 복수개의 어드레스 입력단자들, 복수개의 명령어 입력단자들, 복수개의 데이터 입출력 단자들, 제어 단자, 및 상기 제어 단자의 신호에 응답하여 상기 복수개의 어드레스 입력단자들중 적어도 하나의 단자를 통하여 인가되는 어드레스를 입력하여 내부 어드레스를 발생하는 내부 어드레스 발생수단을 구비하고, 상기 복수개의 메모리들 각각의 상기 복수개의 어드레스 입력 단자들, 상기 복수개의 명령어 입력 단자들, 및 상기 복수개의 데이터 입출력 단자들이 상기 복수개의 어드레스 입력 핀들, 상기 복수개의 명령어 입력 핀들, 및 상기 복수개의 데이터 입출력 핀들 각각에 모두 공통적으로 연결되고, 상기 내부 어드레스에 응답하여 상기 복수개의 메모리들중 하나의 메모리가 선택되어 라이트/리드 동작을 수행하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1실시예는 m용량의 2개의 메모리들을 탑재하고, 복수개의 어드레스 입력 핀들, 복수개의 명령어 입력 핀들, 및 복수개의 데이터 입출력 핀들을 구비하는 2n ×m용량의 반도체 메모리 장치에 있어서, 상기 2개의 메모리들 각각이 복수개의 어드레스 입력단자들, 복수개의 명령어 입력단자들, 복수개의 데이터 입출력 단자들, 제어 단자, 및 상기 제어 단자의 신호에 응답하여 상기 복수개의 어드레스 입력단자들중 적어도 하나의 단자를 통하여 인가되는 로우 어드레스를 반전 또는 그대로 출력하는 내부 로우 어드레스 발생수단을 구비하고, 상기 2개의 메모리들 각각의 상기 복수개의 어드레스 입력 단자들, 상기 복수개의 명령어 입력 단자들, 및 상기 복수개의 데이터 입출력 단자들이 상기 복수개의 어드레스 입력 핀들, 상기 복수개의 명령어 입력 핀들, 및 상기 복수개의 데이터 입출력 핀들 각각에 모두 공통적으로 연결되고, 상기 내부 어드레스에 응답하여 상기 2개의 메모리들중 하나의 메모리가 선택되어 라이트/리드 동작을 수행하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2실시예는 m용량의 4개의 메모리들을 탑재하고, 복수개의 어드레스 입력 핀들, 복수개의 명령어 입력 핀들, 및 복수개의 데이터 입출력 핀들을 구비하는 2n ×m용량의 반도체 메모리 장치에 있어서, 상기 4개의 메모리들 각각이 복수개의 어드레스 입력단자들, 복수개의 명령어 입력단자들, 복수개의 데이터 입출력 단자들, 제어 단자, 상기 제어 단자의 신호에 응답하여 상기 복수개의 어드레스 입력단자들중 적어도 하나의 단자를 통하여 인가되는 로우 어드레스를 반전 또는 그대로 출력하는 내부 로우 어드레스 발생수단, 및 상기 제어 단자의 신호에 응답하여 상기 복수개의 어드레스 입력단자들중 적어도 하나의 단자를 통하여 인가되는 컬럼 어드레스를 반전 또는 그대로 출력하는 내부 컬럼 어드레스 발생수단을 구비하고, 상기 4개의 메모리들 각각의 상기 복수개의 어드레스 입력 단자들, 상기 복수개의 명령어 입력 단자들, 및 상기 복수개의 데이터 입출력 단자들이 상기 복수개의 어드레스 입력 핀들, 상기 복수개의 명령어 입력 핀들, 및 상기 복수개의 데이터 입출력 핀들 각각에 모두 공통적으로 연결되고, 상기 내부 어드레스에 응답하여 상기 4개의 메모리들중 하나의 메모리가 선택되어 라이트/리드 동작을 수행하는 것을 특징으로 한다.
도1은 종래의 512Mbit 용량의 반도체 메모리 장치의 외부 핀 구성을 나타내는 것이다.
도2는 도1에 나타낸 512Mbit 용량의 반도체 메모리 장치를 이용한 1Gbit 용량의 반도체 메모리 장치의 외부 핀 구성을 나타내는 것이다.
도3은 도2에 나타낸 반도체 메모리 장치 내부의 상하로 위치한 메모리 칩들의 패드들과 외부 핀들의 연결 관계를 나타내는 것이다.
도4는 종래의 512Mbit 용량의 반도체 메모리 장치를 이용한 1Gbit 용량의 반도체 메모리 장치의 핀 구성을 나타내는 것이다.
도5는 도4에 나타낸 반도체 메모리 장치 내부의 상하로 위치한 메모리 칩들의 패드들과 외부 핀들의 연결 관계를 나타내는 것이다.
도6은 본 발명의 실시예의 반도체 메모리 장치 내부의 상하로 위치한 메모리 칩들의 패드들과 외부 핀들의 연결 관계를 나타내는 것이다.
도7은 도6에 나타낸 상부 및 하부 메모리 칩들(30-1, 30-2)의 내부 로우 어드레스(IRA13) 발생회로의 실시예의 회로도이다.
도8은 본 발명의 다른 실시예의 반도체 메모리 장치 내부의 상하로 위치한 메모리 칩들의 패드들과 외부 핀들의 연결 관계를 나타내는 것이다.
도9는 도8에 나타낸 상부 및 하부 메모리 칩들(40-1 ~ 40-4)의 내부 로우 및 컬럼 어드레스(IRA13, ICA13) 발생회로의 실시예의 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다.
본 발명의 512Mbit 용량의 메모리 칩 또는 패키지들을 이용한 1Gbit 용량의 반도체 메모리 장치의 외부 핀 구성은 도4에 나타낸 구성과 동일하다.
도6은 본 발명의 실시예의 반도체 메모리 장치 내부의 상하로 위치한 메모리 칩들의 패드들과 외부 핀들의 연결 관계를 나타내는 것으로, 하나의 패키지내에 상하로 상부 메모리 칩(30-1)과 하부 메모리 칩(30-2)이 탑재되어 있다. 상부 및 하부 메모리 칩들(30-1, 30-2) 각각은 내부 로우 어드레스 발생회로(32-1, 32-2)를 구비하여 구성되어 있다.
도6에서, 상부 및 하부 메모리 칩들(30-1, 30-2) 각각의 내부의 PVDD, PVSS, (PA1~ PA13), (PBA0, PBA1), (PCSB, PWEB, PCASB, PRASB), (PDQ0 ~ PDQ3), DDP는 전원전압 패드, 접지전압 패드, 어드레스 패드들, 뱅크 어드레스 패드들, 명령어 패드들, 데이터 입출력 패드들, 및 제어 패드를 각각 나타내고, 외부의 VDD, VSS, (A0 ~ A13), (BA0, BA1), (CSB, WEB, CASB, RASB), (DQ0 ~ DQ3)는 도2에 나타낸 전원전압 핀, 접지전압 핀, 어드레스 핀들, 명령어 핀들, 및 데이터 입출력 핀들을각각 나타낸다.
도6에 나타낸 512Mbit 용량의 메모리 칩들(30-1, 30-2) 각각은 13비트의 로우 어드레스(RA0 ~ RA12), 12비트의 컬럼 어드레스(CA0 ~ CA9, CA11, CA12), 2개의 메모리 셀 어레이 뱅크들(BA0, BA1), 및 4개의 데이터 입출력을 구비하여 총 메모리 용량은 213×212×4 ×4 =512Mbit가 된다. 즉, 512Mbit 용량의 메모리 칩들(30-1, 30-2) 각각은 13개의 어드레스 패드들(PA0 ~ PA12)을 구비하지만, 1Gbit 용량의 반도체 메모리 장치를 구현하기 위해서 512Mbit 용량의 메모리 칩들(30-1, 30-2) 각각은 어드레스 패드(PA13) 및 제어 패드(DDP)를 추가적으로 구비하여야 한다. 또한, 메모리 칩들(30-1, 30-2) 각각의 로우 어드레스 디코더(미도시)는 내부 로우 어드레스 발생회로들(32-1, 32-2) 각각으로부터 출력되는 내부 로우 어드레스(IRA13)에 응답하여 인에이블되도록 설계되어야 한다.
도6에서, 상부와 하부의 메모리 칩들(30-1, 30-2) 각각의 패드들과 외부의 핀들이 모두 공통적으로 연결되어 있다.
도6에 나타낸 반도체 메모리 장치의 라이트/리드 동작을 설명하면 다음과 같다.
반전 칩 선택신호 핀(CSB)을 통하여 인가되는 반전 칩 선택신호에 응답하여 상부 및 하부 메모리 칩들(30-1, 30-2)이 모두 인에이블된다. 그리고, 반전 로우 어드레스 스트로우브 핀(RASB)을 통하여 반전 로우 어드레스 스트로우브 명령이 인가되고, 어드레스 핀들(A0 ~ A13)을 통하여 14비트의 로우 어드레스(RA0 ~ RA13),가 인가되고, 뱅크 어드레스 핀들(BA0, BA1)을 통하여 뱅크 어드레스가 인가된다. 이때, 내부 로우 어드레스 발생회로들(32-1, 32-2) 각각은 제어 패드(DDP)의 상태에 응답하여 어드레스 핀(A13)을 통하여 인가되는 로우 어드레스(RA13)를 입력하여 서로 상보적인 내부 로우 어드레스(IRA13)를 발생한다. 발생되는 내부 로우 어드레스(IRA13)는 상부 및 하부 메모리 칩들(30-1, 30-2)의 로우 어드레스 디코더(미도시)에 의해서 디코딩된다. 따라서, 로우 어드레스 디코더(미도시)의 출력신호에 응답하여 상부 메모리 칩(30-1) 또는 하부 메모리 칩(30-2)의 메모리 셀들(미도시)이 선택된다.
그 후, 반전 컬럼 어드레스 스트로우브 핀(CASB)을 통하여 반전 컬럼 어드레스 스트로우브 명령이 인가되고, 어드레스 핀들(A1 ~ A13)을 통하여 13비트의 컬럼 어드레스(CA0 ~ CA9, CA11 ~ CA13), 및 1비트의 오토 프리차지 명령(CA10)이 인가된다. 이때, 반전 라이트 인에이블 신호 핀(WEB)을 통하여 반전 라이트 인에이블 신호가 인가되고, 반전 라이트 인에이블 신호에 응답하여 라이트/리드 동작이 제어된다.
그러면, 라이트/리드 명령시에 데이터 입출력 핀들(DQ0 ~ DQ3)을 통하여 4비트의 데이터가 입/출력된다.
즉, 본 발명의 반도체 메모리 장치는 상부 및 하부 메모리 칩들(30-1, 30-2)의 패드들과 해당 핀들을 각각 공통적으로 연결하고, 하나의 반전 칩 선택신호에 응답하여 상부 및 하부 메모리 칩들(30-1, 30-2)이 모두 인에이블되고, 어드레스 핀(A13)을 통하여 인가되는 로우 어드레스(RA13)에 따라 상부 및 하부 메모리칩들(30-1, 30-2) 각각의 메모리 셀들이 선택된다.
따라서, 도6에 나타낸 본 발명의 반도체 메모리 장치는 기존의 보드 설계를 변경할 필요가 없으며, 상부와 하부의 메모리 칩들이 동시에 동작하지 않기 때문에 동작 전류 소모가 크지 않다.
도7은 도6에 나타낸 상부 및 하부 메모리 칩들(30-1, 30-2)의 내부 로우 어드레스(IRA13) 발생회로의 실시예의 회로도로서, PMOS트랜지스터(P1), 저항(R), 인버터들(I1 ~ I7), NAND게이트들(NA1, NA2), CMOS전송 게이트들(C1, C2), 및 인버터들(I8, I9)로 구성된 래치(LA)로 구성되어 있다.
도7에 나타낸 회로의 동작을 설명하면 다음과 같다.
도6의 제어 패드(DDP)와 전원전압 패드(PVDD)(또는, 전원전압 핀(VDD))사이에 퓨즈(미도시)(또는, 메탈)을 연결한 경우를 가정하여 동작을 설명하면 다음과 같다.
만일 퓨즈(미도시)(또는, 메탈)을 컷팅하면 노드(A)가 "로우"레벨로 고정되고, 퓨즈(미도시)(또는, 메탈)을 컷팅하지 않으면 노드(A)가 "하이"레벨이 고정된다.
노드(A)가 "로우"레벨이면, 인버터들(I1, I2)은 "로우"레벨의 신호를 발생한다. 인버터(I3)는 "로우"레벨의 신호를 반전하여 "하이"레벨의 신호를 발생한다. NAND게이트(NA1)는 "하이"레벨의 액티브 명령(ACT)과 "하이"레벨의 인버터(I3)의 출력신호를 비논리합하여 "로우"레벨의 제어신호(CONU)를 발생한다. NAND게이트(NA2)는 "하이"레벨의 액티브 명령(ACT)과 "로우"레벨의 인버터(I2)의출력신호를 비논리합하여 "하이"레벨의 제어신호(CONL)를 발생한다. 그러면, CMOS전송 게이트(C1)가 오프되고, CMOS전송 게이트(C2)가 온된다.
어드레스 패드(PA13)를 통하여 "하이"레벨의 로우 어드레스(RA13)가 인가되면 인버터(I4)가 "로우"레벨의 신호를 발생한다. 인버터(I5)는 "로우"레벨의 신호를 반전하여 "하이"레벨의 신호를 발생한다. 이때 발생되는 "하이"레벨의 신호는 CMOS전송 게이트(C2)를 통하여 전송된다. 래치(LA)는 "하이"레벨의 신호를 래치하고 반전하여 "로우"레벨의 내부 로우 어드레스(IRA13)를 발생한다. 반면에, 어드레스 패드(PA13)를 통하여 "로우"레벨의 로우 어드레스(RA13)가 인가되면 "하이"레벨의 내부 로우 어드레스(IRA13)를 발생한다.
노드(A)가 "하이"레벨이면, 인버터들(I1, I2)은 "하이"레벨의 신호를 발생한다. 인버터(I3)는 "하이"레벨의 신호를 반전하여 "로우"레벨의 신호를 발생한다. NAND게이트(NA1)는 "하이"레벨의 액티브 명령(ACT)과 "로우"레벨의 인버터(I3)의 출력신호를 비논리합하여 "하이"레벨의 제어신호(CONU)를 발생한다. NAND게이트(NA2)는 "하이"레벨의 액티브 명령(ACT)과 "하이"레벨의 인버터(I2)의 출력신호를 비논리합하여 "로우"레벨의 제어신호(CONL)를 발생한다. 그러면, CMOS전송 게이트(C1)가 온되고, CMOS전송 게이트(C2)가 오프된다.
어드레스 패드(PA13)를 통하여 "하이"레벨의 로우 어드레스(RA13)가 인가되면 인버터(I4)가 "로우"레벨의 신호를 발생한다. 이때 발생되는 "로우"레벨의 신호는 CMOS전송 게이트(C1)를 통하여 전송된다. 래치(LA)는 "로우"레벨의 신호를 래치하고 반전하여 "하이"레벨의 내부 로우 어드레스(IRA13)를 발생한다. 반면에, 어드레스 패드(PA13)를 통하여 "하이"레벨의 로우 어드레스(RA13)가 인가되면 "로우"레벨의 내부 로우 어드레스(IRA13)를 발생한다.
따라서, 상부 메모리 칩(30-1)의 내부 로우 어드레스(IRA13)와 하부 메모리 칩(30-2)의 내부 로우 어드레스(IRA13)가 서로 상보적인 상태를 가지게 되어, 상부 메모리 칩(30-1) 또는 하부 메모리 칩(30-2)으로부터 데이터를 입출력하는 것이 가능하다.
도8은 본 발명의 다른 실시예의 반도체 메모리 장치 내부의 상하로 위치한 메모리 칩들의 패드들과 외부 핀들의 연결 관계를 나타내는 것으로, 하나의 패키지내에 상하로 4개의 메모리 칩들(40-1 ~ 40-4)이 탑재되어 있다. 상부 및 하부 메모리 칩들(40-1 ~ 40-4) 각각은 내부 로우 어드레스 발생회로들(42-1 ~ 42-4) 및 내부 컬럼 어드레스 발생회로들(44-1 ~ 44-4) 각각을 구비하여 구성되어 있다.
도8에 나타낸 반도체 메모리 장치는 256Mbit 용량의 메모리 칩들(40-1 ~ 40-4)을 이용하여 만든 1Gbit 용량의 반도체 메모리 장치를 나타낸다.
도8에 나타낸 256Mbit 용량의 메모리 칩들(40-1 ~ 40-4) 각각은 13비트의 로우 어드레스(RA0 ~ RA12), 11비트의 컬럼 어드레스(CA0 ~ CA9, CA11), 2개의 메모리 셀 어레이 뱅크들(BA0, BA1), 및 4개의 데이터 입출력을 구비하여 총 메모리 용량은 213×211×4 ×4 =256Mbit가 된다. 즉, 256Mbit 용량의 메모리 칩들(40-1 ~ 40-4) 각각은 13개의 어드레스 패드들(PA0 ~ PA12)을 구비하지만, 1Gbit 용량의 반도체 메모리 장치를 구현하기 위해서 256Mbit 용량의 메모리 칩들(40-1 ~ 40-4) 각각은 어드레스 패드(PA13) 및 제어 패드(DDP)를 추가적으로 구비하여야 한다. 또한, 메모리 칩들(30-1, 30-2) 각각의 로우 및 컬럼 어드레스 디코더(미도시)는 내부 로우 및 컬럼 어드레스(IRA13, ICA13) 각각에 응답하여 인에이블되도록 설계되어야 한다.
도8의 부호들은 도6에 나타낸 부호들과 동일한 부호를 나타내고, 도6에서와 마찬가지로 메모리 칩들(40-1 ~ 40-4) 각각의 패드들과 외부의 핀들이 모두 공통적으로 연결되어 있다.
도8에 나타낸 반도체 메모리 장치의 라이트/리드 동작을 설명하면 다음과 같다.
반전 칩 선택신호 핀(CSB)을 통하여 인가되는 반전 칩 선택신호에 응답하여 상부 및 하부 메모리 칩들(40-1 ~ 40-4)이 모두 인에이블된다. 그리고, 반전 로우 어드레스 스트로우브 핀(RASB)을 통하여 반전 로우 어드레스 스트로우브 명령이 인가되고, 어드레스 핀들(A0 ~ A13)을 통하여 14비트의 로우 어드레스(RA0 ~ RA13),가 인가되고, 뱅크 어드레스 핀들(BA0, BA1)을 통하여 뱅크 어드레스가 인가된다. 이때, 내부 로우 어드레스 발생회로들(42-1 ~ 42-4) 각각은 제어 패드(DDP)의 상태에 응답하여 어드레스 핀(A13)을 통하여 인가되는 로우 어드레스(RA13)를 입력하여 서로 상보적인 내부 로우 어드레스(IRA13)를 발생한다. 그리고, 발생되는 내부 로우 어드레스(IRA13)에 응답하여 상부 메모리 칩들(40-1, 40-2) 또는 하부 메모리 칩들(40-3, 40-4)의 로우 어드레스 디코더(미도시)가 인에이블된다.
그 후, 반전 컬럼 어드레스 스트로우브 핀(CASB)을 통하여 반전 컬럼 어드레스 스트로우브 명령이 인가되고, 어드레스 핀들(A1 ~ A13)을 통하여 13비트의 컬럼 어드레스(CA0 ~ CA9, CA11 ~ CA13), 및 1비트의 오토 프리차지 명령(CA10)이 인가된다. 이때, 내부 컬럼 어드레스 발생회로들(42-1 ~ 42-4) 각각은 제어 패드(DDP)의 상태에 응답하여 어드레스 핀(A13)을 통하여 인가되는 컬럼 어드레스(CA13)를 입력하여 서로 상보적인 내부 컬럼 어드레스(ICA13)를 발생한다. 그리고, 발생되는 내부 컬럼 어드레스(ICA13)에 응답하여 상부 메모리 칩들(40-1, 40-2)의 메모리 칩(40-1) 또는 메모리 칩(40-2)의 메모리 셀들(미도시)이 선택되거나, 하부 메모리 칩들(40-3, 40-4)의 메모리 칩(40-3) 또는 메모리 칩(40-1)의 메모리 셀들(미도시)이 선택된다.
이때, 반전 라이트 인에이블 신호 핀(WEB)을 통하여 반전 라이트 인에이블 신호가 인가되고, 반전 라이트 인에이블 신호에 응답하여 라이트/리드 동작이 제어된다.
그러면, 라이트/리드 명령시에 데이터 입출력 핀들(DQ0 ~ DQ3)을 통하여 선택된 하나의 메모리 칩으로/로부터 4비트의 데이터가 입/출력된다.
따라서, 도8에 나타낸 본 발명의 반도체 메모리 장치는 도6에 나타낸 반도체 메모리 장치와 마찬가지로 기존의 보드 설계를 변경할 필요가 없다. 또한, 상부와 하부의 메모리 칩들이 동시에 동작하지 않기 때문에 동작 전류 소모가 크지 않다.
도9는 도8에 나타낸 상부 및 하부 메모리 칩들(40-1 ~ 40-4)의 내부 로우 및 컬럼 어드레스(IRA13, ICA13) 발생회로의 실시예의 회로도로서, 도7의 구성에 인버터들(I10 ~ I16), NAND게이트들(NA3, NA4), CMOS전송 게이트들(C3, C4), 및 인버터들(I17, I18)로 구성된 래치(LAA)를 추가하여 구성되어 있다.
도9에서, 도7에 나타낸 소자들과 동일한 소자들은 동일 부호로 나타내었다.
도9에 나타낸 회로의 동작은 도7에 나타낸 회로의 동작 설명을 참고로 하면 쉽게 이해될 것이다.
도8의 제어 패드(DDP)와 전원전압 패드(PVDD)(또는, 전원전압 핀(VDD))사이에 퓨즈(미도시)(또는, 메탈)을 연결한 경우에, 만일 퓨즈(미도시)(또는, 메탈)을 컷팅하면 노드(A)가 "로우"레벨로 고정되고, 퓨즈(미도시)(또는, 메탈)을 컷팅하지 않으면 노드(A)가 "하이"레벨이 고정된다.
노드(A)가 "로우"레벨인 상태에서, "하이"레벨의 액티브 명령(ACT)이 인가되면 "로우"레벨의 제어신호(CONU)와 "하이"레벨의 제어신호(CONL)가 발생된다. 따라서, CMOS전송 게이트(C1)가 오프되고, CMOS전송 게이트(C2)가 온된다. 이 상태에서, 어드레스 패드(PA13)를 통하여 "하이"레벨의 로우 어드레스(RA13)가 인가되면 "로우"레벨의 내부 로우 어드레스(IRA13)를 발생하고, 어드레스 패드(PA13)를 통하여 "로우"레벨의 로우 어드레스(RA13)가 인가되면 "하이"레벨의 내부 로우 어드레스(IRA13)를 발생한다.
이 후, "하이"레벨의 라이트/리드 명령(WE/RE)이 인가되면 "로우"레벨의 제어신호(CONUU)와 "하이"레벨의 제어신호(CONLL)가 발생된다. 따라서, CMOS전송 게이트(C3)가 오프되고, CMOS전송 게이트(C4)가 온된다. 이 상태에서, 어드레스 패드(PA13)를 통하여 "하이"레벨의 컬럼 어드레스(CA13)가 인가되면 "로우"레벨의 내부 컬럼 어드레스(ICA13)를 발생하고, 어드레스 패드(PA13)를 통하여 "로우"레벨의 컬럼 어드레스(CA13)가 인가되면 "하이"레벨의 내부 컬럼 어드레스(ICA13)를 발생한다.
따라서, 액티브 명령시에 "하이"레벨의 로우 어드레스(RA13)가 인가되고 리드/라이트 명령시에 "하이"레벨의 컬럼 어드레스(CA13)가 인가되면 "로우"레벨의 내부 로우 및 컬럼 어드레스(IRA13, ICA13)가 발생되어 메모리 칩(40-1)의 메모리 셀들(미도시)이 선택되고, "로우"레벨의 로우 어드레스(RA13)와 컬럼 어드레스(CA13)가 인가되면 메모리 칩(40-4)의 메모리 셀들(미도시)이 선택된다. 그리고, "하이"레벨의 로우 어드레스(RA13)와 "로우"레벨의 컬럼 어드레스(CA13)가 인가되면 메모리 칩(40-2)의 메모리 셀들(미도시)이 선택되고, "로우"레벨의 로우 어드레스(RA13)와 "하이"레벨의 컬럼 어드레스(CA13)가 인가되면 메모리 칩(40-3)의 메모리 셀들(미도시)이 선택된다. 이와같은 방법으로 4개의 메모리 칩들(40-1 ~ 40-4)중 하나의 메모리 칩의 메모리 셀들(미도시)이 선택된다.
반면에, 노드(A)가 "하이"레벨인 상태에서, 액티브 명령시에 "하이"레벨의 로우 어드레스(RA13)와 라이트/리드 명령시에 "하이"레벨의 컬럼 어드레스(CA13)가 인가되면 메모리 칩(40-4)의 메모리 셀들(미도시)이 선택되고, "로우"레벨의 로우 어드레스(RA13)와 컬럼 어드레스(CA13)가 인가되면 메모리 칩(40-1)의 메모리 셀들(미도시)이 선택된다. 그리고, "하이"레벨의 로우 어드레스(RA13)와 "로우"레벨의 컬럼 어드레스(CA13)가 인가되면 메모리 칩(40-3)의 메모리 셀들(미도시)이 선택되고, "로우"레벨의 로우 어드레스(RA13)와 "하이"레벨의 컬럼 어드레스(CA13)가 인가되면 메모리 칩(40-2)의 메모리 셀들(미도시)이 선택된다. 이와같은 방법으로 4개의 메모리 칩들(40-1 ~ 40-4)중 하나의 메모리 칩의 메모리 셀들(미도시)이 선택된다.
즉, 본 발명의 반도체 메모리 장치는 메모리 칩들(40-1 ~ 40-4) 각각의 제어 패드(DDP) 및 어드레스 패드(PA13)에 도9에 나타낸 회로를 추가함으로써 메모리 칩들(40-1 ~ 40-4)중 하나의 메모리 칩만 동작하도록 할 수 있다.
상술한 실시예에서는 본 발명의 반도체 메모리 장치는 듀얼 다이 패키지 형태로 구현되는 것을 예로 들어 설명하였지만, 본 발명의 반도체 메모리 장치는 스택 패키지 형태로 구현될 수도 있다. 즉, 본 발명은 저용량의 메모리 칩 또는 패키지를 이용하여 고용량의 반도체 메모리 장치로 제조하는 경우에 모두 적용 가능한 방법이다.
그리고, 상술한 실시예에서는 비동기형 반도체 메모리 장치를 이용하여 설명하였지만, 동기형 반도체 메모리 장치에도 적용 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명은 복수개의 저용량의 메모리 칩 또는 패키지들을 탑재하여 고용량의 반도체 메모리 장치로 제조하는 경우에 보드의 설계를 변경할 필요가 없다.
또한, 복수개의 칩들중 하나의 칩만 동작하기 때문에 동작 전류 소모가 줄어들게 된다.

Claims (13)

  1. 저용량의 복수개의 메모리들을 탑재하고, 복수개의 어드레스 입력 핀들, 복수개의 명령어 입력 핀들, 및 복수개의 데이터 입출력 핀들을 구비하는 고용량의 반도체 메모리 장치에 있어서,
    상기 복수개의 메모리들 각각이
    복수개의 어드레스 입력단자들;
    복수개의 명령어 입력단자들;
    복수개의 데이터 입출력 단자들;
    제어 단자; 및
    상기 제어 단자의 신호에 응답하여 상기 복수개의 어드레스 입력단자들중 적어도 하나의 단자를 통하여 인가되는 어드레스를 입력하여 내부 어드레스를 발생하는 내부 어드레스 발생수단을 구비하고,
    상기 복수개의 메모리들 각각의 상기 복수개의 어드레스 입력 단자들, 상기 복수개의 명령어 입력 단자들, 및 상기 복수개의 데이터 입출력 단자들이 상기 복수개의 어드레스 입력 핀들, 상기 복수개의 명령어 입력 핀들, 및 상기 복수개의 데이터 입출력 핀들 각각에 모두 공통적으로 연결되고,
    상기 내부 어드레스에 응답하여 상기 복수개의 메모리들중 하나의 메모리가 선택되어 라이트/리드 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 내부 어드레스 발생수단은
    상기 제어 단자가 제1상태로 고정되는 경우에 상기 복수개의 어드레스 입력단자들중 적어도 하나의 단자를 통하여 인가되는 어드레스를 그대로 출력하는 제1전송수단; 및
    상기 제어 단자가 제2상태로 고정되는 경우에 상기 복수개의 어드레스 입력단자들중 적어도 하나의 단자를 통하여 인가되는 어드레스를 반전하여 출력하는 제2전송수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 제어 단자와 전압 인가 단자사이에 퓨즈 옵션을 더 구비하여,
    상기 퓨즈를 컷팅하고 하지 않음에 의해서 상기 제어 단자의 상태가 하나의 레벨로 고정되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 제어 단자와 전압 인가 단자사이에 메탈 옵션을 더 구비하여,
    상기 퓨즈를 컷팅하고 하지 않음에 의해서 상기 제어 단자의 상태가 하나의 레벨로 고정되는 것을 특징으로 하는 반도체 메모리 장치.
  5. m용량의 2개의 메모리들을 탑재하고, 복수개의 어드레스 입력 핀들, 복수개의 명령어 입력 핀들, 및 복수개의 데이터 입출력 핀들을 구비하는 2n ×m용량의반도체 메모리 장치에 있어서,
    상기 2개의 메모리들 각각이
    복수개의 어드레스 입력단자들;
    복수개의 명령어 입력단자들;
    복수개의 데이터 입출력 단자들;
    제어 단자; 및
    상기 제어 단자의 신호에 응답하여 상기 복수개의 어드레스 입력단자들중 적어도 하나의 단자를 통하여 인가되는 로우 어드레스를 반전 또는 그대로 출력하는 내부 로우 어드레스 발생수단을 구비하고,
    상기 2개의 메모리들 각각의 상기 복수개의 어드레스 입력 단자들, 상기 복수개의 명령어 입력 단자들, 및 상기 복수개의 데이터 입출력 단자들이 상기 복수개의 어드레스 입력 핀들, 상기 복수개의 명령어 입력 핀들, 및 상기 복수개의 데이터 입출력 핀들 각각에 모두 공통적으로 연결되고,
    상기 내부 어드레스에 응답하여 상기 2개의 메모리들중 하나의 메모리가 선택되어 라이트/리드 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 내부 로우 어드레스 발생수단은
    상기 복수개의 명령어 입력단자들을 통하여 인가되는 명령어가 액티브 명령이면 상기 제어 단자를 입력하여 서로 상보적인 제1 및 제2제어신호들을 발생하는 제어신호 발생회로; 및
    상기 제1제어신호에 응답하여 상기 복수개의 어드레스 입력단자들중 적어도 하나의 단자를 통하여 인가되는 어드레스를 상기 내부 로우 어드레스로 발생하고, 상기 제2제어신호에 응답하여 상기 복수개의 어드레스 입력단자들중 적어도 하나의 단자를 통하여 인가되는 어드레스를 반전하여 상기 내부 로우 어드레스로 발생하는 내부 로우 어드레스 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 반도체 메모리 장치는
    상기 제어 단자와 전압 인가 단자사이에 퓨즈 옵션을 더 구비하여,
    상기 퓨즈를 컷팅하고 하지 않음에 의해서 상기 제어 단자의 상태가 하나의 레벨로 고정되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제5항에 있어서, 상기 반도체 메모리 장치는
    상기 제어 단자와 전압 인가 단자사이에 메탈 옵션을 더 구비하여,
    상기 퓨즈를 컷팅하고 하지 않음에 의해서 상기 제어 단자의 상태가 하나의 레벨로 고정되는 것을 특징으로 하는 반도체 메모리 장치.
  9. m용량의 4개의 메모리들을 탑재하고, 복수개의 어드레스 입력 핀들, 복수개의 명령어 입력 핀들, 및 복수개의 데이터 입출력 핀들을 구비하는 2n ×m용량의 반도체 메모리 장치에 있어서,
    상기 4개의 메모리들 각각이
    복수개의 어드레스 입력단자들;
    복수개의 명령어 입력단자들;
    복수개의 데이터 입출력 단자들;
    제어 단자;
    상기 제어 단자의 신호에 응답하여 상기 복수개의 어드레스 입력단자들중 적어도 하나의 단자를 통하여 인가되는 로우 어드레스를 반전 또는 그대로 출력하는 내부 로우 어드레스 발생수단; 및
    상기 제어 단자의 신호에 응답하여 상기 복수개의 어드레스 입력단자들중 적어도 하나의 단자를 통하여 인가되는 컬럼 어드레스를 반전 또는 그대로 출력하는 내부 컬럼 어드레스 발생수단을 구비하고,
    상기 4개의 메모리들 각각의 상기 복수개의 어드레스 입력 단자들, 상기 복수개의 명령어 입력 단자들, 및 상기 복수개의 데이터 입출력 단자들이 상기 복수개의 어드레스 입력 핀들, 상기 복수개의 명령어 입력 핀들, 및 상기 복수개의 데이터 입출력 핀들 각각에 모두 공통적으로 연결되고,
    상기 내부 어드레스에 응답하여 상기 4개의 메모리들중 하나의 메모리가 선택되어 라이트/리드 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 내부 로우 어드레스 발생수단은
    상기 복수개의 명령어 입력단자들을 통하여 인가되는 명령어가 액티브 명령이면 상기 제어 단자를 입력하여 서로 상보적인 제1 및 제2제어신호들을 발생하는제어신호 발생회로; 및
    상기 제1제어신호에 응답하여 상기 복수개의 어드레스 입력단자들중 적어도 하나의 단자를 통하여 인가되는 어드레스를 상기 내부 로우 어드레스로 발생하고, 상기 제2제어신호에 응답하여 상기 복수개의 어드레스 입력단자들중 적어도 하나의 단자를 통하여 인가되는 어드레스를 반전하여 상기 내부 로우 어드레스로 발생하는 내부 어드레스 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제9항에 있어서, 상기 내부 컬럼 어드레스 발생수단은
    상기 복수개의 명령어 입력단자들을 통하여 인가되는 명령어가 라이트/리드 명령이면 상기 제어 단자를 입력하여 서로 상보적인 제3 및 제4제어신호들을 발생하는 제어신호 발생회로; 및
    상기 제3제어신호에 응답하여 상기 복수개의 어드레스 입력단자들중 적어도 하나의 단자를 통하여 인가되는 어드레스를 상기 내부 컬럼 어드레스로 발생하고, 상기 제4제어신호에 응답하여 상기 복수개의 어드레스 입력단자들중 적어도 하나의 단자를 통하여 인가되는 어드레스를 반전하여 상기 내부 컬럼 어드레스로 발생하는 내부 컬럼 어드레스 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제9항에 있어서, 상기 반도체 메모리 장치는
    상기 제어 단자와 전압 인가 단자사이에 퓨즈 옵션을 더 구비하여,
    상기 퓨즈를 컷팅하고 하지 않음에 의해서 상기 제어 단자의 상태가 하나의레벨로 고정되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제9항에 있어서, 상기 반도체 메모리 장치는
    상기 제어 단자와 전압 인가 단자사이에 메탈 옵션을 더 구비하여,
    상기 퓨즈를 컷팅하고 하지 않음에 의해서 상기 제어 단자의 상태가 하나의 레벨로 고정되는 것을 특징으로 하는 반도체 메모리 장치.
KR10-2002-0010540A 2002-02-27 2002-02-27 반도체 메모리 장치 KR100449027B1 (ko)

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