JPS63197083A - 記憶素子モジユ−ル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は複数のメモリチップを実装した記憶素子モジ
ュールに関するものである。

〔従来の技術〕

従来の記憶素子モジュール（以下、メモリモジュールと
呼称する）の−例を第１０図に示し説明する。

なお、以下では、４個のメモリチップを用いて構成した
２５６に語×４ピント構成のメモリモジュ−ルを例にし
て説明する。

図において、１ｃはモジュール基板、２はモジュールを
外部とべ気的かつ機械的に接続するモジュール端子、９
ａ、９ｂ、９ｃ、９ｄはモジュール基板１ｃ上に実装さ
れたメモリチップである。

そして、このメモリチップ９ａ〜９ｄはモジュール基板
１ｃの内部または表面の配線（以下、モジュール基板の
内部または表面の配線を単に配線と記す）により相互接
続され、また、モジュール端子２とも接続される。なお
、ＡＯ”Ａ１７は１８個のアドレスである。

メモリモジュールの接続図を第１１図に示す。

この第１１図において第１０図と同一符号のものは相当
部分を示し、メモリチップ９ａ〜９ｄは２５６に語×１
ビット構成であシ、電源ＶＴ）Ｄ　＋　Ｖｓｓｔ書き込
み制御ＲＡＷ、１８個のアドレスＡＯ−ＡＩ　？　＋チ
ップセレクトＣ８および入出力データＤＱの各端子を持
つ。これらのうち、電源ＶＤＤ　＊　”８８と書き込み
制御ＲＡＷおよび１８個のアドレスＡ　６−Ａ１７なら
びにチップセレクトＣ８は全メモリチップ９ａ〜９ｄと
モジュール端子２が配線で共通接続され、入出力データ
ＤＱは各メモリチップ別個に入出力データの配線Ｄ（ｈ
　＋　ＤＱ２　＋　ＤＱ３　＋　ＤＱ４によｐモジュー
ル端子２と接続されている。

そして、チップセレクトＣ８端子はメモリシステムを拡
張する場合に使用する端子で、ここに′Ｌ”信号を印加
するとチップは選択されデータの書き込み読み出しが可
能になるが、ここに”Ｈ”信号を印加するとチップは非
選択されデータの書き込み読み出しが禁止される。また
、通常のメモリチップは、内部のチップセレクトＣ８信
号によりチップ非選択時にはアドレスバッファ、行デコ
ーダ、入力回路、出力回路などが不活性化され、消費電
力を削減する。

つぎに動作について説明する。

まず、メモリモジュールが非選択の場合は、モジュール
端子のチンプセレク）Ｃ８を′Ｈ”にすれば、その信号
が全チップのチップセレクト面端子に伝わシ、全チップ
がチップ非選択となる。つぎに、メモリモジュールを選
択して書き込みまたは読み出しを行なう場合には、モジ
ュール端子のチンプセレク）Ｃ８を”Ｌ”にすれば、同
様に全チップがチップ選択となる。そこで、モジュール
端子のアドレスＡ、〜Ａ１７と書き込み制御Ｒ／Ｗを状
況に応じて設定すれば、各メモリチップ９ａ〜９ｄの同
じアドレスにデータを書き込みまたは読み出しすること
ができる。そして、各メモリチップ９ａ〜９ｄのＤＱ端
子は別個にモジュール端子に配線で接続されているので
、４ビツトの異なるデータをモジュール端子から並列に
入出力することができる。

したがって、２５６に語×１ビットのメモリチップを４
個（９ａ〜９ｄ　）用いて２５６に語×４ピントのメモ
リモジュールが構成される。

第１２図は他の従来のメモリモジュールの構成の一例を
示す図である。

この第１２図において第１０図と同一符号のものは相当
部分を示し、１ｄは配線が変更されたモジュール基板、
１０ａ〜１０ｄは６４に語×４ビット構成のメモリチッ
プ、１１はデコーダチップである。

メモリモジュールの接続図を第１３図に示す。

この第１３図において第１１図と同一符号のものは相当
部分を示し、電源ＶＤＤ　ｒ　ｖＳ　Ｓ　％書き込み制
御ＲＡＷとアドレスの一部分ＡＯ”Ａ１５は第１１図と
同様に全メモリチップ１０ａ〜１０ｄとモジュール端子
２が配線によって共通接続されている。また、入出力デ
ータの配線Ｄ（ｈ〜ＤＱ４も第１１図と同様に共通接続
されている。そして、モジュール端子の他のアドレスＡ
１ｇ　＋　Ａ１７とチップセレクトＣ８はデコーダチッ
プ１１の入力端子に配線で接続され、このデコーダチッ
プ１１の出力端子Ｃ８１〜Ｃ８４は各メモリチップ１０
ａ〜１０ｄの西端子に配線で別個に接続される。

つぎに動作についてデコーダチップの論理図である第１
４図を参照して説明する。

まず、メモリモジュールが非選択の場合は、モジュール
端子２のチップセレクトＣ８ｅ　”Ｈ”にする。第１４
図よシ、４つのオア回路の出力はすべて”Ｈ”となシ、
デコーダチップ１１の出力端子ｃＳｌ−ｃｓ４はすべて
′Ｈ”となる。したがって、メモリチップ１０ａ〜１０
ｄはすべてチップ非選択となる。

つぎに、メモリモジュールが選択の場合には、モジュー
ル端子２のチップセレクトｃｓを″Ｌ”にする。この場
合、アドレスＡｌ　６　＊　Ａｌ　？の２進データに応
じて、出力端子Ｃ８４％Ｃ８，の何れか１つが′″Ｌ”
となシ、他の３個は′Ｈ”となる。そして、アドレスＡ
□６ｔＡ１７が”Ｌ”、”Ｌ”だと出力端子面。

”Ｈ”、”Ｌ”だと出力端子Ｃ３ｓｔ“Ｌ”、”Ｈ”だ
と出力端子Ｃ８２，”Ｈ”、”Ｈ”だと出力端子Ｃ３，
がそれぞれＬ”になる。この結果、４個のメモリチップ
１０ｑ〜１０ｄのうち１個のみチップ選択となって書き
込み読み出し可能となシ、他の３個はチップ非選択とな
る。ここで、入出力データの配線ＤＱｌ〜ＤＱ４は共通
接続しているが、メモリチップ間で相互干渉しない。

したがって、６４に語×４ピントのメモリチップｋ　４
　＠（１０ａ　〜１０ｄ）用い、デコーダチップ１１０
機能に助けられて、２５６に語×４ビットのメモリモジ
ュールが構成される。

なお、このメモリモジュールでは、一度に１個のメモリ
チップしかチップ選択にならず、他はチップ非選択なの
で、全体の消費電力が削減できる利点がある。

〔発明が解決しようとする問題点〕

上記の第１０図に示すような従来のメモリモジュールで
は、モジュール選択時にすべてのメモリチップ９ａ〜９
ｄがチップ選択となシ、消費電力の削減がなされないと
いう問題点があった。また、モジュール化によう、語数
は増えず、ビット数のみ増加するので、ＩＭ語×１ビッ
トのように１ビツト構成のモジュールは得られないとい
う問題点があった。

また、上記第１２図に示すような従来のメモリモジュー
ルでは、デコーダチップ１１を追加する必要があるので
、材料コストおよび組み立てコストが高くなり、部品点
数およびモジュール基板１ｄ上での接点数の増大によシ
信頼性の低下を招くという問題点があった。さらに、デ
コーダチップ１１ｒ　Ｑ　） における遅延時間のために、メモリモジュールの動作速
度が遅くなるという問題点があった。

この発明は、かかる問題点を解決するためになされたも
ので、低消費電力で安価にでき、また、高信頼性にして
高速でかつ小型の記憶素子モジュールを得ることを目的
とする。

〔問題点を解決するための手段〕

この発明による記憶素子モジュールは、メモリモジュー
ル基板とこのメモリモジュール基板内部または表面に設
けられた配線を備え、上記メモリモジュール基板上に少
なくとも一組のプログラム可能な記憶素子を実装した記
憶素子モジュールであって、そのプログラム可能な記憶
素子はプログラム回路と、このプログラム回路に接続さ
れる一組の素子選択入力端子とデータ出力端子を備え、
上記一組のプログラム可能な記憶素子は互いに異なる状
態にプログラムされ、上記一組の素子選択入力端子とデ
ータ出力端子は上記配線により共通接続されているもの
である。

〔作用〕

（Ｏ） この発明においては、プログラム可能なメモリチップの
うち、プログラムされた論理回路の部分は従来例におけ
るデコーダチップの働きをする。

〔実施例〕

以下、図面に基づきこの発明の実施例全詳細に説明する
。

第１図はこの発明によるメモリモジュール（記憶素子モ
ジュール）の一実施例を示す構成図である。

図において、１ａはモジュール基板、３ａ、３ｂ。

３ｃ　、　３ｄはこのモジュール基板１ａ上に実装され
互いに異なる状態にプログラムされたプログラム可能な
記憶素子であるメモリチップで、このメモリチップ３ａ
〜３ｄは６４に語×４ピント構成である。２はモジュー
ル端子である。■ＤＤ、ｖｓｓは電源を示し、Ｒ／Ｗは
書き込み制御、ＡＯ−Ａ１７はアドレス、ＣＳはチップ
セレクト、ＤＱｒ　＋　ＤＱｘ　＋　ＤＱ３ｙＤＱ４は
入出力データの配線（モジュール端子）を示す。

第２図にこのモジュールの接続図金示す。

電源ＶＩ）Ｉ）　、　Ｖｓｓと書き込み制御ＲＡＷおよ
びアドレスＡ６−Ａ１５はもとより、アドレスＡ１６．
Ａ１７とチンプセレク）Ｃ８および入出力データの配線
（モジュール端子）　ＤＱｌ”ＤＱｎも配線によシ、メ
モリチップ３８〜３ｄとモジュール端子２が共通接続さ
れている。

そして、信号のうち、アドレスＡ１６　＋　Ａｔ　７と
チップセレクトＣ８はメモリチップ３ａ〜３ｄの一部分
に形成されたプログラム可能な論理回路４ａ〜４ｄに接
続される。この部分を詳しく示したのが第３図である。

この第３図に示すプログラム可能な論理回路４ａ〜４ｄ
を合わせると、前述の従来例で用いたデコーダチップ１
１と同じ論理回路を構成する。Ｃ３ｉｎｔはプログラム
可能な論理回路４ａ〜４ｄの出力である。なお、Ａ１６
．Ａ１７はアドレス、Ｃ８はチップセレクトである。

第４図にプログラム可能なメモリチップ３の構成を示す
。このプログラム可能なメモリチップ３はプログラム可
能な論理回路４を備え、その出力Ｃ３ｉｎｔの機能は前
述の従来例で示したメモリチップ９ａ〜９ｄ、１０ａ〜
１０ｄのｉ端子の機能に相当する。また、プログラム可
能な記憶素子であるメモリチップ３ａ〜３ｄは不純物を
ドープされた半導体を主たる構成要素として機能を果す
。そして、上記メモリテップ３ａ〜３ｄは半導体を主な
構成要素とする半導体チップまたはパッケージにアセン
ブリされた半導体チップである。

この第４図において、３１．３２はアドレスバッファ、
３３は行デコーダ、３４は列デコーダ、３５はマルチプ
レクサ、３６は入力回路、３７は出力回路である。そし
て、３８はメモリセル配列を示し、３９は内部書き込み
可能、３１０は内部出力可能を示す。

つぎにこの発明の実施例の動作全説明する。

まず、メモリモジュールが非選択の場合は、モジュール
端子のチップセレクトＣ８を”Ｈ”にする。

すると、第３図に示すプログラム可能な論理回路４ａ〜
４ｄの各出力Ｃ３ｉｎｔはすべて”Ｈ″となシ、プログ
ラム可能なメモリチップ３８〜３ｄはすべてチップ非選
択となシ、どのメモリチップへも書き込み読み出しは禁
止される。したがって、他のメモリモジュールまたはメ
モリチップとの組み合わせによるメモリシステムの拡張
は可能である。

つぎに、メモリモジュールが選択の場合には、モジュー
ル端子２のチップセレクトＣを９Ｌ”にし、アドレスＡ
Ｏ＝Ａ１７と書き込み制御Ｒ／Ｗを状況に応じて設定す
る。そして、アドレスＡ１ｇとＡ１７の２進値の組み合
わせに対応して、プログラム可能な論理回路４ａ〜４ｄ
の何れか１個の出力Ｃ３ｉｎｔが”Ｌ”になり、他の３
＠の出力Ｃ３ｉｎｔがＨ”になる。そして、アドレスＡ
１６　＊　ＡＸ　７がＬ”。

”Ｌ”だと論理回路４ｄＸ　′Ｈ”ｌ’ｌＬ”だと論理
回路４Ｃ１”Ｌ”、”Ｈ”だと論理回路４ｂ、′″Ｈ”
、′Ｈ”だと論理回路４ａの各出力Ｃ３ｉｎｔがそれぞ
れ”Ｌ”になる。この結果、“Ｌ”のＣ３ｉｎｔに対応
したプログラム可能なメモリチップ３ａ〜３ｄの何れか
１　（ｉｌのメモリチップがチップ選択となシ、このメ
モリチップに書き込み読み出しが可能である。ここで、
他のメモリチップはテップ非選択なので、入出力データ
の配線（モジュール端子）ＤＱ＋〜ＤＱ４を共通接続し
ても、メモリチップ間の相互干渉はない。そしてチップ
選択となったメモリチップ内のアドレスはＡｏ〜ＡＩ５
で決められる。この結果アドレスＡＯ”Ａ１７の２　＝
２５６に通シのアドレスの組み合わせに対して、４メモ
リチツプのいずれか１個のメモリチップの２　＝６４に
のアドレスのどれかが１対１対応をなす。

そして、書き込みか読み出しかは、書き込み制御Ｒ／Ｗ
で決められる。この書き込み制御Ｒ／’Ｗが′Ｌ”なら
ば書き込み、′Ｈ”ならば読み出しである。

書き込みデータはモジュール端子ＤＱＩ〜ＤＱ４に４ピ
ント並列に外部から与えられ、読み出しデータはチップ
選択されたメモリチップのモジュール端子ＤＱＩ−ＤＱ
４から４ビット並列に出力され、モジュール端子ＤＱ１
〜ＤＱ４に伝達する。

このようにして、このメモリモジュールは１個の２５６
に語×４ピント構成のメモリチップと同等の動作を行な
う。そして、モジュール選択時に１個のメモリチップし
かチップ選択にならないので低消費電力化が可能である
。また、デコーダテンプが不要なので、材料コストおよ
び組み立てコストが安くなる。さらに、部品点数および
モジュール基板１ａ上での接点が少ないので、高信頼性
が得られる。さらにまた、論理回路４はチップ内にある
ので、そこでの遅延時間は短かく、高速化の防げになら
ない。また、部品点数が少ない分だけモジュールサイズ
も小さくできる。

つぎに、プログラム可能な論理回路の構成を第５図に示
し、その動作を説明する。

第５図はこのプログラム可能な論理回路の一例を示す回
路図である。

図において、５ａ、５ｂ、５ｃはプログラム回路、Ｂｌ
　＋　Ｂ２　＋　Ｂ３はこのプログラム回路５ａ、５ｂ
、５ｃにそれぞれ接続される素子選択入力端子、Ｄはデ
ータ出力端子である。そして、この素子選択入力端子Ｂ
ｌ　ｓ　Ｊ　ｔ　Ｂ３はこれまでの例ではアドレスＡ１
６　＋　ＡＩ？、チップセレクトＯ８に対応し、データ
出力端子りはこれまでの例では出力Ｃ３ｉｎｔに対応す
る。

そして、プログラム回路５ａ、５ｂ、６ｃは、素子選択
入力端子Ｂ１　ｔ　Ｂ２　、Ｂｓ　ｔ−それぞれの入力
とし、Ｃ１，Ｃ２，Ｃ３を出力する。このプログラム回
路５ａ〜５ｃの各出力０１〜Ｃ３は論理回路の入力に接
続され、データ出力端子りは論理回路の出力に接続され
る。

このように、プログラム可能なメモリチップ（記憶素子
）３ａ〜３ｄは、プログラム回路５ａ〜５ｃとこのプロ
グラム回路５ａ〜５ｃにそれぞれ接続される素子選択入
力端子８１〜Ｂ３とデータ出力端子Ｄｆ、備え、この１
組のプログラム可能なメモリチップ（記憶素子）は互い
に異なる状態にプログラムされ、１組の素子選択入力端
子Ｂ１％Ｂ３とデータ出力端子りは配線によシ共通接続
されている。

プログラム回路５ａ〜５ｃの各出力Ｃ１（ｉ＝１〜３）
の論理値はプログラム回路５ａ〜５ｃにプログラムされ
た状態によシ、素子選択入力端子Ｂｉ（ｉ＝１〜３）と
同値（Ｃｉ＝Ｂｉ）または逆値（Ｃｉ−罰）のどちらか
となる。例えば、プログラム可能な論理回路４ａではＣ
Ｉ　＝Ｂｌ　ｔ　Ｃ２＝Ｗ２　＋　Ｃ３：＝　Ｂ３であ
る。

プログラム回路の実施例を第６図に示し説明する。

図において、６はヒユーズであシ、まず、このヒユーズ
６がショートしていると、点Ｃが′Ｌ”。

点ｄが′Ｈ”となり、点すがＣｉと接続される。そして
、論理値では、ｂ　＝　Ｂ　ｉなのでＣｉ　＝　Ｂ　ｉ
である。

つぎに、ヒユーズ６がオープンだと、点ｃが“Ｈ”、点
ｄが′Ｌ”となり、点ａがｃｔと接続される。そして、
論理値ではａ　＝　Ｂ　ｉなのでＣ１＝Ｂｉである。

ここで、ヒユーズ６の材料としては、半導体表面に絶縁
物を介して形成したポリＳｉまたはポリＳｔと金属化合
物または金属があシ、プログラム方法として、レーザ光
線照射による溶断法が知られている。

プログラム回路の他の実施例全第７図に示す。

図において、７ａ、７ｂは二者択一の半導体チップ内配
線で、プログラムによシ切シ替る配線を示す。そして、
この半導体チップ内配線７ａを用いるとＣ１＝Ｂｉとな
シ、半導体チップ内配線７ｂ　ｉ（ｌυ） 用いるとＣ１＝Ｂｉとなる。ここで、半導体チップ内配
線とは、半導体基板表面に不純物全ドープして形成した
導電領域または半導体基板表面上に絶縁膜を介して形成
したポリシリコン、単結晶シリコン、金属、金属とシリ
コンの化合物、または、これらの層間絶縁膜に設けられ
た開孔中の導電物を指す。そして、プログラムは、これ
らの配線層の形状または配線層にドープする不純物の種
類と量または開孔の有無の一部を変更することによシ行
なう。

以上の説明から明らかなように、プログラム回路は、出
力端子を持ち、この出力端子の状態によりプログラム可
能な記憶素子（メモリチップ）は、書き込みと読み出し
の一方もしくは両方の動作が許容または禁止され、素子
選択入力端子のとる論理値に応じて、一組のプログラム
可能な記憶素子のうち多くとも１個のみ上記動作が許容
され、他は動作が禁止されるようプログラム回路がプロ
グラムされてなるように構成されている。

なお、上記実施例では、メモリモジュールとメモリチッ
プがそれぞれ２５６に語×４ビット構成、６４に語×４
ビット構成のものを示したが、語数とビット数がメモリ
モジュールの方がメモリチップよシ大きいか等しければ
他の値であってもよい。

例えば、第１図でプログラム可能なメモリチップ３ａに
１６に語×４ビット構成のものを使用すれば、メモリモ
ジュールとして２０８に語×４ビット構成のものが得ら
れる。

また、上記実施例では、共通接続の配線はすべてモジュ
ール端子に接続されているものを示した。

しかし、この発明の他の実施例である第８図に構成図、
第９図に接続図を示した例のように、コントロールチッ
プ８をも実装したモシュールテハ、メモリチップを共通
接続する配線の一部はコントロールチップ８に接続され
、モジュール端子２には接続されていない。

なお、この第８図において、１ｂはモジュール基板、３
３〜３ｄはプログラム可能なメモリチップで、すべて異
なる状態にプログラムされている。

第９図において第２図と同一符号のものは相当部分を示
し、ｃｓ、　、　Ｃ８，はテップセレクトである。

また、上記実施例では、モジュール基板にメモリチップ
を実装する方式については言及しなかったが、直接実装
する方式と、メモリチップ全−担チツブキャリアなどの
パンケージにアセンブリした後にモジュール基板に実装
する方式とがある。

また、上記実施例では、データ入出力端子が共通のもの
を示したが、入力専用と出力専用の２種類の端子に分か
れていてもよく、読み出し専用メモリでは出力専用のみ
である。

〔発明の効果〕

以上説明したように、この発明によれば、異なる状態に
プログラムされたプログラム可能なメモリチップをモジ
ュール基板に実装し、モジュール基板表面および内部の
配線で共通接続したので、低消費電力で安価にでき、ま
た、高信頼性にして高速でかつ小型のメモリモジュール
（記憶素子モジュール）が得られる効果がある。

【図面の簡単な説明】

第１図はこの発明による記憶素子モジュールの一実施例
を示す構成図、第２図はモジュールの接続図、第３図は
第２図におけるプログラム可能な論理回路に係る部分の
詳細を示す構成図、第４図は第２図におけるプログラム
可能なメモリチップに係る部分の詳細を示す構成図、第
５図はプログラム可能な論理回路の一例を示す回路図、
第６図はプログラム回路の実施例を示す回路図、第７図
はプログラム回路の他の実施例を示す回路図、第８図お
よび第９図はこの発明の他の実施例を示す構成図、第１
０図は従来の記憶素子モジュールの一例を示す構成図、
第１１図および第１２図は記憶素子モジュールの接続図
および構成図、第１３図は記憶素子モジュールの接続図
、第１４図はデコーダチップの論理回路図である。 １ａ〜１ｄ・・・・モジュール基板、２１１１１φ令モ
ジユール端子、３ａ〜３ｄ　＠−・やプログラム可能な
メモリチップ（記憶素子）、４・・・・プログラム可能
な論理回路、５・・・・プログラム回路。 第１図 １（１ニー１；’ニー１し１１ネ之 ３ｑ〜３ｄ　：　　プログラム−巧有ゼなメモリテ・ソ
７°（零と刊瞼、童子） 第２図 健ｆ！田腸 噴　／、　ｔａ 第３図 第５図 ５ｑ〜５ｃ：　デロヂラムω路 ８１〜Ｂ３：　　素チ亙オＸ入力嶋子 Ｄ：　デー７七カ瑞５ ５ＦＪ　呻　回 第６図 第１０図 第１１図 第１２図 第１３図 第１４図

Claims (3)

【特許請求の範囲】
1. （１）メモリモジュール基板とこのメモリモジュール基
   板の内部または表面に設けられた配線を備え、前記メモ
   リモジュール基板上に少なくとも一組のプログラム可能
   な記憶素子を実装した記憶素子モジュールにおいて、前
   記プログラム可能な記憶素子はプログラム回路とこのプ
   ログラム回路に接続される一組の素子選択入力端子とデ
   ータ出力端子を備え、前記一組のプログラム可能な記憶
   素子は互いに異なる状態にプログラムされ、前記一組の
   素子選択入力端子とデータ出力端子は前記配線により共
   通接続されていることを特徴とする記憶素子モジュール
   。
2. （２）プログラム回路は、出力端子を持ち、この出力端
   子の状態によりプログラム可能な記憶素子は書き込みと
   読み出しの一方もしくは両方の動作が許容または禁止さ
   れ、素子選択入力端子のとる論理値に応じて一組のプロ
   グラム可能な記憶素子のうち多くとも１個のみ前記動作
   が許容され他は動作が禁止されるよう前記プログラム回
   路がプログラムされてなることを特徴とする特許請求の
   範囲第１項記載の記憶素子モジュール。
3. （３）プログラム可能な記憶素子が不純物をドープされ
   た半導体を主な構成要素とする半導体チップまたはパッ
   ケージにアセンブリされた該半導体チップであることを
   特徴とする特許請求の範囲第２項記載の記憶素子モジュ
   ール。