JPH0877065A

JPH0877065A - メモリ構成方式

Info

Publication number: JPH0877065A
Application number: JP6232465A
Authority: JP
Inventors: Yukinori Sugiyama; 幸範杉山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1994-09-02
Filing date: 1994-09-02
Publication date: 1996-03-22

Abstract

(57)【要約】【目的】キャッシュメモリと通常のメモリが内蔵された
ＭＰＵにおいて、キャッシュメモリと通常のメモリの両
方の消費電力を同時に大幅に削減するメモリ構成方式の
提供。【構成】ブロック内にキャッシュメモリと通常メモリと
を含むと共に複数のメモリブロックに分割して構成さ
れ、アドレスが複数のメモリブロックの一を指定する少
なくとも１ビットのメモリブロック指定フィールドを含
み、アドレスを入力し該アドレスで参照されるデータが
通常メモリとキャッシュメモリのいずれのメモリにある
かを検出するデータ位置検出部を備え、データの読み出
しの際に、まずメモリブロック指定フィールドにより複
数のメモリブロックのうちの一が選択され、該メモリブ
ロックからデータが読み出され、データ位置検出部の検
出信号に基づき、キャッシュメモリと通常メモリから読
み出されたデータのいずれか一を選択出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリの構成方式に関
し、特に、マイクロプロセッサユニット（以下「ＭＰ
Ｕ」と略記する）に、キャッシュメモリと通常にリード
／ライトが可能なメモリ（以下「通常メモリ」と略記）
が共に内蔵される場合における、キャッシュメモリと通
常メモリの構成方式に関する。

【０００２】

【従来の技術】キャッシュメモリと通常メモリを内蔵す
るＭＰＵにおける、キャッシュメモリと通常メモリの従
来のメモリ構成例を図７に示す。

【０００３】図７において、70はキャッシュメモリブロ
ック、71は通常メモリブロック、72は通常メモリのアド
レス領域を指定するレジスタ群、73は読み出すデータの
アドレスと、レジスタ群72により指定される通常メモリ
のアドレス領域と、を比較して、読み出し対象のデータ
が通常メモリ領域にあるか否かを検出する領域比較器、
74は領域比較器73の比較結果により、キャッシュメモリ
ブロック70のデータまたは通常メモリブロック71のデー
タを選択出力するデータ選択器である。

【０００４】また、701は読み出すデータのアドレス、7
02は通常メモリのアドレス領域を指定するためのアドレ
スが出力される信号群、703は領域比較器73の比較結果
を示す出力信号であり、データ選択器74に選択信号とし
て入力される。

【０００５】データ選択器74は該選択信号703に基づ
き、キャッシュメモリブロック70から出力されるデータ
704と通常メモリブロック71から出力されるデータ705の
いずれかを選択し、出力データ76として出力する。

【０００６】

【発明が解決しようとする課題】図７に示すように、従
来のキャッシュメモリと通常メモリを内蔵するＭＰＵで
は、キャッシュメモリブロック70と通常メモリブロック
71を別々に独立なブロックとして内蔵している。

【０００７】この従来のメモリの構成方式では、データ
を読み出す場合に、キャッシュメモリブロック70から読
み出すのか、通常メモリブロック71から読み出すのかを
決定するためには、領域比較器73において、多数のビッ
トについて比較演算を実行しなければならず、多くの時
間が必要とされる。

【０００８】このため、データを読み出す場合には、読
み出しサイクルの先頭では、キャッシュメモリブロック
70から読み出すのか、あるいは通常メモリブロック71か
ら読み出すのか特定できないことになる。この場合、高
速化のためには、キャッシュメモリブロック70と通常メ
モリブロック71の双方のメモリブロックから同時にデー
タを読み出すようにし、読み出しサイクルの最後で、領
域比較器73においてどちらのメモリブロックからのデー
タであるかを決定した後、データ選択器74を介して一方
のデータを選択し出力するように構成される。

【０００９】この従来のメモリ構成方式では、一回のデ
ータ読み出しにおいて、必ず一方のデータは使用しない
にも関わらず、キャッシュメモリと通常メモリの両方か
らデータを読み出しているため、消費電力が増大すると
いう問題を有する。

【００１０】キャッシュメモリの消費電力を低減するた
めの方式として、例えば特開平4-186595号公報には、セ
レクタ回路を、データアレイとセンスアンプ回路との間
に設け、中央処理装置が必要とするウェイのデータだけ
をセンスアンプ回路により増幅するキャッシュメモリ装
置が提案されている。

【００１１】しかしながら、前記特開平4-186595号公報
に開示されたキャッシュメモリ装置は、複数ウェイ（即
ち２ウェイ以上）のセットアソシアティブ方式に特化さ
れているため、ダイレクトマップ方式のキャッシュメモ
リには適応できない。

【００１２】なお、ダイレクトマップ方式は、一のキャ
ッシュエントリと一のブロック位置が一対一に対応して
固定して配置される方式をいい、ｍ（ｍ＞１）ウェイの
セットアソシアティブキャッシュとは１セットがｍブロ
ックから成り、エントリがセット内の任意のブロック位
置に配置される方式であり、ダイレクトマップ方式は１
ウェイのセットアソシアティブ方式に相当する（ダイレ
クトマップ方式とセットアソシアティブ方式の構成につ
いては、例えば、John L. Hennessy, David A.Patterso
n著, “Computer Orgnization and Design; The hardwa
re/software interface”, Morgan Kaufmann Publisher
s, Inc.刊, 1994、第７章の第502〜509頁等が参照され
る）。

【００１３】また、前記特開平4-186595号公報に開示さ
れたキャッシュメモリ装置は、キャッシュメモリに特化
されているため、通常メモリの消費電力の削減には効果
がないという問題点がある。

【００１４】また、特開平2-138647号公報には、セット
アソシアティブ方式の構成では、すべてのセットでアク
セス動作が行なわれるためすべてのビット線で充放電が
行なわれ、消費電力が大きくなるという問題を解消し
て、低消費電力化を達成するために、セット数をｍ（ｍ
＞１の整数）とするセットアソシアティブ方式のキャッ
シュメモリが１ブロック当たりｎ個（ｎ＞１は２のべき
乗）のラインで構成され、１ラインのビット数をｋビッ
トとする場合に、ｎ個のメモリアレイ部分を有してメモ
リアレイがｍ×ｋビットを１ワードとして構成したキャ
ッシュメモリが提案されている。即ち、特開平2-138647
号公報には、アドレスの数ビットを使用して、メモリア
レイを分割し、アクセス時に動作状態になるメモリアレ
イ部分を少なくして消費電力を削減するセットアソシア
ティブ方式のキャッシュメモリが開示されているが、こ
れも上記特開平4-186595号公報と同様の問題点を有す
る。

【００１５】以上述べたように、キャッシュメモリと通
常メモリを共に内蔵しているＭＰＵにおける従来のメモ
リ構成方式では、キャッシュメモリと通常メモリのうち
一方のデータは必ず使用されないにも関わらず、いずれ
のメモリからのデータ読み出しなのかを、読み出しサイ
クルの先頭では決定できないため、高速化のためやむを
えずキャッシュメモリ／通常メモリ双方のメモリのデー
タを読み出しており、消費電力が増大してしまうという
問題点がある。

【００１６】また、前記特開平4-186595号公報、及び特
開平2-138647号公報等に開示された、キャッシュメモリ
における消費電力削減方式の場合、ダイレクトマップ方
式のキャッシュメモリと、通常メモリを内蔵したＭＰＵ
の消費電力は削減することができず、キャッシュメモリ
／通常メモリから成るメモリ構成全体での消費電力の削
減は達成されないため、消費電力削減の効果が少ないと
いう問題を有している。

【００１７】従って、本発明は、前記問題点を解消し、
キャッシュメモリと通常のメモリが内蔵されたＭＰＵに
おいて、キャッシュメモリと通常のメモリの両方の消費
電力を同時に大幅に削減するメモリ構成方式を提供する
ことを目的とする。

【００１８】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、キャッシュメモリと、通常にリード／
ライトが可能なメモリ（「通常メモリ」という）と、を
含むマイクロプロセッサユニットのメモリの構成方式で
あって、ブロック内にキャッシュメモリと通常メモリと
を共に含む複数のメモリブロックに分割して構成され、
アドレスが前記複数のメモリブロックのうちの一を指定
する少なくとも１ビットから成るメモリブロック指定フ
ィールドを含み、前記アドレスを入力し、該アドレスで
参照されるデータが前記キャッシュメモリと通常メモリ
のいずれのメモリにあるかを検出するデータ位置検出部
を備え、データの読み出しの際に、まず前記メモリブロ
ック指定フィールドにより前記複数のメモリブロックの
うちの一が選択され、該選択されたメモリブロックから
データの読み出しが行なわれ、前記データ位置検出部の
検出信号に基づき、前記キャッシュメモリと通常メモリ
から読み出されたデータのいずれか一を選択出力する、
ことを特徴とするメモリ構成方式を提供する。

【００１９】本発明においては、前記メモリブロック指
定フィールドが複数ビットから成り、前記メモリブロッ
ク指定フィールドを入力しこれをデコードして、前記複
数のメモリブロックのいずれか一を選択するデコード部
を備えるように構成してもよい。例えばメモリ全体を４
ブロックに分割し、メモリブロック指定フィールドとし
て２ビット備え、デコード部が２入力４出力デコーダを
含むように構成される。

【００２０】また、本発明は、データの読み出しの際
に、前記メモリブロック指定フィールドにより、読み出
しサイクルの先頭で前記複数のメモリブロックのうちの
１つを選択することを特徴とするものである。

【００２１】さらに、本発明は、データの読み出しの際
に、前記メモリブロック指定フィールドにより選択され
たメモリブロック以外のメモリブロックの出力が非作動
状態とされることを特徴とするものである。

【００２２】そして、本発明においては、前記メモリブ
ロックに含まれるキャッシュメモリと通常メモリが、前
記ブロック内のアドレスを指定するメモリブロック内ア
ドレスフィールドにより共通にアクセスされることを特
徴としている。

【００２３】また、本発明においては、好ましくは、ア
ドレスが、少なくとも、タグフィールドと、前記複数の
メモリブロックのうちの一を選択するメモリブロック指
定フィールドと、前記メモリブロック内におけるデータ
のアドレスを指定するメモリブロック内アドレスフィー
ルドと、を含むように構成されている。

【００２４】さらに、本発明においては、好ましくは、
前記通常メモリのアドレス領域の範囲を指定する領域指
定部を備え、前記データ位置検出部が該アドレス領域の
範囲と、前記入力されたアドレスと、を比較して、該ア
ドレスで参照されるデータが前記キャッシュメモリと通
常メモリのいずれのメモリにあるかを検出するように構
成される。

【００２５】

【作用】本発明においては、ＭＰＵに内蔵されるメモリ
全体を、キャッシュメモリと通常メモリとを含む複数の
メモリブロックに分割してして構成することにより、ア
ドレスの所定ビットを用いてメモリブロックを選択する
ことにより、読み出しサイクルの先頭でどのメモリブロ
ックをアクセスするかを高速に決定することが可能とさ
れる。また、本発明によれば、全メモリブロックを同時
に動作させる必要はなく、一度のデータ読み出し時に動
作するメモリを削減することが可能となり、消費電力が
削減できる。そして、本発明によれば、特に、従来の消
費電力削減方式では不可能であった、ダイレクトマップ
方式のキャッシュメモリと通常メモリを内蔵したＭＰＵ
の消費電力の削減、およびキャッシュメモリ／通常メモ
リ全体での消費電力を削減することができる。

【００２６】

【実施例】図面を参照して、本発明の実施例を以下に説
明する。

【００２７】

【実施例１】本発明の第１の実施例について図面を参照
して説明する。図１は本発明の第１の実施例に係るキャ
ッシュメモリと通常メモリの構成を示す図であり、図２
は図１のメモリブロック10、11を説明する詳細図であ
り、図３は本実施例におけるアドレスの構成を示したも
のである。

【００２８】なお、本実施例では、キャッシュメモリは
ダイレクトマップ方式を採り、アドレスは３２ビット、
内蔵メモリ全体のサイズは８ＫByte（キロバイト）とさ
れ、そのうちキャッシュメモリのサイズが４ＫByte、通
常メモリのサイズが４ＫByteとされる。そして、メモリ
全体は２分割され、キャッシュメモリのラインサイズ
（「ブロックサイズ」ともいう）は１６Byte（＝４Byte
×４）としている。

【００２９】図１において、10、11はキャッシュメモリ
と通常メモリで構成されたメモリブロック、12は通常メ
モリのアドレス領域を指定するレジスタ群、13は読み出
すデータのアドレスと、レジスタ群12により指定される
通常メモリのアドレス領域と、を比較する領域比較器で
ある。

【００３０】また、101は読み出すデータのアドレス、1
02は通常メモリのアドレス領域の上限を指定するアドレ
スが出力される信号群、103は通常メモリのアドレス領
域の下限を指定するアドレスが出力される信号群、104
は読み出されるデータのアドレスと、通常メモリのアド
レス領域と、を比較して、その比較結果を示す通常メモ
リ領域信号、105はメモリブロック10から出力されるデ
ータ、106はメモリブロック11から出力されるデータで
ある。

【００３１】図１を参照して、本実施例における、読み
出し動作の際のデータの流れを説明する。

【００３２】内蔵メモリのデータが読み出される場合に
は、まずマイクロプロセッサ（不図示）にてアドレスが
生成され、これがアドレス101として出力される。

【００３３】アドレス101は、メモリブロック10と11に
入力され、該当アドレスのデータが選択される。

【００３４】アドレス101は、領域比較器13にも入力さ
れ、領域比較器13にて、通常メモリのアドレス領域の上
限と下限102、103を参照してアドレス値が通常メモリ領
域に属するか否かが検出される。

【００３５】本実施例において、メモリブロック10、11
は入力されたアドレス101の１ビットによりいずれか一
方が選択され、一度には、選択されたメモリブロックだ
けが動作するものとし、他方のメモリブロック（非選択
のメモリブロック）は動作しないように構成されてい
る。

【００３６】選択されたメモリブロックは、入力された
アドレス101により、該メモリブロック内のキャッシュ
メモリと通常メモリを共にアクセスし、キャッシュメモ
リと通常メモリからそれぞれデータを読み出す。

【００３７】そして、領域比較器13により生成される通
常メモリ領域信号104がアクティブの場合、即ち、読み
出すデータが通常メモリ領域にあるならば、通常メモリ
から読み出したデータを出力データ107として出力し、
また、通常メモリ領域信号104がインアクティブであ
り、且つ、不図示のキャッシュヒット信号がアクティブ
である場合には、キャッシュメモリから読み出したデー
タを出力データ107として出力する。その際、動作しな
い方のメモリブロックは出力がフローティング状態とさ
れる。

【００３８】次に、図２を参照して、本実施例の実現手
法について詳細な説明を行う。

【００３９】図２において、10、11は、図１のメモリブ
ロック10、11に対応するメモリブロック、20、24はメモ
リセルを並べたメモリアレイ、21、25はアドレスの一部
をデコードし、メモリアレイ20、24のワード線213、215
を駆動するＸデコーダ、22、26はＸデコーダ21、25に入
力されたアドレス以外の残りのアドレスをデコードし、
メモリアレイ20、24のビット線214、216を選択するＹセ
レクタ、である。

【００４０】また、23、27は、対応するメモリブロック
10、11がアクセスされた場合のみ、そのデータを外部に
出力する出力バッファ、28はキャッシュメモリに格納さ
れているデータのアドレスのインデックス部に対応する
タグが記憶されたタグメモリであり、キャッシュアクセ
ス時にアドレスの所定のビットフィールド（インデック
ス部）を参照してその内容が読み出される。29はタグメ
モリ28から読み出されたタグ部と現在のアドレスのタグ
部とを比較する比較器、である。

【００４１】201は読み出されるデータのアドレス、202
はメモリブロック10、11のどちらのメモリブロックから
データを読み出すかを指定するメモリブロック指定ビッ
ト、203はメモリブロック10、11のＸデコーダ21、25に
入力されるメモリブロック内アドレスの一部であり、ア
ドレス201の一部分を構成している。

【００４２】204はキャッシュメモリのヒット／ミスヒ
ットを決定するために、タグメモリ28に入力されるアド
レスのインデックス部、205はキャッシュメモリのヒッ
ト／ミスヒットを決定するために、タグメモリ28の出力
と比較されるアドレスのタグ部、206はタグメモリ28の
出力信号であってタグメモリ28に入力されたインデック
ス部204に対応するタグ部を示している。207はタグメモ
リ28から出力されたタグ部206と現在のアドレスのタグ
部205の比較結果により生成されるキャッシュヒット信
号、である。

【００４３】208は、図１の領域比較器13にて生成され
る通常メモリ領域信号104に相当し、通常メモリ領域信
号208が、アクティブの時には、読み出されたデータが
通常メモリ領域に、インアクティブの時には、読み出さ
れたデータがキャッシュメモリ領域に存在することをそ
れぞれ示す。

【００４４】209はメモリブロック10、11のＹセレクタ2
2、26に入力されるメモリブロック内アドレスの残りで
あり、アドレス201の一部分を構成している。210はメモ
リブロック10のＹセレクタ22の出力、211はメモリブロ
ック11のＹセレクタ26の出力、212は全メモリブロック
からの出力、すなわち読み出されたデータである。

【００４５】上述したように、アドレス201は、タグメ
モリ28とメモリブロック10、11双方に入力される。

【００４６】図３に、本実施例（内蔵メモリ全体のサイ
ズが８ＫByte、即ちキャッシュメモリ４ＫByteと通常メ
モリ４ＫByte、を２つのブロックに分割して構成され、
ラインブロックのサイズは１６Byteとされる）における
アドレス201の構成例を示す。

【００４７】図２のタグメモリ28にインデックス部204
として入力されるのは、図３（A）に示した論理的なア
ドレス３２ビットにおいて、インデックス部を構成する
８ビット（最下位ビット（LSB）側から数えて第５〜12
ビット）である。すなわち、タグメモリ28においては、
インデックス部204により２５６個のエントリがアクセ
スされる。

【００４８】タグメモリ28は、キャッシュメモリに格納
されているデータのアドレスのタグ部の20ビットを記憶
しており、入力されたアドレス201のインデックス部204
でアクセスされたタグ部206を出力する。

【００４９】タグメモリ28が出力するタグ部206と、読
み出されるデータのアドレスのタグ部205と、が、比較
器29により比較され、キャッシュがヒットしたか否かが
決定される。すなわち、タグメモリ28が出力する部206
と読み出されるデータのアドレスのタグ部205とが一致
した場合に、キャッシュヒット信号207がアクティブ
（ヒット状態）とされ、タグメモリ28が出力するタグ部
206と、読み出されるデータのアドレスのタグ部205とが
不一致の場合、ミスヒットとされる。なお、キャッシュ
メモリのブロックデータの有効性を示すバリッドビット
（不図示）をエントリ毎に設け、タグメモリ28が出力す
るタグ部206とアドレスのタグ部205とが一致した場合
で、且つバリッドビットがオン状態の時にのみ、キャッ
シュヒット信号207をアクティブとするようにしてもよ
いことは勿論である。

【００５０】一方、メモリブロック10、11には、図３
（B）に示すメモリブロック内アドレスの９ビット（LSB
側から数えて第３〜11ビット）と、メモリブロック指定
ビットの１ビットが入力される。

【００５１】図３（B）に示すメモリブロック内アドレ
ス（９ビット）は、メモリブロック内アドレスの一部20
3とメモリブロック内アドレスの残り209に分割され、そ
れぞれＸデコーダ21、25とＹデコーダ22、26に入力され
る。

【００５２】Ｘデコーダ21は、入力されたメモリブロッ
ク内アドレスの一部203をデコードし、メモリアレイ2
0、24に接続されるワード線213、215のうちの選択され
たワード線を駆動する。

【００５３】メモリアレイ20、24は、ワード線が駆動さ
れると、対応するビット線対214、216をメモリセル（不
図示）に記憶された記憶情報に従って駆動する。

【００５４】Ｙセレクタ22、26は、メモリブロック内ア
ドレスの残り209により、メモリアレイ20、24から出力
されるビット線対から、キャッシュメモリからの３２ビ
ット分と、通常メモリからの３２ビット分を選択し、通
常メモリ領域信号208に基づき、３２ビット分のデータ
が出力バッファ23、27を介して出力される。

【００５５】その際、通常メモリ領域信号208がアクテ
ィブの時に出力される出力データ212は通常メモリに内
蔵されたデータとなり、通常メモリ領域信号208がイン
アクティブの時に出力される出力データ212はキャッシ
ュメモリに内蔵されたデータとなる。また、出力バッフ
ァ23、27は、好ましくは、メモリブロック指定ビット20
2を出力制御信号とする３値状態バッファから成り、例
えばメモリブロック指定ビット202が“０”の時は出力
バッファ23がイネーブルとされ（メモリブロック10が作
動状態）、出力バッファ24はディスエーブル（出力が高
インピーダンス状態）とされ、メモリブロック指定ビッ
ト202が“１”の時は出力バッファ27がイネーブルとさ
れ（メモリブロック11が作動状態）、出力バッファ23が
ディスエーブルとされるように構成される。

【００５６】さらに、通常メモリ領域信号208がインア
クティブの時のデータ、すなわちキャッシュメモリに格
納されたデータについては、前述の比較器29におけるタ
グ部の比較に基づくヒット／ミスヒット判定結果を示す
ヒット信号207により、該データが使用されるかどうか
が決定される。

【００５７】メモリブロック指定ビット202は、メモリ
ブロック10、11を選択するために用いられる。この選択
は１ビットで行うため非常に高速に実行することができ
る。即ち、読み出しサイクルの先頭でいずれのメモリブ
ロックをアクセスするのかを決定することができる。

【００５８】メモリブロック10、11のうち、メモリブロ
ック指定ビット202で選択された側のメモリブロック
は、上記説明に従い、データ読み出し動作を実行し、デ
ータを出力するが、選択されない側のメモリブロックで
は、データ読み出し動作は実行されず、メモリアレイの
ビット線対は充電状態に保持させるため、電力を消費し
ない。このため、一度のデータ読み出しで動作するメモ
リが半減し、消費電力を大幅に削減している。

【００５９】図８を参照して、本実施例における、図３
（B）に示したメモリブロック内アドレス（９ビット）
に基づくメモリブロック内のメモリのアドレッシングを
説明する。本実施例においては、前記の如く、メモリブ
ロック10、11はいずれもキャッシュメモリ２ＫByteと通
常メモリ２ＫＢbyteとから構成され、キャッシュメモリ
と通常メモリは同一のメモリブロック内アドレスで読み
出される。

【００６０】図８を参照して、メモリブロック内のキャ
ッシュメモリ（２ＫＢbyte）はラインサイズ（「ブロッ
クサイズ」ともいう）が１６Byte（４×32ビット＝128
ビット）とされ、128のエントリから構成される（即ち1
6×128＝２ＫByte）。

【００６１】３２ビットのアドレス内のメモリブロック
内アドレス（９ビット）のうち、上位７ビットがインデ
ックスとして０から１２７までの１２８個のエントリの
いずれか一を選択し、選択されたブロック内の４つのワ
ード・データ（１ワードは４Byte＝32ビットとする）が
並列に出力される。

【００６２】メモリブロック内アドレス（９ビット）の
うち、下位２ビットが、１６バイト（４ワード）のブロ
ックデータのうちのいずれか一のワードを選択するブロ
ックオフセットとして４入力１出力マルチプレクサ（Mu
x）の選択信号端子に入力され、メモリから出力された
４つのワード・データのうち選択されたいずれか一がマ
ルチプレクサ（Mux）から出力される。

【００６３】キャッシュメモリにおいて、ブロックデー
タに対応するタグ部等は、図２のタグメモリ28内に設け
られており、図８には、キャッシュメモリのデータ部の
みを示している。通常メモリのアドレッシングもキャッ
シュメモリと同様にして行なわれる。なお、本実施例に
おいては、前記の如く、タグメモリ28は２５６エントリ
を有し、それぞれ１２８エントリから成るメモリブロッ
ク10、11の双方のアクセスに対応している。

【００６４】前記の如く、本実施例では、キャッシュメ
モリと通常メモリからそれぞれ出力された２つのワード
・データ（３２ビット）のうち、通常メモリ領域信号20
8に基づき、いずれか一方が出力される。図３(B)、及び
図８において、３２ビットアドレスにおけるLSBから２
ビット分のワード内オフセットは、出力された３２ビッ
トのワード内（４Byte）のバイトアクセス用等のための
オフセットを指定するものである。

【００６５】以上の通り、本実施例においては、メモリ
ブロック10、11の選択は、アドレス信号中のメモリブロ
ック指定ビット202（１ビット）で行うため非常に高速
に実行され、読み出しサイクルの先頭でどちらのメモリ
ブロックをアクセスするのかが決定される。そして、選
択されない側のメモリブロックでは、データ読み出し動
作は実行されず、メモリアレイのビット線対は充電状態
に保持させるため、電力を消費せず、このため、本実施
例は消費電力の大幅な削減を可能とするものである。

【００６６】

【実施例２】次に、本発明の第２の実施例について図面
を参照して説明する。

【００６７】図４は本発明の第２の実施例における、キ
ャッシュメモリと通常メモリの構成例を示す図である。

【００６８】本実施例では、キャッシュメモリはダイレ
クトマップ方式とされ、アドレスは３２ビット構成とさ
れる。また、内蔵メモリ全体のサイズは８ＫByte（キロ
バイト）とされ、このうちキャッシュメモリのサイズが
４ＫByte、通常メモリのサイズが４ＫByte、そし全体を
４分割し、キャッシュメモリのラインサイズ（「ブロッ
クサイズ」ともいう）は１６Byteとした。各メモリブロ
ック内のキャッシュメモリと通常メモリのサイズはそれ
ぞれ１ＫByteとされる。

【００６９】図４において、40、41、42、及び43は、キ
ャッシュメモリと通常メモリで構成されたメモリブロッ
ク、44は通常メモリのアドレス領域を指定するレジスタ
群、45は読み出すデータのアドレスと、レジスタ群44に
より指定される通常メモリのアドレス領域と、を比較す
る領域比較器、401は読み出すデータのアドレス、402は
通常メモリのアドレス領域の上限を指定するアドレスが
出力される信号群、403は通常メモリのアドレス領域の
下限を指定するアドレスが出力される信号群、404は領
域比較器45の出力信号であり、読み出されるデータのア
ドレスと、通常メモリのアドレス領域と、を比較してそ
の結果を出力する通常メモリ領域信号、405は読み出さ
れた出力データである。

【００７０】図５は、図４のメモリブロック40、41、4
2、43を説明する詳細図である。

【００７１】図５において、50は２ビットのメモリブロ
ック指定ビットを４ビットにデコードする２−４デコー
ダ、51、52、53、54は、図４のメモリブロック40、41、
42、43に対応するメモリブロックで、各メモリブロック
の構成は、ほぼ図２の前記第１の実施例のメモリブロッ
ク10、11の構成と同一である。

【００７２】55はキャッシュメモリに格納されているデ
ータのアドレスのインデックス部に対応するタグ部が記
憶され、キャッシュアクセス時にその内容が調べられる
タグメモリ、56はタグメモリ55から読み出されたタグ部
と読み出されるデータのアドレスのタグ部とを比較する
比較器である。

【００７３】501は読み出されるデータのアドレス、502
は、メモリブロック51、52、53、54のうちのいずれのメ
モリブロックからデータを読み出すかを決定するメモリ
ブロック指定ビット、503、504、505、506は、メモリブ
ロック51、53、52、54のそれぞれに対する選択信号であ
る。

【００７４】507は、各メモリブロック内のどのデータ
を読み出すのかを指定するメモリブロック内アドレス、
508はキャッシュのヒット／ミスヒットを決定するため
にタグメモリ55に入力されるアドレスのインデックス
部、509は入力されたインデックス部508に対応してタグ
メモリ55から読み出されたタグ部である。

【００７５】510はキャッシュのヒット／ミスヒットを
決定するために、タグメモリ55の出力されるタグ部509
と比較されるアドレス501のタグ部、511はタグメモリ55
の出力されるタグ部509と読み出されるデータのアドレ
ス501のタグ部510との比較器56における比較結果により
生成されるキャッシュヒット信号である。

【００７６】また、512は図４の領域比較器45で生成さ
れる通常メモリ領域信号であり、現在のデータが通常メ
モリ領域に存在することを示す。513は読み出された出
力データである。

【００７７】上記構成から成る本実施例と、前記第１の
実施例との相異点は、図４に示すように、メモリブロッ
クを４分割にしたことである。

【００７８】このため、本実施例においては、アドレス
構成は、図６に示すように、タグ部が２０ビット、メモ
リブロック指定ビットが２ビット、メモリブロック内ア
ドレスが８ビット、ワード内オフセットが２ビットとい
う構成とされている。各メモリブロック内において、キ
ャッシュメモリと通常メモリ（ともに１ＫByte）は、同
一のメモリブロック内アドレスでアクセスされ、より詳
細には、メモリブロック内アドレス（８ビット）の上位
６ビットが６４個のエントリ（各エントリのラインサイ
ズは１６Byte）をアクセスし、メモリブロック内アドレ
ス（８ビット）の下位２ビットが、読み出された４ワー
ド（１６Byte）のいずれか一を選択する。

【００７９】メモリブロック指定ビット502が２ビット
になったことにより、図５に示すように、２−４デコー
ダ50が設けられているが、この回路の規模は小さく、ま
た、高速に動作させることが可能である。

【００８０】このため、本実施例では、データ読み出し
動作において、前記第１の実施例と同様に、アドレス50
1内のメモリブロック指定ビット502を２−４デコーダ50
でデコードし、読み出しサイクルの先頭で、４つのメモ
リブロック51、52、53、54のうちのいずれのメモリブロ
ックからデータを読み出すのかが決定され、選択された
メモリブロックから、メモリブロック内アドレス507で
指定される、キャッシュメモリと通常メモリの２つのデ
ータを読み出し、さらに、通常メモリ領域信号512で、
それらのデータのどちらか１つを選択して、出力データ
513として出力する。

【００８１】このように、本実施例を用いることによっ
ても、消費電力を大幅に削減することが可能である。な
お、本実施例では、２−４デコーダ50の処理時間だけス
ピードは僅かに遅くなるものの、メモリを４分割してい
るため、一度の読み出しで動作するメモリは全体の1/4
とされ、前記第１の実施例より消費電力削減の効果は大
きい。

【００８２】以上、本発明を上記各実施例に即して説明
したが、本発明は上記態様にのみ限定されるものでな
く、本発明の原理に準ずる各種態様を含む。例えば、上
記実施例では、アドレス、データのビット幅がいずれも
３２ビットのマイクロプロセッサを参照して説明した
が、本発明は他のビット幅のマイクロプロセッサのメモ
リシステムにも適用できることは勿論である。また、図
面に示したアドレス構成のビット配置等もあくまで説明
のためのものである。そして、本実施例では、キャッシ
ュメモリとして、従来の消費電力削減方式ではその消費
電力の削減が不可能であったダイレクトマップ方式のキ
ャッシュメモリを例として、本発明を説明したが、本発
明におけるキャッシュメモリはダイレクトマップ方式に
のみ限定されるものではない。

【００８３】

【発明の効果】以上説明したように、本発明によれば、
キャッシュメモリと通常メモリを共に内蔵するＭＰＵに
おいて、キャッシュメモリと通常メモリとを同一メモリ
ブロックに構成して、メモリ全体を複数のメモリブロッ
クに分割し、アドレス信号中にメモリブロック指定ビッ
トを設け、読み出しサイクルの先頭でどのメモリブロッ
クをアクセスするかを高速に決定することが可能とされ
る。すなわち、本発明によれば、読み出しサイクルの先
頭でアクセス対象のメモリブロックが決定できるため、
全メモリブロックを同時に並列に動作させることが不要
とされ、一度のデータ読み出しにおいて動作するメモリ
を削減し、消費電力を削減することができる。

【００８４】本発明によれば、特に、従来の消費電力削
減方式では消費電力の削減が不可能であった、ダイレク
トマップ方式のキャッシュメモリと、通常メモリとを内
蔵したＭＰＵの消費電力を削減することができると共
に、キャッシュメモリ／通常メモリ全体における消費電
力を削減することができるという効果を有し、実用的な
価値は極めて高い。

【００８５】また、本発明においては、キャッシュメモ
リと通常メモリが内蔵されたＭＰＵにおいて、ＭＰＵに
内蔵されるメモリ全体を、４個又はそれ以上の複数のメ
モリブロックに分割し、各メモリブロックはキャッシュ
メモリと通常メモリを備え、アドレス信号からデコーダ
を介して一のメモリブロックを選択するように構成し、
た場合にも、デコーダの処理時間だけスピードは僅かに
遅くなるものの、消費電力削減の効果は更に大きくな
る。

【００８６】さらに、本発明は、請求項３〜７に記載さ
れた、各種好ましい態様によっても、同様にして上記効
果を達成している。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るキャッシュメモリ
と通常メモリの構成を示すブロック図である。

【図２】本発明の第１の実施例におけるメモリブロック
の詳細図である。

【図３】本発明の第１の実施例（内蔵メモリ全体のサイ
ズが８ＫByte、即ちキャッシュメモリ４ＫByte、通常メ
モリ４ＫByte、を２つのメモリブロックに分割し、ライ
ンブロックのサイズは１６Byte）におけるアドレスの構
成例を示す図である。（A）論理的なアドレスの構成を示す図である。（B）メモリブロックで実際に用いられるアドレスの
構成を示す図である。

【図４】本発明の第２の実施例に係るキャッシュメモリ
と通常メモリの構成を示すブロック図である。

【図５】本発明の第２の実施例におけるメモリブロック
の詳細図である。

【図６】本発明の第２の実施例（内蔵メモリ全体のサイ
ズが８ＫByte、即ちキャッシュメモリ４ＫByte、通常メ
モリ４ＫByte、を４つのメモリブロックに分割し、ライ
ンブロックのサイズは１６Byte）におけるアドレスの構
成を示す図である。

【図７】従来のキャッシュメモリと通常メモリの構成図
である。

【図８】本発明の第１の実施例における、メモリブロッ
ク内アドレスによるアドレッシングを説明する図であ
る。

【符号の説明】

10、11、40、41、42、43、51、52、53、54 メモリブロ
ック 12、44 通常メモリ領域指定レジスタ群 13、45 領域比較器 20、24 メモリアレイ 21、25 Ｘデコーダ 22、26 Ｙセレクタ 23、27 出力バッファ 28、55 タグメモリ 29、56 比較器 50 ２−４デコーダ 101、201、401、501 アドレス 102、402 通常メモリ領域上限指定信号 103、403 通常メモリ領域下限指定信号 104、208、404、512 通常メモリ領域信号 105、106 メモリブロックの出力データ 107、212、405、513 出力データ 202 メモリブロック指定ビット 203 メモリブロック内アドレスの一部 204、508 インデックス部 205、510 タグ部 206、509 タグメモリが出力するタグ部 207、511 キャッシュヒット信号 209 メモリブロック内アドレスの残り 210、211 Ｙセレクタ出力 502 メモリブロック指定ビット（２ビット） 503、504、505、506 メモリブロック選択信号 507 メモリブロック内アドレス

Claims

【特許請求の範囲】

【請求項１】キャッシュメモリと、通常にリード／ライ
トが可能なメモリ（「通常メモリ」という）と、を含む
マイクロプロセッサユニットのメモリの構成方式であっ
て、ブロック内にキャッシュメモリと通常メモリとを共に含
む複数のメモリブロックに分割して構成され、アドレスが前記複数のメモリブロックのうちの一を指定
する少なくとも１ビットから成るメモリブロック指定フ
ィールドを含み、前記アドレスを入力し、該アドレスで参照されるデータ
が前記キャッシュメモリと通常メモリのいずれのメモリ
にあるかを検出するデータ位置検出部を備え、データの読み出しの際に、まず前記メモリブロック指定
フィールドにより前記複数のメモリブロックのうちの一
が選択され、該選択されたメモリブロックからデータの読み出しが行
なわれ、前記データ位置検出部の検出信号に基づき、前記キャッ
シュメモリと通常メモリから読み出されたデータのいず
れか一を選択出力する、ことを特徴とするメモリ構成方式。
【請求項２】前記メモリブロック指定フィールドが複数
ビットから成り、前記メモリブロック指定フィールドを
入力しこれをデコードして、前記複数のメモリブロック
のいずれか一を選択するデコード部を備えたことを特徴
とする請求項１記載のメモリ構成方式。
【請求項３】データの読み出しの際に、前記メモリブロ
ック指定フィールドにより、読み出しサイクルの先頭で
前記複数のメモリブロックのうちの１つを選択すること
を特徴とする請求項１又は２記載のメモリ構成方式。
【請求項４】データの読み出しの際に、前記メモリブロ
ック指定フィールドにより選択されたメモリブロック以
外のメモリブロックの出力が非作動状態とされることを
特徴とする請求項１又は２記載のメモリ構成方式。
【請求項５】前記メモリブロックに含まれるキャッシュ
メモリと通常メモリが、前記メモリブロック内のアドレ
スを指定するメモリブロック内アドレスフィールドによ
り共通にアクセスされることを特徴とする請求項１又は
２記載のメモリ構成方式。
【請求項６】前記アドレスが、少なくとも、タグフィー
ルドと、前記複数のメモリブロックのうちの一を選択す
るメモリブロック指定フィールドと、前記メモリブロッ
ク内におけるデータのアドレスを指定するメモリブロッ
ク内アドレスフィールドと、を含むことを特徴とする請
求項１又は２記載のメモリ構成方式。
【請求項７】前記通常メモリのアドレス領域の範囲を指
定する手段を備え、前記データ位置検出部が該アドレス
領域の範囲と、前記入力されたアドレスと、を比較し
て、該アドレスで参照されるデータが前記キャッシュメ
モリと通常メモリのいずれのメモリにあるかを検出する
ことを特徴とする請求項１又は２記載のメモリ構成方
式。