JP3181001B2 - キャッシュ・メモリ・システム並びにキャッシュ・メモリ・アクセス方法及びシステム - Google Patents

キャッシュ・メモリ・システム並びにキャッシュ・メモリ・アクセス方法及びシステム

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JP3181001B2
JP3181001B2 JP09029994A JP9029994A JP3181001B2 JP 3181001 B2 JP3181001 B2 JP 3181001B2 JP 09029994 A JP09029994 A JP 09029994A JP 9029994 A JP9029994 A JP 9029994A JP 3181001 B2 JP3181001 B2 JP 3181001B2
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    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0864—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using pseudo-associative means, e.g. set-associative or hashing

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデータ処理システムに関
し、特に、こうしたデータ処理システムにより使用され
るメモリ・キャッシュに関する。
【０００２】
【従来の技術】キャッシュは小容量で高速なメモリであ
り、大容量のメモリを使用する装置と大容量の低速な主
メモリとの間のバッファとして機能する。キャッシュの
目的は平均メモリ・アクセス時間を低減することであ
る。キャッシュはソフトウェア・プログラムの２つの特
性すなわち空間的局所性及び時間的局所性により効果的
である。空間的局所性とは、プログラムは一般に順次的
に実行されるサブルーチン及びプロシージャにより構成
されるために、これらがそのアドレスが最も近いデータ
及び命令をしばしば使用することを意味する。時間的局
所性は、多くのプログラムがループを含み、リスト及び
アレイ内に並ぶデータを処理するために、最近使用され
た情報が旧情報よりも再使用される可能性が高いことを
認識する。
【０００３】メモリ・キャッシュはデータ処理システム
において、こうしたデータ処理システム内のマイクロプ
ロセッサまたは実行ユニットにより統計的に使用される
可能性の高い命令またはデータを保持することにより、
システム性能を改良する。こうした使用の可能性は、一
般に、現在実行中の命令または現在アクセスされるデー
タに極めて接近する命令／データにおいて存在すると見
なされる。図１を参照すると、高速メモリ・キャッシュ
１１は、こうした命令またはデータをマイクロプロセッ
サまたはＣＰＵ（実行ユニット）９に迅速に提供し、そ
れによりプロセッサが低速な主メモリ１３をアクセスす
ることを要求される場合に生じる遅延を最小化するため
に使用される。この低速な主メモリは、例えばダイナミ
ックＲＡＭ、読出し専用メモリ（ＲＯＭ）、電気的、磁
気的または光学的ディスクまたはディスケット、または
他の型の揮発性記憶装置または不揮発性記憶装置などで
ある。
【０００４】メモリ・キャッシュの内容は、主メモリか
らの命令／データにより周期的に補充されなければなら
ない。キャッシュと主メモリ間のデータ転送レートは、
それらの間で情報を移動するためのブロック・データ転
送を使用することにより、著しく向上される。キャッシ
ュ・メモリは通常データ・ラインで編成され、各ライン
は複数のデータ・バイトまたはワードを含む。このライ
ンは、単一のバイト／ワードではなくグループ単位のバ
イト／ワードをキャッシュで転送するために使用され
る。例えば、各キャッシュ・ラインは３２バイト、６４
バイトまたは１２８バイトのデータを有する。３２バイ
トのキャッシュ・ラインでは、キャッシュ・ミスの度に
主メモリからの単一のブロック・データ転送を使用し
て、３２バイトがフェッチされる。
【０００５】キャッシュ・ミスは、キャッシュがＣＰＵ
により必要とされる命令またはデータを含まない時に発
生する。キャッシュ・ミスが発生すると、現キャッシュ
・ラインは、低速なメモリ／記憶装置から、要求値及び
後続の（ｎ−１）バイトの命令／データで再ロードされ
る（ここでｎはキャッシュ・ラインのサイズを示す）。
【０００６】しかしながら、しばしば、現キャッシュ内
に存在するラインを置換（displace）または上書きする
ことなく、特定のロード／ストア動作に対応して、メモ
リからラインをフェッチすることが有利である。非置換
性（non-displacement）に対するこの要求は、例えば、
キャッシュ内に含まれるデータに対しマトリクス演算を
実行する時に発生する。非マトリクス・データをアクセ
スする時にキャッシュ・ミスが発生する場合、既存のマ
トリクス・データを乱さずに、この非マトリクス・デー
タ値をアクセスすることが望ましい。非置換性に対する
この要求は、ロードされるラインが長い時間再使用され
ないことが知られている場合（例えばページ・フレーム
・テーブルの更新）、または１ワードだけが稀にメモリ
から読出される必要がある場合にも発生する。現在知ら
れているシステムは、キャッシュ・ラインの再ロードを
先取りする選択的なメモリ・アクセスを許可しない。
【０００７】
【発明が解決しようとする課題】本発明の目的は、改良
されたデータ処理システムを提供することである。
【０００８】本発明の別の目的は、データ処理システム
における改良された性能を提供することである。
【０００９】更に本発明の別の目的は、データ処理シス
テムにおける改良されたキャッシュを提供することであ
る。
【００１０】更に本発明の別の目的は、データ処理シス
テムにおいて要求されるキャッシュ・ライン再ロードの
回数を最小化することである。
【００１１】更に本発明の別の目的は、キャッシュ・ラ
イン再ロードをプリエンプト（preempt）しながら、選
択的にメモリをアクセスすることである。
【００１２】
【課題を解決するための手段】記憶アレイの冗長な行の
１つを使用することにより、データ・キャッシュ内に追
加のラインが提供される。記憶アレイへの入力信号によ
り、この追加ラインがいつアクセスされるかが示され
る。キャッシュ・アレイの他の行に対し実行される全て
の動作が、この追加ラインに対しても同様に実行でき
る。
【００１３】アレイセット・アソシアティビティが考慮
される場合、複数ラインが行内に配置される。例えば、
４ウェイ・セット・アソシアティビティでは、合計４本
の追加ラインが追加の行にもたらされる。キャッシュ・
ラインの余分なラインを提供するアレイ冗長行の使用
は、より多くのラインを含むようにキャッシュを拡張す
る従来方法よりも優れている。これらの従来方法は、追
加されるキャッシュ・ラインに対応するレジスタ、マル
チプレクサ及び制御論理の追加を必要とした。アレイ冗
長行を追加のキャッシュ・ラインとして使用することに
より、物理的空間及び結果的な配線の密集が最小化され
る。
【００１４】本明細書においては、理解を容易にするた
めに、１ウェイ・セット・アソシアティビティ・アレイ
について述べるが、これはＭウェイに拡張し、より多く
の "追加ライン" を提供することを妨げるものではな
い。
【００１５】
【実施例】本明細書で述べられるデータ・キャッシュの
主アレイは８行を含む。各行は２５６バイトのライン・
データを含む。追加ラインは、キャッシュ・チップの冗
長行セクションから提供され、この追加ラインに対し実
行される動作は、主アレイ行の内容に影響しない。用
語"行（row）" が使用されるが、これは特定の物理的方
向に制限されることを意味するものではない。列、対角
線または他の型の物理的方向に構成されるメモリにおい
ても、本明細書で述べられる技術を同様に使用すること
が可能である。行は、読出し、書込み、フラッシュなど
の単一の動作を使用する際にアクセスまたは動作される
複数のメモリ・ロケーションを単に意味する。
【００１６】図２は好適な実施例のメモリ・キャッシュ
１１を表す。主アレイ１０は合計８つの行をアドレスす
る３本のアドレス・ライン１２を含む。冗長行１４は、
典型的には、主アレイの行の１つが故障の場合に使用さ
れる。主アレイ内に故障が判断されると、製造工程の間
に主アレイ１０内の故障行をバイパスするために、予備
／冗長行１４の１つが使用される。悪いビットを含む行
は、通常はヒューズ・リンクを切断することにより使用
禁止とされ、冗長行がこれに代わり使用可能とされる。
主アレイ内の１行を予備／冗長行により代替可能とする
ために、予備／冗長行は、自身が置換する行と同一の論
理的外観を有さなければならない。予備／冗長行１４
は、予備／冗長行を主アレイの故障行または列の論理ロ
ケーションにマップする時、論理的に上書きされる。こ
の冗長的置換は、業界では一般に知られており、米国特
許第４６３０２４１号及び１９９１年７月１７日出願の
米国特許出願第７３１４８７号（及び対応する欧州特許
出願第５２３９９６−Ａ１号）に述べられている。
【００１７】アレイ制御論理１８（図３を参照してより
詳細に後述される）は、冗長行１４が主アレイ１０内の
他の行と同一の論理機能を有するように実現される。冗
長行１４は主アレイ行と同一の論理的外観を有するた
め、主アレイに対する"追加行"と見なすことができる。
従って、故障行に対する代替としてマップされていない
冗長行は、追加行またはキャッシュ・ラインとして使用
することが可能である。主アレイの行の代替行として使
用される場合、これを「マップ化」といい、未使用の場
合、これを「非マップ化」という。それにより主アレイ
に対する論理的拡張を提供する。これらのマップされて
いない冗長なキャッシュ・ライン（冗長非マップ化キャ
ッシュ・ライン）１４は、キャッシュの主アレイ内容を
置換または上書きすることなく、一時キャッシュ・ロケ
ーションとして使用可能である。
【００１８】"追加行"入力信号が１６に提供される。後
述されるように、この信号１６はキャッシュ制御装置に
より生成され、要求ラインが主アレイ１０内に存在する
か、主アレイ１０外の（主アレイをバイパスする）冗長
行領域１４内に存在するかに依存して、セットされる。
この信号はまた、アレイの"高位"アドレス・ビットとし
ても考慮される。この信号が論理"０"にセットされる場
合、アクセスは主アレイに対して実施され、また論理"
１"にセットされる場合、"追加行"がアクセスされる。
【００１９】図３はアレイ制御論理１８を示し、アレイ
・アドレス・デコーダ２０及びアレイ・インタフェース
２２を含む。アレイ・アドレス・デコーダは追加の行信
号１６を処理するように拡張される。この拡張は２４に
おいて、アレイ・アドレス・デコーダ２０の出力と追加
行信号１６の論理積により達成される。行信号１６はキ
ャッシュ制御装置により生成される。この追加行信号は
２４で論理積演算される以前に、２６において反転され
る。論理積演算の出力は、２３、２５及び２７で示され
るように、主アレイ１０のそれぞれの行（０乃至７）を
アクセス／許可するために使用される。追加行信号１６
は、キャッシュ１１の冗長行１４部分の追加非マップ化
行をアクセス／許可するために使用される。
【００２０】キャッシュ制御装置１８は、いつラインを
冗長行領域の"追加行"に配置するかを知らされなければ
ならない。これは、メモリからキャッシュへの再ロード
を引き起こす全てのＣＰＵ命令（すなわちロード、スト
ア、ゼロ・ライン）内に、ビットを割当てることにより
達成される。例えば、１０ビット命令は表１に示される
ように構成され、ビット５が追加行をアクセスするため
に使用される。
【００２１】
【表１】
【００２２】アプリケーション・プログラムを作成する
プログラマ（またはこの選択キャッシュを管理する知能
的コンパイラまたはオペレーティング・システム）は、
このビットを"１"にセットし、メモリから入力されるラ
インが追加行に配置されるべきことを示す。このビット
が"０"の場合、ラインは主アレイ１０に配置される。Ｃ
ＰＵ９（図１）はＯＰコード内のこのビットを解釈し、
それに従い上述のようにキャッシュの制御セクションに
伝達する。
【００２３】このビットの値は次に表２に示すように、
ラインのアドレスと一緒にタグ・テーブル内に記憶され
る。
【００２４】
【表２】 （タグ・テーブル・エントリ） 追加行 ラインのメモリ・アドレス ０または１ XXXXX
【００２５】このラインのアドレスにおいて"キャッシ
ュ・ヒット"が発生する時、タグ・テーブルに以前に記
憶された"追加行"ビットが、対応するアドレス・ビット
と一緒に制御装置からキャッシュに送られる。"キャッ
シュ・ライン"がメモリに記憶され戻す必要がある場
合、同一のキャッシュ・アドレス機構が使用される（す
なわち、追加行ビットがアクセスするラインを示すアド
レスと共に送られる）。上述のシナリオは、実行ユニッ
トのストア／ロードが発生している場合にも、キャッシ
ュの再ロード／ストアバックが発生している場合にも適
用可能であり、主アレイ動作と比較して、"追加行"を処
理するために余計な対策は要求されない。
【００２６】上述のシナリオにおいて、プログラマは単
に初期にラインが追加行に配置されるかどうかを識別す
ればよく、更に別のモニタリングまたは活動は要求され
ない。
【００２７】更に多くの"追加行"がアレイ内に設計され
る場合にも、制御装置によるそれらへのアクセスの妨げ
は存在しない。第２の"追加行"を設けるために、次の変
更が実施される。
【００２８】表１を参照して述べたのと同様にして、"
第２追加行"アドレス・ビットが命令内に割当てられ
る。（表２の）タグ・テーブルがこの新たなラインを収
容するために１ビット分広げられる。しかしながら、冗
長行領域を使用する時を示す "追加行信号" の使用はそ
のまま維持される。"追加行信号"が活動状態かまたは許
可される場合、冗長行に対してアクセスが実施され
る。"第２追加行"信号が論理 "０" の場合、追加行０が
アクセスされ、この信号が論理"１"の場合、追加行１が
アクセスされる。
【００２９】図３の追加行信号１６は、図４に示される
ように拡張される。"第２追加行"信号が３０に提供され
る。この信号３０は３２で反転され、次に３４で追加行
信号１６と論理積される。ＡＮＤ３４の出力は信号３８
で示され、冗長行１４の追加非マップ化行０をアクセス
／許可するために使用される。同様にして、 "第２追加
行" 信号３０は、３６においても追加行信号１６と論理
積される。ＡＮＤ３６の出力は信号４０で示され、冗長
行１４の追加非マップ化行１をアクセス／許可するため
に使用される。
【００３０】追加行の数は更に拡張可能であるが、この
場合、論理オーバヘッドを低減するために、例えば２対
４ウェイ、または３対８ウェイ・エンコーダなどを使用
する従来方法により、第２、第３、．．．などのアドレ
ス・ビット及びそれらに対応する信号の符号化を開始す
ることが好ましい。これは従来の既知の技術を使用して
達成される。
【００３１】Ｍウェイ・セット・アソシアティブ・アレ
イでは、図５の４２で示されるように、１行がＭ個のラ
インを含む。従って、セット・アソシアティビティが使
用される場合、複数の "追加" ラインが冗長行にもたら
される。セット・アソシアティビティは一般に知られて
おり、本発明がセット・アソシアティビティと共存する
様子が簡単な例により示される。
【００３２】図６を参照すると、アレイ４４は４６で示
されるＹ行から構成され、各行は４８で示されるように
Ｘバイトを含む。任意のバイトをアクセスするために、
行アドレス（１〜Ｙ）及びバイト・アドレス（１〜Ｘ）
が指定されなければならない。１ラインが行全体として
定義されると、その長さはＸバイトである。この場合、
ライン及び行は同一の意味を有する。
【００３３】セット・アソシアティビティが使用される
場合、アレイ４４は図７に示されるように、選択される
セット数Ｓにもとづき、追加のグループに分割される。
セットの幅はＸ／Ｓバイト（Ｘは行の合計バイト長）で
あり、この値が新たなライン長になる。従って、Ｓセッ
トを有するアレイ行はＳ個のラインを含む。任意のバイ
トをアクセスするために、行アドレス、セット番号、及
びセット内のバイト・アドレスが、キャッシュ制御装置
により指定されなければならない。冗長行は主アレイの
行と同一の特性（すなわち幅及びアドレス指定）を有す
るため、冗長行も同様に同一のセット・アソシアティビ
ティ機構を有する。従って、追加ラインを記憶するため
に冗長行を使用することは、同様にセット・アソシアテ
ィビティにも拡張され、冗長非マップ化行は１ウェイ・
セット・アソシアティビティに対して上述されたのと同
一の技術を使用してＳ個のラインを記憶するか、または
保持することができる。
【００３４】本欄のまとめとして、本発明の構成を以下
のとおりに開示する。
【００３５】１．キャッシュ内の複数のキャッシュ・ラ
インと、１または複数のマップされていない冗長キャッ
シュ・ラインとを含むキャッシュと、上記キャッシュ
に、上記複数のキャッシュ・ラインまたは上記冗長キャ
ッシュ・ラインの１つをアクセスすることを信号で知ら
せる手段と、を含むキャッシュ・メモリ・システム。
【００３６】２．主アレイ及び冗長アレイを有するキャ
ッシュ・メモリ・システムであって、該冗長アレイがマ
ップ化及び非マップ化キャッシュ・ラインを含むものに
おいて、上記主アレイをアクセスする第１のアクセス手
段と、上記マップ化キャッシュ・ラインをアクセスする
第２のアクセス手段と、上記非マップ化キャッシュ・ラ
インをアクセスする第３のアクセス手段と、を含むキャ
ッシュ・メモリ・システム。
【００３７】３．上記２．に記載の方法において、上記
マップ化キャッシュ・ラインが上記主アレイに対する論
理上書きである、キャッシュ・メモリ・システム。
【００３８】４．上記２．に記載の方法において、上記
非マップ化キャッシュ・ラインが上記主アレイの論理拡
張である、キャッシュ・メモリ・システム。
【００３９】５．主アレイ及び冗長アレイを有するキャ
ッシュ・メモリをアクセスする方法であって、該主アレ
イが少なくとも１つの主キャッシュ・ラインを有し、該
冗長アレイが少なくとも１つの冗長非マップ化キャッシ
ュ・ラインを有するものにおいて、上記主アレイのメモ
リ・ロケーションのアドレスを生成するステップと、上
記アドレスに対応するキャッシュ・ラインをアクセスす
るステップと、上記冗長アレイをアクセスする信号を生
成するステップと、上記冗長アレイ内の冗長非マップ化
キャッシュ・ラインをアクセスするステップと、を含む
方法。
【００４０】６．主アレイ及び冗長アレイを有するキャ
ッシュ・メモリをアクセスする方法であって、該主アレ
イ及び該冗長アレイが複数のメモリ・ロケーションを有
するものにおいて、上記主アレイのメモリ・ロケーショ
ンのアドレスを生成するステップと、第１のデータを上
記主アレイの複数のメモリ・ロケーションの少なくとも
１つに読出しまたは書込みするステップと、上記冗長ア
レイをアクセスする信号を生成するステップと、上記第
１のデータを置換することなく、第２のデータを上記冗
長アレイに読出しまたは書込みするステップと、を含む
方法。
【００４１】７．主アレイ及び少なくとも１つの冗長非
マップ化キャッシュ・ラインを有するキャッシュ・メモ
リをアクセスする方法であって、該主アレイが複数のメ
モリ・ロケーションを有するものにおいて、上記少なく
とも１つの冗長非マップ化キャッシュ・ラインをアクセ
スする信号を生成するステップと、上記複数のメモリ・
ロケーションの内容を変更することなく、上記少なくと
も１つの冗長非マップ化キャッシュ・ラインをアクセス
するステップと、を含む方法。
【００４２】８．主アレイ及び冗長アレイを有するキャ
ッシュ・メモリをアクセスする方法であって、該主アレ
イが少なくとも１つの主キャッシュ・ラインを有し、該
冗長アレイが少なくとも１つの冗長キャッシュ・ライン
を有するものにおいて、上記冗長アレイをアクセスする
信号を生成するステップと、上記主アレイ内の上記少な
くとも１つの主キャッシュ・ラインを置換することな
く、上記冗長アレイ内の冗長キャッシュ・ラインをアク
セスするステップと、を含む方法。
【００４３】９．主アレイ及び冗長アレイを有するキャ
ッシュ・メモリをアクセスするシステムであって、該主
アレイが少なくとも１つの主キャッシュ・ラインを有
し、該冗長アレイが少なくとも１つの冗長キャッシュ・
ラインを有するものにおいて、上記主アレイのメモリ・
ロケーションのアドレスを生成する手段と、上記アドレ
スに対応するキャッシュ・ラインをアクセスする手段
と、上記冗長アレイをアクセスする信号を生成する手段
と、上記主アレイ内の上記少なくとも１つの主キャッシ
ュ・ラインを置換することなく、上記冗長アレイ内の冗
長キャッシュ・ラインをアクセスする手段と、を含むシ
ステム。
【００４４】１０．主アレイ及び冗長アレイを有するキ
ャッシュ・メモリをアクセスするシステムであって、該
主アレイ及び該冗長アレイが複数のメモリ・ロケーショ
ンを有するものにおいて、上記主アレイのメモリ・ロケ
ーションのアドレスを生成する手段と、第１のデータを
該主アレイの該メモリ・ロケーションの少なくとも１つ
に読出しまたは書込みする手段と、上記冗長アレイをア
クセスする信号を生成する手段と、上記第１のデータを
置換することなく、第２のデータを上記冗長アレイに読
出しまたは書込みする手段と、を含むシステム。
【００４５】１１．主アレイ及び少なくとも１つの冗長
非マップ化キャッシュ・ラインを有するキャッシュ・メ
モリをアクセスするシステムであって、該主アレイが複
数のメモリ・ロケーションを有するものにおいて、上記
少なくとも１つの冗長非マップ化キャッシュ・ラインを
アクセスする信号を生成する手段と、上記複数のメモリ
・ロケーションの内容を変更することなく、上記少なく
とも１つの冗長非マップ化キャッシュ・ラインをアクセ
スする手段と、を含むシステム。
【００４６】１２．主アレイ及び冗長アレイを有するキ
ャッシュ・メモリをアクセスするシステムであって、該
主アレイが少なくとも１つの主キャッシュ・ラインを有
し、該冗長アレイが少なくとも１つの冗長キャッシュ・
ラインを有するものにおいて、上記冗長アレイをアクセ
スする信号を生成する手段と、上記主アレイ内の上記少
なくとも１つの主キャッシュ・ラインを置換することな
く、上記冗長アレイ内の冗長キャッシュ・ラインをアク
セスする手段と、を含むシステム。
【００４７】１３．主アレイ及び非マップ化冗長アレイ
を有するキャッシュ・メモリをアクセスするシステムで
あって、該主アレイ及び該冗長アレイが複数のメモリ・
ロケーションを有するものにおいて、上記キャッシュ・
メモリに接続される中央処理ユニットと、上記キャッシ
ュ・メモリに接続される主メモリと、上記中央処理ユニ
ットにより、上記主メモリのメモリ・ロケーションのア
ドレスを生成する手段と、第１のデータを上記主アレイ
のメモリ・ロケーションに読出しまたは書込みする手段
と、上記中央処理ユニットにより、上記非マップ化冗長
アレイをアクセスする信号を生成する手段と、上記第１
のデータを置換することなく、第２のデータを上記冗長
非マップ化アレイに読出しまたは書込みする手段と、を
含むシステム。
【００４８】
【発明の効果】以上説明したように、本発明によれば、
データ処理システムにおいてキャッシュ・ライン再ロー
ドをプリエンプトし、選択的にメモリをアクセスするこ
とにより、要求されるキャッシュ・ライン再ロードの回
数を最小化し、システム・スループットを向上すること
が可能となる。
【図面の簡単な説明】
【図１】データ処理キャッシュ及びその制御システムを
示す図である。
【図２】キャッシュの全体的アレイ・ブロック及び制御
インタフェースを示す図である。
【図３】１つの追加冗長非マップ化行に対するアレイ・
ブロックのアレイ制御論理を示す図である。
【図４】２つの追加冗長非マップ化行に対するアレイ・
ブロックのアレイ制御論理を示す図である。
【図５】セット・アソシアティビティが使用される時の
複数ラインを有するアレイ行を示す図である。
【図６】１ウェイ・セット・アソシアティブ・キャッシ
ュ構成を示す図である。
【図７】Ｍウェイ・セット・アソシアティブ・キャッシ
ュ構成を示す図である。
【符号の説明】
９ ＣＰＵ １０ 主アレイ １１ 高速メモリ・キャッシュ １２ アドレス・ライン １３ 主メモリ １４ 冗長行 １６ 追加行信号 １８ アレイ制御論理 ２０ アレイ・アドレス・デコーダ ２２ アレイ・インタフェース
フロントページの続き (72)発明者 ジョージ・マリア・ブラセラス アメリカ合衆国05446、バーモント州コ ルチェスター、キャニオン・エステー ト・ドライブ 12 (72)発明者 ローレンス・カーレイ・ハウエル、ジュ ニア アメリカ合衆国78727、テキサス州オー スティン、ノースフィールド・ロード 3903 (56)参考文献 特開 昭60−15758（ＪＰ，Ａ) 特開 平３−30036（ＪＰ，Ａ)

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】複数のキャッシュ・ラインと、１または複
    数のマップされていない冗長キャッシュ・ラインとを含
    むキャッシュと、 上記キャッシュに、上記複数のキャッシュ・ラインまた
    は上記冗長キャッシュ・ラインの１つをアクセスするこ
    とを信号で知らせる手段と、 を含むキャッシュ・メモリ・システム。
  2. 【請求項２】主アレイ及び冗長アレイを有するキャッシ
    ュ・メモリ・システムであって、該冗長アレイがマップ
    化及び非マップ化キャッシュ・ラインを含むものにおい
    て、 上記主アレイをアクセスする第１のアクセス手段と、 上記マップ化キャッシュ・ラインをアクセスする第２の
    アクセス手段と、 上記非マップ化キャッシュ・ラインをアクセスする第３
    のアクセス手段と、 を含むキャッシュ・メモリ・システム。
  3. 【請求項３】上記マップ化キャッシュ・ラインが上記主
    アレイに対する論理上書きである、請求項２記載のキャ
    ッシュ・メモリ・システム。
  4. 【請求項４】上記非マップ化キャッシュ・ラインが上記
    主アレイの論理拡張である、請求項２記載のキャッシュ
    ・メモリ・システム。
  5. 【請求項５】主アレイ及び冗長アレイを有するキャッシ
    ュ・メモリをアクセスする方法であって、該主アレイが
    少なくとも１つの主キャッシュ・ラインを有し、該冗長
    アレイが少なくとも１つの冗長非マップ化キャッシュ・
    ラインを有するものにおいて、 上記主アレイのメモリ・ロケーションのアドレスを生成
    するステップと、 上記アドレスに対応するキャッシュ・ラインをアクセス
    するステップと、 上記冗長アレイをアクセスする信号を生成するステップ
    と、 上記冗長アレイ内の冗長非マップ化キャッシュ・ライン
    をアクセスするステップと、 を含む方法。
  6. 【請求項６】主アレイ及び冗長アレイを有するキャッシ
    ュ・メモリをアクセスする方法であって、該主アレイ及
    び該冗長アレイが複数のメモリ・ロケーションを有する
    ものにおいて、 上記主アレイのメモリ・ロケーションのアドレスを生成
    するステップと、 第１のデータを上記主アレイの複数のメモリ・ロケーシ
    ョンの少なくとも１つに読出しまたは書込みするステッ
    プと、 上記冗長アレイをアクセスする信号を生成するステップ
    と、 上記第１のデータを置換することなく、第２のデータを
    上記冗長アレイに読出しまたは書込みするステップと、 を含む方法。
  7. 【請求項７】主アレイ及び少なくとも１つの冗長非マッ
    プ化キャッシュ・ラインを有するキャッシュ・メモリを
    アクセスする方法であって、該主アレイが複数のメモリ
    ・ロケーションを有するものにおいて、 上記少なくとも１つの冗長非マップ化キャッシュ・ライ
    ンをアクセスする信号を生成するステップと、 上記複数のメモリ・ロケーションの内容を変更すること
    なく、上記少なくとも１つの冗長非マップ化キャッシュ
    ・ラインをアクセスするステップと、 を含む方法。
  8. 【請求項８】主アレイ及び冗長アレイを有するキャッシ
    ュ・メモリをアクセスする方法であって、該主アレイが
    少なくとも１つの主キャッシュ・ラインを有し、該冗長
    アレイが少なくとも１つの冗長キャッシュ・ラインを有
    するものにおいて、 上記冗長アレイをアクセスする信号を生成するステップ
    と、 上記主アレイ内の上記少なくとも１つの主キャッシュ・
    ラインを置換することなく、上記冗長アレイ内の冗長キ
    ャッシュ・ラインをアクセスするステップと、 を含む方法。
  9. 【請求項９】主アレイ及び冗長アレイを有するキャッシ
    ュ・メモリをアクセスするシステムであって、該主アレ
    イが少なくとも１つの主キャッシュ・ラインを有し、該
    冗長アレイが少なくとも１つの冗長キャッシュ・ライン
    を有するものにおいて、 上記主アレイのメモリ・ロケーションのアドレスを生成
    する手段と、 上記アドレスに対応するキャッシュ・ラインをアクセス
    する手段と、 上記冗長アレイをアクセスする信号を生成する手段と、 上記主アレイ内の上記少なくとも１つの主キャッシュ・
    ラインを置換することなく、上記冗長アレイ内の冗長キ
    ャッシュ・ラインをアクセスする手段と、 を含むシステム。
  10. 【請求項１０】主アレイ及び冗長アレイを有するキャッ
    シュ・メモリをアクセスするシステムであって、該主ア
    レイ及び該冗長アレイが複数のメモリ・ロケーションを
    有するものにおいて、 上記主アレイのメモリ・ロケーションのアドレスを生成
    する手段と、 第１のデータを該主アレイの該メモリ・ロケーションの
    少なくとも１つに読出しまたは書込みする手段と、 上記冗長アレイをアクセスする信号を生成する手段と、 上記第１のデータを置換することなく、第２のデータを
    上記冗長アレイに読出しまたは書込みする手段と、 を含むシステム。
  11. 【請求項１１】主アレイ及び少なくとも１つの冗長非マ
    ップ化キャッシュ・ラインを有するキャッシュ・メモリ
    をアクセスするシステムであって、該主アレイが複数の
    メモリ・ロケーションを有するものにおいて、 上記少なくとも１つの冗長非マップ化キャッシュ・ライ
    ンをアクセスする信号を生成する手段と、 上記複数のメモリ・ロケーションの内容を変更すること
    なく、上記少なくとも１つの冗長非マップ化キャッシュ
    ・ラインをアクセスする手段と、 を含むシステム。
  12. 【請求項１２】主アレイ及び冗長アレイを有するキャッ
    シュ・メモリをアクセスするシステムであって、該主ア
    レイが少なくとも１つの主キャッシュ・ラインを有し、
    該冗長アレイが少なくとも１つの冗長キャッシュ・ライ
    ンを有するものにおいて、 上記冗長アレイをアクセスする信号を生成する手段と、 上記主アレイ内の上記少なくとも１つの主キャッシュ・
    ラインを置換することなく、上記冗長アレイ内の冗長キ
    ャッシュ・ラインをアクセスする手段と、 を含むシステム。
  13. 【請求項１３】主アレイ及び非マップ化冗長アレイを有
    するキャッシュ・メモリをアクセスするシステムであっ
    て、該主アレイ及び該冗長アレイが複数のメモリ・ロケ
    ーションを有するものにおいて、 上記キャッシュ・メモリに接続される中央処理ユニット
    と、 上記キャッシュ・メモリに接続される主メモリと、 上記中央処理ユニットにより、上記主メモリのメモリ・
    ロケーションのアドレスを生成する手段と、 第１のデータを上記主アレイのメモリ・ロケーションに
    読出しまたは書込みする手段と、 上記中央処理ユニットにより、上記非マップ化冗長アレ
    イをアクセスする信号を生成する手段と、 上記第１のデータを置換することなく、第２のデータを
    上記非マップ化冗長アレイに読出しまたは書込みする手
    段と、 を含むシステム。
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