JPH0330036A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶技術さらには読み出し書込み可
能な半導体メモリの冗長回路に適用して特に有効な技術
に関し、例えばキャッシュメモリに利用して有効な技術
に関する。

［従来の技術］ 従来、バッファ記憶方式を採用したマイクロコンピュー
タにおいて、ダイナミックＲＡＭ等からなる上記憶装置
内の情報のうち使用頻度の高いものをキャッシュメモリ
内に入れておいて、これをキャッシュ・コントローラと
呼ばれる記憶管理装置によって制御して、スループット
を向上させるようにされているものがある。

ところで、従来のキャッシュメモリは、冗長回路を備え
ていなかったため、欠陥ビットを有している場合には不
良品として廃棄されていた。これは、キャッシュメモリ
ではアレイ部の記憶容量が汎用ＲＡＭほど大きくないた
め、歩留りもそれほど低くないためである． ［発明が解決しようとする課題］ しかしながら、キャッシュメモリは通常２００ピン以上
のパッケージになるため，一旦ボードに実装した後に欠
陥ビットが発見された場合には、良品と取替えるのが非
常に困難であるという問題点がある． なお、汎用ＲＡＭにおいてはメモリアレイ内の欠陥ビッ
トを含む列または行を，別に用意された予備のメモリ列
またはメモリ行と置き換えて欠陥ビットを救済する冗長
回路を設け，歩留りの向上を図ることが行なわれている
． ただし、汎用ＲＡＭにおける冗長回路は、ヒューズ等の
プログラミング素子を有するアドレス比較回路に，ヒュ
ーズを溶断もしくはそのまま残すことで欠陥アドレスを
設定し、この設定された欠陥アドレスと入力アドレスと
を比較して冗長回路への切替え信号を形成するようにし
たアドレス比較方式が一般的であった（日経マグロウヒ
ル社発行『日経エレクトロニクスＪ　１９８１年１２月
７日号、第２３９頁〜第２４５頁参照）．このような汎
用ＲＡＭにおける冗長構戊をそのままキャッシュメモリ
に適用したとしても、ボード上に実装された後に欠陥ビ
ットが発見された場合の救済を行なうことはできなかっ
た。

この発明は上記のような背景の下になされたもので，そ
の目的とするところは，キャッシュメモリのようなピン
数の多いバッファメモリの欠陥ビットを有効に救済でき
るような冗長回路技術を提供することにある． この発明の前記ならびにそのほかの目的と新規な特徴に
ついては，本明細書の記述および添附図面から明らかに
なるであろう． ［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば，下記のとおりである。

すなわち、メモリチップ内に予備メモリ列および欠陥ア
ドレス登録用のレジスタと、このレジスタに設定された
アドレスと外部より入力されたアドレスとを比較するア
ドレス比較器とを設け，両アドレスが一致した場合に予
備メモリ列が選択されるように構成するものである． ［作用］ 上記した手段によれば、電源投入時にマイクロプロセッ
サ等でレジスタに欠陥アドレスを登録しておくことによ
り，一旦ボードに実装された後であっても，チップを交
換することなく欠陥ビットを救済できるようになる。

［実施例］ 第１図には、本発明をキャッシュメモリに適用した場合
の一実施例の要部の構或が示されている．特に制限され
ないが、図中鎖４１Ａで囲まれた各回路ブロックは単結
晶シリコン基板のような一個の半導体チップ上において
形威される．同図のキャッシュメモリは，ディレクトリ
メモリ１とデータメモリ２とＬＲＵ（Ｌｅａｓｔ　　Ｒ
制御回路３とからなるメモリアレイやタグ比較器４，Ｃ
ＰＵインタフェース７、システムパスインタフェース８
等が形威されており、メインメモリが接続されたシステ
ムパスとＣＰＵバスとの間に接続される。

ディレクトリメモリ１内には、データメモリ２の同一カ
ラム位置に入っているデータのメインメモリ上でのアド
レスの上位１０数ビットがタグとして格納されている．
ＣＰＵインタフェース７を介してＣＰＵより与えられた
アドレスＡＤのうち力ラムアドレス部が、内部アドレス
パス５ａを介して，ディレクトリメモリ１とデータメモ
リ２およびＬＲＵ３に共通のデコーダ６に供給されると
、各メモリの同一カラムからアドレスタグとデータが同
時に読み出される。このうちディレクトリメモリ１から
読み出されたアドレスタグはタグ比較器４に供給される
。このタグ比較器４には、ＣＰＵからメモリアレイに与
えられたアドレスＡＤのうちタグ部ＴＡＧが供給されて
おり、ディレクトリメモリｌから読み出されたタグと比
較し、−ａ（キャッシュヒット）または不一致（ミスヒ
ット）を示す信号ＣＨが出力される。キャッシュがヒッ
トするとデータメモリ２の対応するカラム位置から読み
出されたデータが内部データバス５ｂへ出力され、ＣＰ
Ｕインタフェース７を介してＣＰＵへ供給される。一方
，ミスヒットが生じると、システムバスインタフェース
８を介してＣＰＵバスとシステムバスとが接続されてＣ
ＰＵが直接メインメモリをアクセスし、所望のデータを
得ることができるようになっている。

この実施例ではディレクトリメモリ１およびデータメモ
リ２内に予備メモリ列１ａ，２ａが設けられているとと
もに、アドレス登録レジスタ９ａ，９ｂが設けられてい
る。このアドレス登録レジスタ９ａ，９ｂのうちレジス
タ９ａには、メモリ１または２内で発見された欠陥ビッ
トを含むメモリ列のアドレス（以下，欠陥アドレスと称
する）が、また、レジスタ９ｂには、予備メモリ列１ａ
，２ａのアドレス（以下、救済アドレスと称する）がそ
れぞれ設定可能にされている． そして，上記アドレス登録レジスタ９ａ，９ｂに設定さ
れたアドレスのうち、欠陥アドレスはアドレス比較器１
０に供給され、ＣＰＵより供給されたアドレスバス５ａ
上のアドレスと比較される。

また、救済アドレスは、マルチプレクサ１１を介してデ
コーダ６に供給可能にされている。

上記マルチプレクサ１１は、上記アドレス比較器１０の
出力信号に基づいて制御され、両アドレスが一致してい
ないときはアドレスバス５ａ上のアドレスをデコーダ６
に供給し、アドレスが一致するとアドレス登録レジスタ
９ｂに設定されたアドレスをデコーダ６に供給するよう
になっている．なお、上記アドレス登録レジスタ９ａ，
９ｂへのアドレスの設定は予めチップ内にアドレスデコ
ーダ１２を設けておいて、各レジスタ９ａ，９ｂに与え
られたアドレスがＣＰＵより出力された場合にこれをデ
コーダ１２でデコードして選択信号を発生させ、そのと
きのデータバス５ｂ上のデータをレジスタ９ａ又は９ｂ
に入れることで設定できる． 上記実施例のキャッシュメモリを用いたシステムにおい
ては、ディレクトリメモリ１又はデータメモリ２内に欠
陥ビットが発見された場合、例えばシステムのイニシャ
ライズ時にソフトウェアによって欠陥ビットのアドレス
をレジスタ９ａにセットするとともに、救済アドレスを
レジスタ９ｂにセットしておく。

このようにしておくと、ＣＰＵが欠陥ビットを含むメモ
リ列をアクセスしたときに、アドレスバス５ａ上のアド
レスとレジスタ９ａ内の欠陥アドレスとが比較器１０で
比較され、一致検出信号が出力される。すると、この一
致信号によってマルチプレクサ１１が切り換えられてア
ドレスバス５ａ上のアドレスの代わりにレジスタ９ｂ内
の救済アドレスがデコーダ６に供給され、予備メモリ列
ｌａ，２ａが選択される。その結果、その予備メモリ列
１ａ，２ａに対してリード／ライトが実行されるように
なる。

なお、上記実施例では予備メモリ列１ａ，２ａを１列だ
け設けたものについて説明したが、予備メモリ列を２列
以上設けるようにしてもよい。予備メモリ列が１列だけ
の場合には、救済アドレス設定用レジスタ９ｂとマルチ
プレクサ１１を省略し、アドレス比較器１０の検出信号
に基づいて予備列を選択させることができる。

一方、予備メモリ列を２列以上設けた場合には、予備メ
モリ列の数に応じてアドレス登録レジスタ９ａ．９ｂ．
を複数対設けておく。そして、外部からアドレスが入力
されたとき，比較器１０にレジスタ９ａ内の欠陥アドレ
スを次々と送って比較してマルチプレクサ１１を切り替
えるようにすればよい。ただし，アクセス速度を落した
くない場合には、レジスタ９ａに対応してアドレス比較
ｉｌｌＯも予備メモリ列と同じ数だけ用意しておいて、
同時に複数のアドレス比較を行なうように構成してもよ
い。

また、上記アドレス登録レジスタ９ａ，９’ｂに有効ビ
ットを設けておき、レジスタ９ａへ欠陥アドレスを登録
した場合に有効ビットにＩｔ　１　１＃を立てその他の
場合は゛ｔ　Ｏ　＋″にしておく。そして、この有効ビ
ットに“Ｉ　Ｉ＋が立っているときにのみアドレス比較
器１０における比較を行ない、“Ｏ”のときは比較を行
なわずマルチプレクサ１１を常にアドレスバス５ａ側に
接続させておくようにする。このようにすれば，欠陥ビ
ットの救済を行なっていない場合のアクセス速度を速く
することができる。

さらに、上記実施例ではディレクトリメモリ１とデータ
メモリ２とでデコーダ６を共通にしたため、予備メモリ
列をディレクトリメモリ１とデータメモリ２の両方に設
けている．しかしながら、メモリの容量としては通常は
データメモリ２の方がディレクトリメモリ１よりも４倍
程度大きいので、データメモリ２にのみ予備メモリ列を
設けるようにしてもよい． その場合には，タグ比較器４でアドレスタグの比較を行
なっている間に，比較器１０における欠陥アドレスと供
給されたアドレスとの比較を行なえばよいので，欠陥ビ
ットの救済を行な毛た場合にもアクセス速度が遅くなる
ことはない．以上説明したように上記実施例においては
、メモリチップ内に予備メモリ列および欠陥アドレス登
録用レジスタと、このレジスタに設定されたアドレスと
外部より入力されたアドレスとを比較するアドレス比較
器とを設け、両アドレスが一致した場合に予備メモリ列
が選択されるように構成したので，電源投入時にマイク
ロプロセッサ等でレジスタに欠陥アドレスを登録してお
くことにより、一旦ボードに実装された後であっても，
チップを交換することなく欠陥ビットを救済できるよう
になるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく，その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない，例えば，ディレクトリメ
モリとデータメモリを複数のウェイに分割し、各ブロッ
クごとにタグ比較器を設けるとともに、データメモリ側
にはウェイ選択用のセレクタを設け、主メモリ内のブロ
ックデータをいずれのウェイにも格納できるようにした
セットアソシアティブ方式のキャッシュメモリにも適用
することができる． 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるキャッシュメモリに
適用した場合について説明したが，この発明はそれに限
定されるものでなく、画像データ用のフレームバッファ
や通信用メモリその他端子数の多いバッファメモリに広
く利用することができる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、キャッシュメモリのようなピン数の多いパッ
ファメモリを使用したシステムにおいて、一旦メモリを
ボードに実装した後であっても，チップを交換すること
なく欠陥ビットを救済することができる．

【図面の簡単な説明】

第１図は本発明をキャッシュメモリに適用した場合の一
実施例を示すブロック図である。 ５ａ・・・・内部アドレスバス、５ｂ・・・・内部デー
タパス．９ａ，９ｂ・・・・アドレス登録用レジスタ、
１０・・・・アドレス比較器、１１・・・・マルチプレ
クサ。

Claims (1)

1. 【特許請求の範囲】 １、メモリアレイ部内のいずれかのメモリ列と置換可能
   な予備メモリ列と、少なくとも欠陥アドレスを外部から
   設定可能なレジスタと、このレジスタに設定されたアド
   レスと外部より入力されたアドレスとを比較するアドレ
   ス比較器とを備え、上記アドレス比較器においてアドレ
   スの一致が検出された場合に予備メモリ列が選択される
   ように構成されていることを特徴とする半導体記憶装置
   。 ２、上記予備メモリ列を複数本有するとともに、これら
   の予備メモリ列に対応して上記欠陥アドレス登録用と予
   備メモリ列指定アドレス登録用のレジスタ対を備え、外
   部入力アドレスが登録された欠陥アドレスと一致した場
   合に上記予備メモリ列指定アドレスがメモリアレイ部の
   デコーダに供給されるように構成されていることを特徴
   とする請求項１記載の半導体記憶装置。 ３、上記レジスタに対応して、レジスタへの設定状態を
   示すフラグが設けられ、このフラグに応じて上記アドレ
   ス比較器における比較が実行されることを特徴とする請
   求項２記載の半導体記憶装置。