JPS61296592A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS61296592A JPS61296592A JP60138824A JP13882485A JPS61296592A JP S61296592 A JPS61296592 A JP S61296592A JP 60138824 A JP60138824 A JP 60138824A JP 13882485 A JP13882485 A JP 13882485A JP S61296592 A JPS61296592 A JP S61296592A
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- Japan
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- chip
- memory chip
- semiconductor memory
- memory device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、小型で大容量のメモリ装置を構成するのに適
した半導体メモリ装置に関する。
した半導体メモリ装置に関する。
（従来技術およびその問題点）
大容量半導体メモリ装置は、チップを同一規格のケース
、例えば３００ミル幅のデュアルインノ（ッケージ（Ｄ
ＩＰ）に収めるようにし、且つ１チツプあたいの収容情
報ビット数を増大させることくより、高集積化されて来
九。そのため、この半導体メモリ装置を複数個用いて構
成されたメモリ装置の実装密度はチップあたいの収容ビ
ット数の増大に比例して増大して来た。
、例えば３００ミル幅のデュアルインノ（ッケージ（Ｄ
ＩＰ）に収めるようにし、且つ１チツプあたいの収容情
報ビット数を増大させることくより、高集積化されて来
九。そのため、この半導体メモリ装置を複数個用いて構
成されたメモリ装置の実装密度はチップあたいの収容ビ
ット数の増大に比例して増大して来た。
ところが、従来の半導体メモリ装置では、ケースを限定
すると、それに従いメモリチップの最大寸法も決まって
しまう。そのためチップあたいの収容ビット数を増やす
には、その分１ビットの情報貯蔵に必要なメモリセルの
面積を小さくしなければならなかった。一方メモリセル
の寸法は、メモリセルから出力される信号を十分な値以
上に保つため、ある大きさ以下にできない。このことか
ら、半導体メモリチップを収めるケースを従来のままに
して、そのメモリチップに収容するビット数を増やすこ
とには限界があった。この限界は１メガビツトのメモリ
チップにおいてすでに問題となっている。例えば、技術
誌「日経エレクトロニクスＪ １９８４年６月４日号１
６１ページや同誌１９８４年９月２４日号２５５ページ
の海外技術速報では１メガビツトメモリのケース寸法を
大きくする問題が報じられている。ところが、ケース寸
法を大きくすることはこの半導体メモリ装置を複数個用
いて構成されたメモリ装置の実装密度を低下させてしま
う。
すると、それに従いメモリチップの最大寸法も決まって
しまう。そのためチップあたいの収容ビット数を増やす
には、その分１ビットの情報貯蔵に必要なメモリセルの
面積を小さくしなければならなかった。一方メモリセル
の寸法は、メモリセルから出力される信号を十分な値以
上に保つため、ある大きさ以下にできない。このことか
ら、半導体メモリチップを収めるケースを従来のままに
して、そのメモリチップに収容するビット数を増やすこ
とには限界があった。この限界は１メガビツトのメモリ
チップにおいてすでに問題となっている。例えば、技術
誌「日経エレクトロニクスＪ １９８４年６月４日号１
６１ページや同誌１９８４年９月２４日号２５５ページ
の海外技術速報では１メガビツトメモリのケース寸法を
大きくする問題が報じられている。ところが、ケース寸
法を大きくすることはこの半導体メモリ装置を複数個用
いて構成されたメモリ装置の実装密度を低下させてしま
う。
そこで、本発明の目的は、ケースの寸法を大きくしたり
、メモリセルの寸法を小さくしたりしなくても１ケース
あたいの収容ビット数を容易に増やすことのできる半導
体メモリ装置を提供することにある。
、メモリセルの寸法を小さくしたりしなくても１ケース
あたいの収容ビット数を容易に増やすことのできる半導
体メモリ装置を提供することにある。
（問題点を解決するための手段）
前述の問題点を解決するために本発明が提供する手段は
、複数のビットからなるアドレスを入力し、そのアドレ
ンに対応した記憶素子の記憶データを出力する半導体メ
モリ装置であって、複数の前記ビットのうちの一部分が
予め指定された値である前記アドレスが入力されたとき
にだけ前記記憶データを出力することを特徴とする。
、複数のビットからなるアドレスを入力し、そのアドレ
ンに対応した記憶素子の記憶データを出力する半導体メ
モリ装置であって、複数の前記ビットのうちの一部分が
予め指定された値である前記アドレスが入力されたとき
にだけ前記記憶データを出力することを特徴とする。
（実施例）
次に実施例を挙げ本発明を一層詳細に説明する。
第１図は本発明の一実施例を示す回路図である。
この実施例において、符号１１で示すブロックは従来の
半導体メモリ装置１チップ分に相当する。
半導体メモリ装置１チップ分に相当する。
そこで、第２図にその従来の半導体装置の入出力端子構
成を示し、その概要をまず説明する。第２図で、２１は
従来のメモリチップ、ＶＤＤ、 （）ＮＤは電源供給端
子、Ａｔ ｅ ＡＨｅ ””ｅ Ａｎはｎ本のアドレス
入力端子、Ｃｇはチップ選択信号入力端子、ＷＥは書き
込み読み出し制御信号入力端子、ＤＸＭは書き込みデー
タ入力端子、Ｉ）ｏｔｒｔは読み出しデータ出力端子を
それぞれ示す。（但し、これら端子符号は、以下の説明
では、これら端子の入出力信号の論理値を表す符号とし
ても用いる。）このメモリチップはＣＥとＷＥが高レベ
ルのとき、アドレスＡ１１ Ａ！＃−・、入ｎ のメモ
リセル（記憶素子）にＤＸＩＩの情報が書き込まれる。
成を示し、その概要をまず説明する。第２図で、２１は
従来のメモリチップ、ＶＤＤ、 （）ＮＤは電源供給端
子、Ａｔ ｅ ＡＨｅ ””ｅ Ａｎはｎ本のアドレス
入力端子、Ｃｇはチップ選択信号入力端子、ＷＥは書き
込み読み出し制御信号入力端子、ＤＸＭは書き込みデー
タ入力端子、Ｉ）ｏｔｒｔは読み出しデータ出力端子を
それぞれ示す。（但し、これら端子符号は、以下の説明
では、これら端子の入出力信号の論理値を表す符号とし
ても用いる。）このメモリチップはＣＥとＷＥが高レベ
ルのとき、アドレスＡ１１ Ａ！＃−・、入ｎ のメモ
リセル（記憶素子）にＤＸＩＩの情報が書き込まれる。
Ｃ’Ｅが高、ｗ１３Ｘが低レベルのとき、アドレスＡｌ
ｔ Ａｔ ＊・・・。
ｔ Ａｔ ＊・・・。
Ａｎのメモリセルの内容がＤＯυテに出力され乙、。
ＣＥが低レベルのときには００１７？ は浮遊状態と
なる。
なる。
次に、第１図に示す本発明の一実施例の半導体メモリ装
置１チップ分につき説明する。この図の１１は、前に述
べたとおり、第２図で示した従来例のメモリチップと同
一構成の部分である。不実施例のメモリチップ（破線で
囲まれた部分）１２の構成は上記従来例のメモリチップ
構成部１１に第１図に示された論理回路を付加したもの
である。
置１チップ分につき説明する。この図の１１は、前に述
べたとおり、第２図で示した従来例のメモリチップと同
一構成の部分である。不実施例のメモリチップ（破線で
囲まれた部分）１２の構成は上記従来例のメモリチップ
構成部１１に第１図に示された論理回路を付加したもの
である。
１３１．１３２は論理積演算子、１４１，１４２゜１４
３．１４４はインバータ、１５１，１５２゜１５３．１
５４，１５５はレーザによって切断できるフユーズ素子
（ここでは何らかの方法で永久的に状態を変えられる素
子のことをフェーズ素子と呼ぶ）をそれぞれ示す。Ａｎ
＋、 、 Ａｎ＋、は拡張したアドレスの入力端子をそ
れぞれ示す。このメモリチップはフユーズ素子１５５と
、１５１或いは１５２の一方と、１５３或いは１５４の
一方と、計３７ユーズ素子を切断して使う。この場合、
このメモリチップは、切断したフユーズ素子に対応した
拡張アドレスのときにのみ選択され、デー久を出力でき
る。例えばフユーズ素子１５５，１５１゜１５３が切断
された場合、（ＡＨ＋ｓｔ Ａｎ ＋ ２ ） ＝（１
，０）のときにこのメモリチップが選択可能となる。
３．１４４はインバータ、１５１，１５２゜１５３．１
５４，１５５はレーザによって切断できるフユーズ素子
（ここでは何らかの方法で永久的に状態を変えられる素
子のことをフェーズ素子と呼ぶ）をそれぞれ示す。Ａｎ
＋、 、 Ａｎ＋、は拡張したアドレスの入力端子をそ
れぞれ示す。このメモリチップはフユーズ素子１５５と
、１５１或いは１５２の一方と、１５３或いは１５４の
一方と、計３７ユーズ素子を切断して使う。この場合、
このメモリチップは、切断したフユーズ素子に対応した
拡張アドレスのときにのみ選択され、デー久を出力でき
る。例えばフユーズ素子１５５，１５１゜１５３が切断
された場合、（ＡＨ＋ｓｔ Ａｎ ＋ ２ ） ＝（１
，０）のときにこのメモリチップが選択可能となる。
第１図に示した本発明の半導体メモリ装置の実施例では
、従来のメモリチップに付加した論理回路部が極めて小
さいから、これらの論理回路をチップ上に載せたとして
も、そのチップ寸法は従来のメモリチップの寸法と大差
なくできる。そのため同一寸法の半導体結晶基板上にく
り返して本実施例のメモリチップを作った場合、一枚の
基板から取れるチップ数は従来のメモリチップとそう変
わらない。その製造方法も従来のメモリチップのそれと
同じでおる。本実施例の半導体メモリ装置ではフユーズ
素子を必要としているが、最近の大容鷺半導体メモリ装
置では冗長構成を取っているものが多く、その冗長回路
にはフユーズ素子が必ず使われる。本発明の半導体メモ
リ装置で使うフユーズ素子として、冗長回路に使うフユ
ーズ素子と同じものを使うので、フユーズ素子を作るた
めの特別の製造工程はいらない。
、従来のメモリチップに付加した論理回路部が極めて小
さいから、これらの論理回路をチップ上に載せたとして
も、そのチップ寸法は従来のメモリチップの寸法と大差
なくできる。そのため同一寸法の半導体結晶基板上にく
り返して本実施例のメモリチップを作った場合、一枚の
基板から取れるチップ数は従来のメモリチップとそう変
わらない。その製造方法も従来のメモリチップのそれと
同じでおる。本実施例の半導体メモリ装置ではフユーズ
素子を必要としているが、最近の大容鷺半導体メモリ装
置では冗長構成を取っているものが多く、その冗長回路
にはフユーズ素子が必ず使われる。本発明の半導体メモ
リ装置で使うフユーズ素子として、冗長回路に使うフユ
ーズ素子と同じものを使うので、フユーズ素子を作るた
めの特別の製造工程はいらない。
以上のように従来のメモリチップと同様に作られた本実
施例のメモリチップは、やは妙従来のメモリチップと同
様の検査を受ける。フユーズ素子がまだ切断されていな
い時にはノード１６は高レベルなのでアドレスＡＨ＋
１ ＊ Ａｎ ＋ｔにかかわらず、本実施例のメモリチ
ップは第２図の従来のメモリチップと同じ動作をする。
施例のメモリチップは、やは妙従来のメモリチップと同
様の検査を受ける。フユーズ素子がまだ切断されていな
い時にはノード１６は高レベルなのでアドレスＡＨ＋
１ ＊ Ａｎ ＋ｔにかかわらず、本実施例のメモリチ
ップは第２図の従来のメモリチップと同じ動作をする。
検査選別後、フユーズ素子を切断して完成した本実施例
のメモリチップは次のようにケースへ実装される。第３
図（ａ）〜（Ｃ）はその実装構造の一例を示す図である
。この図の１２は本実施例のメモリチップ、３２は実装
用のサブケース、３３はサブケース３２の上面から下面
につながった導電体電極、３４はメモリチップ１２と導
電体電極３３をつなぐボンディングワイヤをそれぞれ示
す。
のメモリチップは次のようにケースへ実装される。第３
図（ａ）〜（Ｃ）はその実装構造の一例を示す図である
。この図の１２は本実施例のメモリチップ、３２は実装
用のサブケース、３３はサブケース３２の上面から下面
につながった導電体電極、３４はメモリチップ１２と導
電体電極３３をつなぐボンディングワイヤをそれぞれ示
す。
本図（ａ）はメモリチップ１２がサブケース３２に実装
された状態を上方の斜めから、（ｂ）は下方の斜めから
見た図である。、第３図（Ｃ）は実装完成図である。こ
の図の３２−１． ３２−２． ３２−３は同図（ａ）
（＝ｂ）で示されるメモリチップを実装したサブケース
、３５はふた、３６は３２と同様なサブケースで、導電
体電極部にＤＩＰの足３７が付いたものをそれぞれ示す
。これら４サブケース３２−１．３２−２．３２−３．
３６は例えば拡散溶接を用いて本図（Ｃ）のように積み
重ねられる。本図の実装の例では４チツプが積み重ねら
れているが、これら４チツプのフユーズ素子は、それら
の拡張アドレス（Ａｎ ＋ Ｂ ｅ Ａｎ ＋ ｔ ）
がそれぞれ（０，ｏＬ （ｏ、１）、（１，０）、（１
，１）に対応するように切断される。その場合、実装が
゛完成した第３図（ｃ）のメモリ装置は、アドレスがＡ
４ ｅ ＡＨｅ・・・ｔ Ａｎ十！となり、従来のメモ
リチップの４倍の記憶容量をもつメモリ装置となる。
された状態を上方の斜めから、（ｂ）は下方の斜めから
見た図である。、第３図（Ｃ）は実装完成図である。こ
の図の３２−１． ３２−２． ３２−３は同図（ａ）
（＝ｂ）で示されるメモリチップを実装したサブケース
、３５はふた、３６は３２と同様なサブケースで、導電
体電極部にＤＩＰの足３７が付いたものをそれぞれ示す
。これら４サブケース３２−１．３２−２．３２−３．
３６は例えば拡散溶接を用いて本図（Ｃ）のように積み
重ねられる。本図の実装の例では４チツプが積み重ねら
れているが、これら４チツプのフユーズ素子は、それら
の拡張アドレス（Ａｎ ＋ Ｂ ｅ Ａｎ ＋ ｔ ）
がそれぞれ（０，ｏＬ （ｏ、１）、（１，０）、（１
，１）に対応するように切断される。その場合、実装が
゛完成した第３図（ｃ）のメモリ装置は、アドレスがＡ
４ ｅ ＡＨｅ・・・ｔ Ａｎ十！となり、従来のメモ
リチップの４倍の記憶容量をもつメモリ装置となる。
通常り工Ｐの厚さは４〜５鵡、メモリチップの厚さは０
．１〜０．２ｍである。よって第３図（Ｃ）で示される
ようなケースの厚さは通常のＤＩＰと同様にすることは
容易である。この平面的な寸法が通常のＤＩＰと同様に
できることは上記の説明からも明らかである。
．１〜０．２ｍである。よって第３図（Ｃ）で示される
ようなケースの厚さは通常のＤＩＰと同様にすることは
容易である。この平面的な寸法が通常のＤＩＰと同様に
できることは上記の説明からも明らかである。
以上、実施例の回路を第１゛図に示し、この実施例を用
いたメモリ装置の実装方式を第３図に示したが、本発明
の半導体メモリ装置はこれに限ることはない。例えば、
実施例ではフユーズ素子としてレーザ切断ポリシリコン
を用いたが、これは電気的に切断する素子とか、逆に接
続する素子、読み出し専用メモリセルを用いたものでも
構わなｉまた、従来のメモリチップとして第２図の例を
用いたが、これは他の構成のメモリチップでも構わない
。例えば、アドレス多重方式とか、データが２ビット以
上でも差支えない。
いたメモリ装置の実装方式を第３図に示したが、本発明
の半導体メモリ装置はこれに限ることはない。例えば、
実施例ではフユーズ素子としてレーザ切断ポリシリコン
を用いたが、これは電気的に切断する素子とか、逆に接
続する素子、読み出し専用メモリセルを用いたものでも
構わなｉまた、従来のメモリチップとして第２図の例を
用いたが、これは他の構成のメモリチップでも構わない
。例えば、アドレス多重方式とか、データが２ビット以
上でも差支えない。
（発明の効果）
以上説明したように本発明の半導体メモリ装置では従来
のメモリ装置と同様の方法で製造、検査ができ、且つ従
来のメモリ装置と同じ大きさのケースに従来よりも多く
の記憶容量を収容することができ゛る。従って、本発明
によれば、ケースの寸法を従来より大きくしたり、メモ
リセルの寸法を従来より小さくしたりしなくても、１ケ
ース当りの収容ビット数が容易に増やせる半導体メモリ
装。
のメモリ装置と同様の方法で製造、検査ができ、且つ従
来のメモリ装置と同じ大きさのケースに従来よりも多く
の記憶容量を収容することができ゛る。従って、本発明
によれば、ケースの寸法を従来より大きくしたり、メモ
リセルの寸法を従来より小さくしたりしなくても、１ケ
ース当りの収容ビット数が容易に増やせる半導体メモリ
装。
置が提供できる。
第１図は本発明の一実施例を示す回路図、第２図は従来
の半導体メモリ装置の入出力端子の構成を示す図、第３
図（ａ）〜（Ｃ）は第１図実施例の実装構造を示す斜視
図である。 １１・・・従来のメモリテップと同じ構成部分、１２・
・・実施例のメモリチップ、１３１，１３２・・・論理
積演算子、１４１〜１４４・・・インバータ、１５１〜
１５５・・・フユーズ素子、Ａ４ ｔ Ａ４ ｔ・・・
。 Ａｎ、 Ａｎ＋１ ｔ Ａｎ ＋ｚ ”’アドレン入
力端子、ＶＤＤＩＧＮＤ・・・電源供給端子、Ｃｍ・・
・チップ選択信号入力端子、ｗｇ・・・書き込み読み出
し制御信号入力端子、Ｄｘト・・畜き込みデータ入力端
子、Ｉ）ｏｏｘ・・・読み出しデータ出力端子。 代理人 弁理士 本 庄 伸 介 第１図 １Ｚ メモリ手、プ 第３図
の半導体メモリ装置の入出力端子の構成を示す図、第３
図（ａ）〜（Ｃ）は第１図実施例の実装構造を示す斜視
図である。 １１・・・従来のメモリテップと同じ構成部分、１２・
・・実施例のメモリチップ、１３１，１３２・・・論理
積演算子、１４１〜１４４・・・インバータ、１５１〜
１５５・・・フユーズ素子、Ａ４ ｔ Ａ４ ｔ・・・
。 Ａｎ、 Ａｎ＋１ ｔ Ａｎ ＋ｚ ”’アドレン入
力端子、ＶＤＤＩＧＮＤ・・・電源供給端子、Ｃｍ・・
・チップ選択信号入力端子、ｗｇ・・・書き込み読み出
し制御信号入力端子、Ｄｘト・・畜き込みデータ入力端
子、Ｉ）ｏｏｘ・・・読み出しデータ出力端子。 代理人 弁理士 本 庄 伸 介 第１図 １Ｚ メモリ手、プ 第３図
Claims (1)
- 複数のビットからなるアドレスを入力し、そのアドレ
スに対応した記憶素子の記憶データを出力する半導体メ
モリ装置において、複数の前記ビットのうちの一部分が
予め指定された値である前記アドレスが入力されたとき
にだけ前記記憶データを出力することを特徴とする半導
体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13882485A JPH0715794B2 (ja) | 1985-06-25 | 1985-06-25 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13882485A JPH0715794B2 (ja) | 1985-06-25 | 1985-06-25 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61296592A true JPS61296592A (ja) | 1986-12-27 |
| JPH0715794B2 JPH0715794B2 (ja) | 1995-02-22 |
Family
ID=15231081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13882485A Expired - Lifetime JPH0715794B2 (ja) | 1985-06-25 | 1985-06-25 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715794B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05210577A (ja) * | 1991-09-07 | 1993-08-20 | Korea Electron Telecommun | チップ選択端子対を備える半導体装置 |
| JP2006172700A (ja) * | 2004-12-10 | 2006-06-29 | Samsung Electronics Co Ltd | 低電力マルチチップ半導体メモリ装置及びそれのチップイネーブル方法 |
| JP2008511927A (ja) * | 2004-09-01 | 2008-04-17 | マイクロン テクノロジー，インコーポレイテッド | メモリ・スタック・システム及び方法 |
-
1985
- 1985-06-25 JP JP13882485A patent/JPH0715794B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05210577A (ja) * | 1991-09-07 | 1993-08-20 | Korea Electron Telecommun | チップ選択端子対を備える半導体装置 |
| JP2008511927A (ja) * | 2004-09-01 | 2008-04-17 | マイクロン テクノロジー，インコーポレイテッド | メモリ・スタック・システム及び方法 |
| JP2006172700A (ja) * | 2004-12-10 | 2006-06-29 | Samsung Electronics Co Ltd | 低電力マルチチップ半導体メモリ装置及びそれのチップイネーブル方法 |
| US7864622B2 (en) | 2004-12-10 | 2011-01-04 | Samsung Electronics Co., Ltd. | Low power multi-chip semiconductor memory device and chip enable method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0715794B2 (ja) | 1995-02-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |