JP2008511927A - メモリ・スタック・システム及び方法 - Google Patents

Abstract

複数のメモリ・デバイスからスタック型メモリ・モジュールを形成する方法が提供される。複数のメモリ・デバイスのそれぞれは、複数のチップ選択信号を復号するための論理ブロックを備えるよう修正される。また、この修正されたメモリ・デバイスとシリアル・プレゼンス検出デバイスとを備える第１の高密度メモリ・モジュールが提供される。第１の高密度メモリ・モジュールは、電子システム内に含まれる。また、スタック型メモリ・モジュールを形成する追加の方法が提供され、該方法は、複数のチップ選択信号を復号するための論理ブロックを備えるアドレス・バッファの修正を必要とする。また、修正されたメモリ・デバイスとシリアル・プレゼンス検出デバイスとを備える第２の高密度メモリ・モジュールが提供される。第２の高密度メモリ・モジュールは電子システム内に含まれる。

Description

発明の分野：本発明は、半導体メモリの分野に関するもので、特に、高密度メモリ・モジュールの形成に関する。
背景技術
到達水準：最近の歴史において、コンピュータ・メモリ記憶装置は３年毎にメモリ容量が４倍になっている。競争力を維持するために、半導体産業のリーダー達は回路のサイズを縮小し一層効率的なメモリ階層構造を設計するよう努力し続けている。新たなチップ設計及び製作プロセスの開発コストは高く、同等に高価な投資を新規の製造機器に対して行うことを要求する。一方、消費者及び他の産業は低コストで即座の代替解決手段を求めている。こうした解決手段の一つは「メモリ・スタッキング」である。

同じメモリ・デバイスは、対応する並列のアドレス線、電源線及びデータ線を有する。その結果、同様のメモリ・デバイスは互いに物理的にスタックされ、最下層のデバイスは印刷配線基板又は他の第２レベル・パッケージに搭載される。スタックされたデバイスはランクによって示され、最下層のデバイスは「ランク１」のデバイスとして指示される。２層のスタック配置の最上部のデバイスは「ランク２」のデバイスとして指示される。複数ランクが存在し、各ランクは当該ランクのデバイスより下にスタックされるデバイスの数に関係する。複数のデバイスは各ランクに対しても存在し得る。

各デバイス又はランクのピンは単純な半田付けにより、又はしばしば、特別の接続ケースを介して互いに接続される。並列ではあり得ない信号を受け取るピンは互いに接続されることはなく、代わりに個別のピン配置を有する。一般に、アクティブのときに読み出し又は書き込み動作に対するメモリ・デバイスのランクを選択する「チップ選択（ＣＳ）」ピンは、他のデバイスＣＳピントは並列ではない。メモリ・スタックにおける全部のメモリ・デバイスが同時に活性化される訳ではないので、ＣＳピンは他のＣＳピンとは伝統的に信号を共有しない。

スタック型メモリ・モジュールにおける各デバイスの個別の制御を達成する一つの方法は、個別のＣＳトレースをメモリ・コントローラから各々のスタックされたデバイスまで延ばすことである。例えば、図１は、２つのスタックされた従来のメモリ・デバイス又はランク１２を有するスタック型メモリ・モジュールを示している。メモリ・コントローラ１０は、第１チップ選択信号１４又は第２チップ選択信号１６を運ぶトレースに沿って適宜の信号を通すことにより、各メモリ・デバイス又はランク１２を活性化する。一般に、こうして、「ｎ」個のスタックされたデバイスを有するスタック型メモリ・モジュールは、メモリ・コントローラと接続する「ｎ」個のＣＳトレースを有する。なお、ｎは整数である。概念的には単純であるが、限界は明らかである。スタックされるデバイスの数が多くなるほど、多くの数のＣＳトレースが必要になる。回路基板のスペースは限られているので、この解決法は、スタックされるデバイスの数が増加するにつれて急速に実際的でなくなる。

元の単一のメモリ・デバイス・フットプリントを維持する、米国特許第４８８４２３７号に記述された一つの解決法は、「無接続（ＮＣ）」ピンの利用である。開示された方法においては、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）デバイスＮＣピンはデバイスＣＳピンに誘導的に接続される。こうして、デバイスＣＳピンへ直接送られるＣＳ信号を下側のＤＲＡＭデバイスが受け取る場合、上側のデバイスは、デバイスＣＳピンに短絡されたＮＣピンの一つを介してＣＳ信号を受け取る。この効果は第１の方法と同一である。両方のデバイスは伝統的なＣＳ信号を受け取る。同様に、メモリ・コントローラから延びるＣＳ信号線の数はスタックされるデバイスの数に等しい。しかし、第２の方法の利点は、追加のピン配置が不要なことである。こうして元のメモリ・デバイス・フットプリントが保存される。

しかし、メモリ・デバイスが一層複雑に成長するにつれ、また、多くの数のメモリ・デバイスをスタックする要求が増大するにつれ、上述の方法は不適切であることが証明された。回路基板のスペースは一層制限され、メモリ・デバイスはＣＳピンに短絡される、限られたＮＣピンのみを有する。典型的には、ＤＲＡＭのようなメモリ・デバイスは、設定され標準化されたピン及びトレースのレイアウトを有する標準化されたデューアル・インライン・メモリ・モジュール（ＤＩＭＭ）に取り付けられる。典型的には、各ＤＩＭＭは例えば１８個のＤＲＡＭデバイスと、アドレス・データ及び電力トレースと、一つのＣＳトレースと、一つのＮＣトレースとを含む。明らかに、一つのＣＳトレースはＤＩＭＭ上の１８個のＤＲＡＭデバイスを選択するよう動作することができ、（ＮＣピンが第２ランクのＤＲＡＭデバイスのＣＳピンに短絡されていると仮定すると、）ＮＣトレースはＣＳ信号を第２ランクのスタックされた１８個のＤＲＡＭデバイスへ送るのに用いられるが、一層高くスタックされたＤＲＡＭデバイスの更なる制御は開示された方法によっては利用できない。

したがって、特に高密度メモリ・モジュールのチップ選択における改良されたメモリ・スタッキング及び方法に対する明確な要求が存在する。
発明の開示
本発明の一つの実施の形態においては、複数のメモリ・デバイスからスタック型メモリ・モジュールを形成する方法が提供される。複数のメモリ・デバイスは、複数のチップ選択信号を復号するための論理ブロックを備えるように修正される。また、複数のメモリ・デバイスは複数のピンを相互接続するようスタックされる。また、シリアル・プレゼンス検出（serial presence detect）デバイスは、スタック型メモリ・モジュールが複数のメモリ・デバイスを備えること、及び、複数のチップ選択信号のそれぞれが複数のメモリ・デバイスの複数の指定されたピンの対応する一つへ送出されることを指示するよう更新される。

本発明の別の実施の形態においては、高密度メモリ・モジュールが提供される。高密度メモリ・モジュールは複数のメモリ・デバイスを備え、各メモリ・デバイスは複数のチップ選択信号の二進の組み合わせを復号する論理回路を備える。また、高密度メモリ・モジュールは、複数のメモリ・デバイスへ送出すべきチップ選択信号の数と、チップ選択信号を符号化する方法と、チップ選択信号が送出されるべきトレースの指定とをメモリ・コントローラに指示することができるシリアル・プレゼンス検出デバイスを備える。

本発明の更に別の実施の形態においては、電子システムが提供される。電子システムは入力装置、出力装置、メモリ・システム、及びこれら入力装置、出力装置及びメモリ・システムに結合されたプロセッサ装置を備える。更に、メモリ・システムはメモリ・コントローラを備える。入力装置、出力装置、プロセッサ装置及びメモリ・システムのうちの少なくとも一つは高密度メモリ・モジュールを備える。高密度メモリ・モジュールは、複数のチップ選択信号の二進の組み合わせを復号する論理手段をそれぞれ備える複数のメモリ・デバイスを備える。また、高密度メモリ・モジュールは、複数のメモリ・デバイスへ送出されるべきチップ選択信号の数と、チップ選択信号を符号化する方法と、チップ選択信号が送出されるべきトレースの指定とをメモリ・コントローラに指示することができるシリアル・プレゼンス検出デバイスを備える。

本発明の他の実施の形態においては、複数のメモリ・デバイスからスタック型メモリ・モジュールを形成する方法が提供される。アドレス・バッファは複数のチップ選択信号を復号するための論理ブロックを備えるよう修正される。また、アドレス・バッファは複数のメモリ・デバイスに接続される。複数のメモリ・デバイスはスタックされる。シリアル・プレゼンス検出デバイスは、スタック型メモリ・モジュールが複数のメモリ・デバイスを含むこと、及び、複数のチップ選択信号のそれぞれがアドレス・バッファに送出されることを指示するよう更新される。

本発明の別の実施の形態においては、高密度メモリ・モジュールが提供される。高密度メモリ・モジュールは複数のメモリ・デバイスとアドレス・バッファとシリアル・プレゼンス検出デバイスとを備える。複数のメモリ・デバイスのそれぞれはチップ選択ピンを備える。アドレス・バッファはチップ選択信号の二進の組み合わせを復号する論理ブロックを備える。シリアル・プレゼンス検出デバイスは、複数のメモリ・デバイスへ送出されるべきチップ選択信号の数と、チップ選択信号を符号化する方法と、チップ選択信号が送出されるべきトレースの指定とをメモリ・コントローラに指示することができる。

本発明の他の実施の形態においては、電子システムが提供される。電子システムは、入力装置、出力装置、メモリ・システム、及びこれら入力装置、出力装置及びメモリ・システムに結合されたプロセッサ装置を備える。メモリ・システムはメモリ・コントローラを備える。入力装置、出力装置、プロセッサ装置及びメモリ・システムのうちの少なくとも一つは高密度メモリ・モジュールを備える。高密度メモリ・モジュールは複数のメモリ・デバイスとアドレス・バッファとシリアル・プレゼンス検出デバイスとを備える。複数のメモリ・デバイスのそれぞれはチップ選択ピンを備える。アドレス・バッファはチップ選択信号の二進の組み合わせを復号する論理ブロックを備える。シリアル・プレゼンス検出デバイスは、複数のメモリ・デバイスへ送出されるべきチップ選択信号の数と、チップ選択信号を符号化する方法と、チップ選択信号が送出されるべきトレースの指定とをメモリ・コントローラに指示することができる。

本発明の実施の形態は図面を参照して単なる例示として説明される。
発明を実施するための最良の形態
本発明は、関連する図面を参照することで記述される。複数の図面における同じ符号及び数字は各図における同一の要素を表すことを意味している。ある種の用語は通して用いられ、特に指定されない限り、下記の意味を有する。

用語「高密度メモリ・モジュール」は、大きな記憶能力を組み込み物理的に小さな回路フットプリントを示すパッケージ型メモリ・デバイスを意味する。高密度メモリ・モジュールは個々のメモリ・デバイスをスタックすることにより作ることができる。

用語「スタック型メモリ・モジュール」は、並列に配線されたアドレス・ピンとデータ・ピンと電力ピンを有するが、一つのデバイスが選択されて読み出し／書き込み動作に対して選択されている間に他のメモリ・デバイスが選択されない特性を有する二つ以上の同じメモリ・デバイスを意味する。スタック型メモリ・モジュールを達成するには、幾つかのメモリ・デバイスを互いの上に物理的にスタックして、同じピンを接続すればよい。スタックされた構成においては、最下層のメモリ・デバイスはランク１のデバイスと呼ばれ、２番目のスタックされたメモリ・デバイスがランク２のデバイスと呼ばれる。以下同様。

用語「シリアル・プレゼンス検出デバイス」は、メモリ・モジュールの特性と要件に関する、メモリ・コントローラにとって利用可能な情報を含むメモリ・モジュール上のデバイスを意味する。例えば、シリアル・プレゼンス検出デバイスは、特定のメモリ・モジュールが２つのランクを有し、２つのチップ選択信号を必要とすることをメモリ・コントローラに対して指示する。

用語「ヒューズ・ブロウ（fuse blow）」は、プログラム可能な半導体デバイスに論理をプログラミングする処理を意味する。
図２は、本発明の実施の形態による、４段のスタック型メモリ・モジュール２の簡略化されたブロック図である。スタックされたメモリ・デバイスは、第１の即ちランク１のメモリ・デバイス２０、第２の即ちランク２のメモリ・デバイス２２、第３の即ちランク３のメモリ・デバイス２４、及び第４の即ちランク４のメモリ・デバイス２６として記述される。複数のランク１のメモリ・デバイス２０が、単一のメモリ・デバイス取り付け基板１９上に取り付けられるものとして図示されている。同様に、複数のランク２、ランク３及びランク４のメモリ・デバイス２２、２４、２６が、対応するメモリ・デバイス取り付け基板１９上にそれぞれ取り付けられる。それぞれのメモリ・デバイス２０、２２、２４、２６はチップ選択ピン６０と少なくとも一つの無接続ピン６２を備える。図２において、チップ選択ピン６０は、メモリ・コントローラ１０から発せられる第１チップ選択信号１４と接続される。それぞれのメモリ・デバイス２０、２２、２４、２６の無接続ピン６２は第２チップ選択信号１６と接続される。また、図２において、メモリ・デバイス２０、２２、２４、２６は、各メモリ・デバイス２０、２２、２４、２６のランクに対応するメモリ・デバイス取り付け基板１９上にそれぞれ取り付けられる。

本発明の例示の実施の形態における４段のスタック型メモリ・モジュール２は、４つの従来からのメモリ・デバイスの論理を修正することによって作られる。第１のメモリ・デバイス２０は、論理２１の追加のブロックをメモリ・デバイス２０にヒューズ・ブロウして、例えば、第１チップ選択信号１４及び第２チップ選択信号１６がアクティブ・ローの状態にあるときにメモリ・デバイス２０を活性化できるようにすることによって修正される。換言すると、メモリ・デバイス２０のチップ選択ピン６０と利用される無接続ピン６２とが２つのチップ選択信号１４、１６によってアクティブ・ローの状態に駆動されると、メモリ・デバイス２０が選択されて活性化される。

同様に、メモリ・デバイス２２は、例えば、アクティブ・ローの第１チップ選択信号１４とハイの第２チップ選択信号１６とが生じたときにメモリ・デバイス２２を活性化する論理ブロック２３をヒューズ・ブロウすることによって修正される。また、メモリ・デバイス２４も、ハイの第１チップ選択信号１４とアクティブ・ローの第２チップ選択信号１６とが生じたときにメモリ・デバイス２４を活性化する、ヒューズ・ブロウされた論理ブロック２５を含む。

最後に、例示であって限定ではないが、メモリ・デバイス２６は、ハイの第１チップ選択信号１４とハイの第２チップ選択信号１６とが生じたときにメモリ・デバイス２６を活性化する、追加のヒューズ・ブロウされた論理ブロック２７を含む。こうして、第１チップ選択信号１４と第２チップ選択信号１６との四つの状態の組み合わせのうちの任意の一つの組み合わせにより、四つのメモリ・デバイス２０、２２、２４、２６のうちの一つが選択される。選択プロセスは一層一般的な復号処理の結果である。復号は、インバータ及びＮＡＮＤゲートから成る単一段のデコーダの形式において論理をヒューズ・ブロウすることにより、又はルックアップ・テーブルを適用することにより実現される。

本発明の第１の実施の形態によれば、四つのメモリ・デバイス２０、２２、２４、２６の修正後に、メモリ・デバイス２０、２２、２４、２６は共に接続され、メモリ・デバイス２０、２２、２４、２６の同じピンをトレースで接続することでスタックされる。同じアドレス・ピン、電源ピン及びデータ・ピンは共に接続される。特に、図２に示すように、チップ選択ピン６０と無接続ピン６２も共に接続される。この処理は、ＤＩＭＭ上に取り付けられたＤＲＡＭデバイスを用いることによって実施されることが多い。ＤＩＭＭ上のトレースは、ＤＩＭＭ上に取り付けられたＤＲＡＭの同じピンを接続するよう構成される。次いで、複数のＤＩＭＭの同じピンを単に接続することにより、更なる接続がなされる。同じデバイスに存在する各ＤＩＭＭは４ランクのＤＩＭＭを作る。スタックされるデバイスを多く又は少なく追加することで、ＤＩＭＭメモリ・モジュール２のデータ・バス幅が決定される。例えば、四つのＤＩＭＭメモリ・モジュール２を用いると、１６ランクのシステムができる。この実施の形態においては、図２は、四つの別個の且つ接続されたＤＩＭＭからの４つの個別のＤＲＡＭの接続可能性を示している。

最後に、メモリ・モジュール２に特有のシリアル・プレゼンス検出デバイス１８は、メモリ・モジュール２が四つのスタックされたメモリ・デバイス２０、２２、２４、２６を有すること、及び、メモリ・デバイス２０、２２、２４、２６がそれら四つのメモリ・デバイス２０、２２、２４、２６のうちの任意の一つを選択するよう適正に符号化された２つのチップ選択信号１４、１６を必要とすることをメモリ・コントローラ１０に指示するよう更新される。一つの実施の形態においては、シリアル・プレゼンス検出デバイス１８は、一つのＤＩＭＭ上に配置された電気的消去可能プログラマブル・リード・オンリ・メモリ（ＥＥＰＲＯＭ）であって、メモリ・コントローラ１０によって使用される特別構成のメモリ・モジュールに対応するルックアップ・テーブルを生成又は更新するよう動作する。

これまで開示した本発明の実施の形態の潜在的な制限は、四つのメモリ・デバイス２０、２２、２４、２６のうちの一つが常に選択されるということである。一つのメモリ・デバイスが接続されなくなると、他のメモリ・デバイスが必ず選択されなければならない。不要なメモリ読み出し／書き込み動作から保護するために他の活性化信号が存在し得るが、第１の実施の形態には、チップ選択信号の解釈をイネーブル又はディスエーブルするオプションが存在し得る。このオプションは、不使用のアドレス・ピン６４の利用である。メモリ・デバイス２０、２２、２４、２６がそれぞれ不使用のアドレス・ピン６４を有する限り、追加の論理は、チップ選択信号１４、１６に関する論理条件が合い、且つ、不使用のアドレス・ピン６４を通過する第３チップ選択信号５２が例えばアクティブ・ローのときに特定のメモリ・デバイス２０、２２、２４、２６のみを活性化するよう、修正されることができる。こうして、例示の論理によれば、第１チップ選択信号１４、第２チップ選択信号１６及び第３チップ選択信号５２の三つの信号全部がアクティブ・ローのとき、メモリ・デバイス２０のみがアクティブであって選択される。第１チップ選択信号１４と第２チップ選択信号１６とがハイであり、第３チップ選択信号５２がアクティブ・ローのとき、メモリ・デバイス２６のみがアクティブであって選択される。ハイの第３チップ選択信号５２は、任意のメモリ・デバイス２０、２２、２４、２６を活性化する第１チップ選択信号１４と第２チップ選択信号１６とを効果的に隠してしまう。この修正された論理は、ヒューズ・ブロウされた２段のデコーダ又はルックアップ・テーブルによって実現される。それにより、シリアル・プレゼンス検出デバイス１８も、２ギガバイトＤＲＡＭデバイスに取り付けられたＤＩＭＭを用いるときにはトレースＡ１５のような高次不使用アドレス・ピンであり得る不使用アドレス・トレースに沿って第３チップ選択信号５２が送出されなければならないことをメモリ・コントローラ１０に指示するよう修正される。

図３は、本発明の第２の例示の実施の形態を示す、４段のスタック型メモリ・モジュール３の簡略化されたブロック図である。第２の実施の形態は、三つのチップ選択信号を必要とするが、四つのヒューズ・ブロウ処理を必要とした第１の実施の形態に比べて、二つの異なるヒューズ・ブロウ処理しか必要としない。４段のスタック型メモリ・モジュール３は四つのスタックされたメモリ・デバイス３０、３２、３４、３６を備える。第１のメモリ・デバイス３０と第３のメモリ・デバイス３４は同じであり、第２のメモリ・デバイス３２と第４のメモリ・デバイス３６も互いに同じである。四つのメモリ・デバイス３０、３２、３４、３６は標準のメモリ・デバイス１２（図１）と区別されるよう修正されている。

四つのメモリ・デバイス３０、３２、３４、３６がそれぞれメモリ・デバイス取り付け基板１９上に取り付けられているが、複数のメモリ・デバイス３０、３２、３４、３６が対応のメモリ・デバイス取り付け基板１９上に取り付けられてもよい。メモリ・デバイス３０、３２、３４、３６はそれぞれ、チップ選択ピン６０と不使用のアドレス・ピン６４とを有する。メモリ・デバイス３０、３２のチップ選択ピン６０はメモリ・コントローラ１０からの第１チップ選択信号１４に接続され、メモリ・デバイス３４、３６のチップ選択ピン６０はメモリ・コントローラ１０からの第２チップ選択信号１６に接続される。メモリ・デバイス３０、３２、３４、３６のそれぞれは、前述のように、不使用のアドレス・ピン６４を介して第３チップ選択信号５２に接続される。

本発明の他の例示の実施の形態の４段のスタック型メモリ・モジュール３は、追加の論理をメモリ・デバイス３０、３２、３４、３６にヒューズ・ブロウすることによって生成される。具体的には、メモリ・デバイス３０、３４には、例えば、チップ選択ピン６０と不使用のアドレス・ピン６４とが共にアクティブ・ローのときにメモリ・デバイス３０、３４が選択されるのを可能にする追加の論理ブロック３１が与えられる。同様に、メモリ・デバイス３２、３６には、例えば、チップ選択ピン６０がアクティブ・ローであり、不使用のアドレス・ピン６４がハイであるときにメモリ・デバイス３２、３６が選択されるのを可能にする追加の論理ブロック３３が与えられる。その結果、第３チップ選択信号５２は、メモリ・デバイス３０、３４によって表されるランク１又は３と、メモリ・デバイス３２、３６によって表されるランク２又は４とのいずれかを効果的に選択することになる。第１チップ選択信号１４はメモリ・デバイス３０、３２に対するイネーブル信号として動作し、第２チップ選択信号１６はメモリ・デバイス３４、３６に対するイネーブル信号として動作する。まとめると、三つのチップ選択信号１４、１６、５２は、二組の論理ブロックのみがメモリ・デバイス３０、３２、３４、３６に加えられる（つまり、一組はランク１及び３に加えられ、一組はランク２と４に加えられる）ことを要求しながら、四つのメモリ・デバイス３０、３２、３４、３６のうちの一つを効果的に選択し又は選択しないよう機能する。復号処理は、インバータとＮＡＮＤゲートから成る単一段のデコーダの形式の論理をヒューズ・ブロウすることにより、又はルックアップ・テーブルを適用することにより実施される。

四つのメモリ・デバイス３０、３２、３４、３６の修正後に、四つのメモリ・デバイス３０、３２、３４、３６は共に接続され又はスタックされて例示の実施の形態の４段のスタック型メモリ・モジュール３を生成する。同じアドレス・ピン、電源ピン及びデータ・ピンは共に接続される。しかし、メモリ・デバイス３０、３２のチップ選択ピン６０は相互接続されるが、メモリ・デバイス３０、３２のチップ選択ピン６０はメモリ・デバイス３４、３６の同様に相互接続されたチップ選択ピン６０には接続されない。代わりに、メモリ・デバイス３０、３２のチップ選択ピン６０は第１チップ選択信号１４に排他的に接続され、メモリ・デバイス３４、３６のチップ選択ピン６０は第２チップ選択信号１６に排他的に接続される。それぞれのメモリ・デバイス３０、３２、３４、３６の不使用のアドレス・ピン６４は第３チップ選択信号５２によって相互接続される。この例示の実施の形態も四つのＤＲＡＭ取り付けＤＩＭＭを相互接続することによって実現され得る。

図３に示す本発明の例示の実施の形態を続けると、メモリ・モジュール３に特有のシリアル・プレゼンス検出デバイス１８は、メモリ・モジュール３が四つのスタックされたメモリ・デバイス３０、３２、３４、３６を有すること、及び、メモリ・デバイス３０、３２、３４、３６が四つのメモリ・デバイス３０、３２、３４、３６のうちの一つを選択するよう適切に符号化された三つのチップ選択信号１４、１６、５２を必要とすることをメモリ・コントローラ１０に対して指示するよう更新される。チップ選択信号１４、１６、５２はメモリ・デバイス３０、３２、３４、３６のチップ選択ピン６０及び不使用アドレス・ピン６４に送られなければならない。シリアル・プレゼンス検出デバイス１８はＤＩＭＭのうちの一つに位置するＥＥＰＲＯＭであってよく、メモリ・コントローラ１０が使用するルックアップ・テーブルを更新するよう動作する。

図４は、本発明の更に別の例示の実施の形態における四つのスタック型メモリ・モジュール４の簡単なブロック図である。スタック型メモリ・モジュール４における四つのメモリ・デバイス１２のそれぞれはＤＲＡＭデバイスのような標準の無修正のメモリ・デバイス１２である。各メモリ・デバイス１２はメモリ・デバイス取り付け基板１９上に取り付けられ、個々の排他的チップ選択トレースに接続された単一のチップ選択ピン６０を含む。チップ選択トレース４２、４４、４６、４８のそれぞれは単一のランクのメモリ・デバイスを修正済みレジスタ又はアドレス・バッファ４０に接続する。レジスタ又はアドレス・バッファはスタック型メモリ・モジュールに共通であり、各メモリ・デバイスとの適切な通信のために信号強度を高めるために使用される。しかし、本発明のこの例示の実施の形態においては、メモリ・コントローラ１０から発せられた信号は修正済みアドレス・バッファ４０を通過し、修正済みアドレス・バッファ４０内の追加の論理４１によって解釈される。具体的には、チップ選択信号１４、１６及びオプションで５２は、符号化されたデータを修正済みアドレス・バッファ４０へ運び、そこでデータが復号されて印加される。次いで、修正済みアドレス・バッファ４０は四つのチップ選択トレース４２、４４、４６、４８のうちの一つに沿って、メモリ・デバイス１２のうちの一つに対して単純な符号化されていないチップ選択信号を出力する。修正済みアドレス・バッファ４０の追加の論理４１は単一のアクティブ・チップ選択出力又は非アクティブ・チップ選択出力を生じる。従って、唯一のメモリ・デバイス・ランクが所与の時間にアクティブであり、メモリ・デバイスには追加の論理は不要である。

修正済みアドレス・バッファ４０は、修正済みアドレス・バッファ４０内に追加の論理４１を生成するためにヒューズ・ブロウされる。この論理は、本発明の第１及び第２の例示の実施の形態におけるメモリ・デバイスにヒューズ・ブロウされた論理に置き換わる。第１の実施の形態における論理と同様に、修正済みアドレス・バッファ４０は、チップ選択信号によって生成される四つの２ビット二進の組み合わせの組を復号し、単一のチップ選択信号を適宜のチップ選択トレース４２、４４、４６、４８のうちのいずれかに出力するようプログラムされる。更に、チップ・イネーブルメントのオプションを実施するために、又は、更に多くのメモリ・デバイスを収容するために、不使用の第３チップ選択信号５２を利用して、第３チップ選択信号を修正済みアドレス・バッファ４０に入力し、３ビットの二進の組み合わせを復号して八つの出力オプションを生成するようにしてもよい。インバータとＮＡＮＤゲートからなる二段のデコーダは、修正済みアドレス・バッファ４０上の追加の論理４１として十分であり、同様に、ルックアップ・テーブルも十分である。

本発明のこの例示の実施の形態においても、四つのランクのメモリ・デバイスを共にスタックし、同じアドレス・ピン、電源ピン及びデータ・ピンを接続する。しかし、チップ選択ピン６０は互いに分離されていて、メモリ・デバイス１２及び修正済みアドレス・バッファ４０のみに接続されなければならない。

最後に、シリアル・プレゼンス検出デバイス１８は、スタック型メモリ・モジュール４に何個のランクが存在し、何個のチップ選択信号が必要か、どのトレースを用いるべきか、及び、修正済みアドレス・バッファ４０による復号に備えて信号をどのように適切に符号化するかをメモリ・コントローラ１０に対して指示する手段を含む。シリアル・プレゼンス検出デバイス１８はＤＩＭＭのうちの一つに位置するＥＥＰＲＯＭであってよく、メモリ・コントローラ１０によって使用されるルックアップ・テーブルを更新するよう動作する。

図５は、本発明の実施の形態に係る高密度メモリ・モジュール１１２を組み込んだ電子システム１００のブロック図である。高密度メモリ・モジュール１１２は、ここで説明した実施の形態のうちの一つであってよい。電子システム１００は入力装置１０２、出力装置１０４、プロセッサ装置１０６、及びメモリ・コントローラ１０と高密度メモリ・モジュール１１２とを組み込んだメモリ・システム１０８を備えるように図示されている。言うまでもなく、理解されるように、高密度メモリ・モジュール１１２は入力装置１０２、出力装置１０４、プロセッサ装置１０６のうちの任意のものに組み込まれてもよい。

本発明についての以上の詳細な説明は説明の目的で提供されたもので、これで余すところがない訳ではないし、本発明を開示の実施の形態に限定しようとするものでもない。したがって、本発明の範囲は請求の範囲によって規定される。

従来のメモリ・スタック解決法を示すブロック図である。 本発明の実施の形態による四段スタック型メモリ・モジュールの簡単化されたブロック図である。 本発明の別の実施の形態による四段スタック型メモリ・モジュールの簡単化されたブロック図である。 本発明の他の実施の形態による四段スタック型メモリ・モジュールの簡単化されたブロック図である。 本発明の実施の形態による四段スタック型メモリ・モジュールを備える電子システムのブロックである。

Claims (32)

1. スタック型メモリ・モジュールを形成する方法であって、
   複数の選択信号を復号するための論理ブロックをそれぞれ有する複数のメモリ・デバイスを設ける工程と、
   前記複数のメモリ・デバイスをスタックする工程と、
   前記複数のメモリ・デバイスのそれぞれの選択ピンと第１の不使用ピンとを含む複数のピンを前記複数のメモリ・デバイス間で相互接続する工程と、
   前記スタック型メモリ・モジュールが前記複数のメモリ・デバイスを含むこと、及び、前記複数の選択信号のそれぞれが前記複数のメモリ・デバイス上の複数の宛先ピンのうちの対応するピンへ送出されることを指示するよう、シリアル・プレゼンス検出デバイスを更新する工程と、
   を備える方法。
2. 前記複数のメモリ・デバイスに論理をヒューズ・ブロウする工程及び論理ブロックを永久的に構成する工程とのうちの一つを更に備える、請求項１に記載の方法。
3. 前記複数のメモリ・デバイスの前記複数の選択信号のそれぞれを解釈するためのルックアップ・テーブルを構成する工程を更に含む、請求項１に記載の方法。
4. 設ける前記工程が、前記複数の選択信号を受け取るための選択されたピンを指定する工程を含み、前記の指定されたピンが、前記複数の選択信号のうちの第１の選択信号が結合される選択ピンと、前記複数の選択信号のうちの第２の選択信号が結合される第１の不使用ピンとを含む、請求項１に記載の方法。
5. 無接続ピン又は不使用アドレス・ピンを含む前記第１の不使用ピンを指定する工程を更に備える、請求項４に記載の方法。
6. 設ける前記工程が、前記複数のメモリ・デバイスのうちの一つのメモリ・デバイスの論理ブロックに対応する一義的な二進の組み合わせを前記複数の選択信号が形成する場合に、前記複数のメモリ・デバイスのうちの一つのメモリ・デバイスを活性化するよう論理ブロックをプログラムする工程を含む、請求項１に記載の方法。
7. 更新する前記工程が、前記複数のメモリ・デバイスとの通信のためにメモリ・コントローラが使用する前記複数の選択信号の組み合わせを定義するルックアップ・テーブルを生成する工程を含む、請求項１に記載の方法。
8. 前記複数のメモリ・デバイスをスタックする前記工程が、複数のダイナミック・ランダム・アクセス・メモリ・デバイスをそれぞれ備える複数のデューアル・インライン・メモリ・モジュール（ＤＩＭＭ）を相互接続する工程を備える、請求項１に記載の方法。
9. 前記複数のメモリ・デバイスをスタックする前記工程が、前記複数のメモリ・デバイスのそれぞれの第２の不使用ピンを相互接続する工程を含む、請求項１に記載の方法。
10. 設ける前記工程が、前記複数の選択信号を受け取るピンを指定する工程を備え、該ピンが、前記複数の選択信号のうちの第１の選択信号が結合される選択ピンと、前記複数の選択信号のうちの第２の選択信号が結合される第１の不使用ピンと、前記複数の選択信号のうちの第３の選択信号が結合される第２の不使用ピンとを備える、請求項９に記載の方法。
11. 高密度メモリ・モジュールであって、
    複数の指定されたピンで受け取られる複数の選択信号の二進の組み合わせを復号する論理をそれぞれ備える複数のメモリ・デバイスと、
    前記複数のメモリ・デバイスへ送出されるべき選択信号の数をメモリ・コントローラへ指示するよう、且つ、前記複数の選択信号を符号化するよう構成されたシリアル・プレゼンス検出デバイスと、
    を具備する高密度メモリ・モジュール。
12. 前記論理が、前記複数のメモリ・デバイスのそれぞれにヒューズ・ブロウされた論理ブロックである、請求項１１に記載の高密度メモリ・モジュール。
13. 前記論理が、前記複数の選択信号の二進の組み合わせを解釈するよう構成されたルックアップ・テーブルを含む、請求項１１に記載の高密度メモリ・モジュール。
14. 前記複数の指定されたピンが選択ピンと第１の不使用ピンとを含み、該第１の不使用ピンが無接続ピンと不使用アドレス・ピンとを含む、請求項１１に記載の高密度メモリ・モジュール。
15. 前記複数の指定されたピンが選択ピンと第１の不使用ピンと第２の不使用ピンとを含み、前記第１の不使用ピンと前記第２の不使用ピンとが、無接続ピンと不使用アドレス・ピンとのうちの少なくとも一つを含む、請求項１１に記載の高密度メモリ・モジュール。
16. 電子システムであって、
    入力装置と、
    出力装置と、
    メモリ・コントローラを備えたメモリ・システムと、
    前記入力装置、前記出力装置及び前記メモリ・システムに結合されたプロセッサ装置と、
    を具備し、
    前記入力装置、前記出力装置、前記メモリ・システム及び前記プロセッサ装置のうちの少なくとも一つが、高密度メモリ・モジュールを備えており、
    前記高密度メモリ・モジュールが、
    複数の指定されたピン上に受け取られる複数の選択信号の二進の組み合わせを復号するための論理をそれぞれ備える複数のメモリ・デバイスと、
    前記複数のメモリ・デバイスへ送出されるべき選択信号の数をメモリ・コントローラへ指示するよう、且つ、前記複数の選択信号を符号化するよう構成されたシリアル・プレゼンス検出デバイスと、
    を備える電子システム。
17. 前記論理が、前記複数のメモリ・デバイスのそれぞれにヒューズ・ブロウされた論理ブロックである、請求項１６に記載の電子システム。
18. 前記論理が、前記複数の選択信号の二進の組み合わせを解釈するよう構成されたルックアップ・テーブルを含む、請求項１６に記載の電子システム。
19. 前記複数の指定されたピンが選択ピンと第１の不使用ピンとを含み、該第１の不使用ピンが無接続ピンと不使用アドレス・ピンとを含む、請求項１６に記載の電子システム。
20. 前記複数の指定されたピンが選択ピンと第１の不使用ピンと第２の不使用ピンとを含み、前記第１の不使用ピンと前記第２の不使用ピンとが、無接続ピンと不使用アドレス・ピンとのうちの少なくとも一つを含む、請求項１６に記載の電子システム。
21. スタック型メモリ・モジュールを形成する方法であって、
    複数の選択信号を復号するための論理ブロックを含み且つ複数のメモリ・デバイスに接続されたアドレス・バッファを構成する工程と、
    複数のピンを相互接続するよう前記複数のメモリ・デバイスをスタックする工程であって、前記複数のメモリ・デバイスのそれぞれの選択ピンが前記アドレス・バッファに排他的に接続されている工程と、
    前記スタック型メモリ・モジュールが複数のメモリ・デバイスを含むこと、及び、前記複数の選択信号のそれぞれが前記アドレス・バッファに送られることを指示するようにシリアル・プレゼンス検出デバイスを更新する工程と、
    を備える方法。
22. 構成する前記工程が、前記論理ブロックを前記アドレス・バッファにヒューズ・ブロウする工程を含む、請求項２１に記載の方法。
23. 構成する前記工程が、前記複数の選択信号を解釈するルックアップ・テーブルを構成する工程を含む、請求項２１に記載の方法。
24. 構成する前記工程が、前記複数のメモリ・デバイスのうちの一つに対するアドレス・バッファにおける論理ブロックに対応する一義的な二進の組み合わせを前記複数の選択信号が形成する場合に、前記複数の選択信号の一つを前記複数のメモリ・デバイスの対応する一つに送出するよう前記論理ブロックをプログラムする工程を含む、請求項２１に記載の方法。
25. 更新する前記工程が、前記複数のメモリ・デバイスとの通信のためにメモリ・コントローラによって使用される前記複数の選択信号の組み合わせを定義するルックアップ・テーブルを精製する工程を含む、請求項２１に記載の方法。
26. 前記複数のメモリ・デバイスをスタックする前記工程が、複数のダイナミック・ランダム・アクセス・メモリ・デバイスをそれぞれ備える複数のデューアル・インライン・メモリ・モジュール（ＤＩＭＭ）を相互接続する工程を含む、請求項２１に記載の方法。
27. 高密度メモリ・モジュールであって、
    それぞれが選択ピンを備える複数のメモリ・デバイスと、
    選択信号の二進の組み合わせを復号するための論理ブロックを備えるアドレス・バッファと、
    前記複数のメモリ・デバイスへ送出すべき選択信号の数と、前記選択信号の符号化方法と、前記選択信号が送出されるべきトレースの指定とをメモリ・コントローラに指示することができるシリアル・プレゼンス検出デバイスと、
    を具備する高密度メモリ・モジュール。
28. 前記論理ブロックが前記アドレス・バッファにヒューズ・ブロウされる、請求項２７に記載の高密度メモリ・モジュール。
29. 前記論理ブロックが、選択信号の二進の組み合わせを解釈するよう構成されたルックアップ・テーブルを備える、請求項２７に記載の高密度メモリ・モジュール。
30. 電子システムであって、
    入力装置と、
    出力装置と、
    メモリ・コントローラを備えたメモリ・システムと、
    前記入力装置、前記出力装置及び前記メモリ・システムに結合されたプロセッサ装置と、
    を具備し、
    前記入力装置、前記出力装置、前記メモリ・システム及び前記プロセッサ装置のうちの少なくとも一つが、高密度メモリ・モジュールを備えており、
    前記高密度メモリ・モジュールが、
    選択ピンをそれぞれ備える複数のメモリ・デバイスと、
    選択信号の二進の組み合わせを復号するための論理ブロックを備えるアドレス・バッファと、
    前記複数のメモリ・デバイスへ送出すべき選択信号の数をメモリ・コントローラへ指示するよう、且つ、前記選択信号を符号化するよう構成されたシリアル・プレゼンス検出デバイスと、
    を備える電子システム。
31. 前記論理ブロックが前記アドレス・バッファにヒューズ・ブロウされる、請求項３０に記載の電子システム。
32. 前記論理ブロックが、選択信号の二進の組み合わせを解釈するよう構成されたルックアップ・テーブルを備える、請求項３０に記載の電子システム。

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