KR101987426B1 - 불휘발성 메모리 모듈, 불휘발성 메모리 모듈을 포함하는 메모리 시스템, 그리고 불휘발성 메모리 모듈의 제어 방법 - Google Patents

불휘발성 메모리 모듈, 불휘발성 메모리 모듈을 포함하는 메모리 시스템, 그리고 불휘발성 메모리 모듈의 제어 방법 Download PDF

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Abstract

본 발명은 메모리 시스템에 관한 것이다. 본 발명의 메모리 시스템은, 복수의 불휘발성 메모리 장치들을 포함하는 불휘발성 메모리 모듈, 및 불휘발성 메모리 모듈을 제어하는 메모리 모듈 컨트롤러를 포함한다. 복수의 불휘발성 메모리 장치들 중 적어도 두 개의 불휘발성 메모리 장치들은 직렬 프레즌스 검출 정보(이하, SPD 정보)를 저장하도록 구성된다. 메모리 모듈 컨트롤러는 불휘발성 메모리 모듈로부터 SPD 정보를 읽고, 읽어진 SPD 정보에 기반하여 불휘발성 메모리 모듈과의 통신 모드를 세팅하도록 구성된다.

Description

불휘발성 메모리 모듈, 불휘발성 메모리 모듈을 포함하는 메모리 시스템, 그리고 불휘발성 메모리 모듈의 제어 방법{NONVOLATILE MEMORY MODULE, MEMORY SYSTEM INCLUDING NONVOLATILE MEMORY MODULE AND CONTROLLING METHOD OF NONVOLATILE MEMORY MODULE}
본 발명은 반도체 메모리를 기억 소자로 사용하는 불휘발성 메모리 모듈, 불휘발성 메모리 모듈을 포함하는 메모리 시스템, 그리고 불휘발성 메모리 모듈의 제어 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다.
본 발명의 목적은 제조 비용을 절감하면서, SPD 읽기 실패로 인하여 메모리 모듈 전체가 불량으로 인식되는 것을 방지할 수 있는 메모리 모듈을 포함하는 데이터 저장 장치를 제공하는데 있다.
본 발명의 실시 예에 따른 메모리 시스템은, 복수의 불휘발성 메모리 장치들을 포함하는 불휘발성 메모리 모듈; 및 상기 불휘발성 메모리 모듈을 제어하는 메모리 모듈 컨트롤러를 포함하며, 상기 복수의 불휘발성 메모리 장치들 중 적어도 두 개의 불휘발성 메모리 장치들은 직렬 프레즌스 검출 정보(이하, SPD 정보)를 저장하도록 구성되고, 상기 메모리 모듈 컨트롤러는 상기 불휘발성 메모리 모듈로부터 상기 SPD 정보를 읽고, 상기 읽어진 SPD 정보에 기반하여 상기 불휘발성 메모리 모듈과의 통신 모드를 세팅하도록 구성된다.
실시 예로서, 상기 복수의 불휘발성 메모리 장치들 각각은 MRAM (Magnetic Random Access Memory)를 포함한다.
실시 예로서, 상기 적어도 두 개의 불휘발성 메모리 장치들은 동일한 SPD 정보를 저장하도록 구성된다.
실시 예로서, 파워 온 시에, 상기 메모리 모듈 컨트롤러는 상기 SPD 정보가 성공적으로 읽어질 때까지, 상기 적어도 두 개의 불휘발성 메모리 장치들 각각을 순차적으로 선택하며 상기 SPD 정보의 읽기를 수행하고, 상기 SPD 정보가 성공적으로 읽어진 불휘발성 메모리 장치의 위치 정보를 저장하도록 구성된다.
실시 예로서, 상기 메모리 모듈 컨트롤러는 상기 위치 정보를 상기 복수의 불휘발성 메모리 장치들 중 적어도 하나의 불휘발성 메모리 장치에 저장하도록 구성된다.
실시 예로서, 파워 온 시에, 상기 메모리 모듈 컨트롤러는 상기 불휘발성 메모리 모듈과의 상기 통신 모드의 세팅이 성공할 때까지, 상기 적어도 두 개의 불휘발성 메모리 장치들 각각을 순차적으로 선택하며 상기 SPD 정보의 읽기 및 상기 읽어진 SPD 정보에 기반한 상기 통신 모드의 세팅을 수행하고, 상기 성공한 통신 모드의 세팅과 연관된 SPD 정보가 읽어진 불휘발성 메모리 장치의 위치 정보를 저장하도록 구성된다.
실시 예로서, 상기 적어도 두 개의 불휘발성 메모리 장치들은 서로 다른 SPD 정보를 저장하도록 구성되고, 상기 메모리 모듈 컨트롤러는 상기 적어도 두 개의 불휘발성 메모리 장치들로부터 읽어지는 상기 서로 다른 SPD 정보를 조합하여 상기 불휘발성 메모리 모듈과의 상기 통신 모드를 세팅하도록 구성된다.
실시 예로서, 파워 온 시에, 상기 메모리 모듈 컨트롤러는 상기 적어도 두 개의 불휘발성 메모리 장치들로부터 상기 서로 다른 SPD 정보를 병렬적으로 읽도록 구성된다.
실시 예로서, 상기 복수의 불휘발성 메모리 장치들은 외부 프로세서의 동작 메모리로 사용된다.
실시 예로서, 상기 적어도 두 개의 불휘발성 메모리 장치들 각각은, 제 1 SPD 정보 및 상기 제 1 SPD 정보의 사본인 제 2 SPD 정보를 저장하도록 구성된다.
실시 예로서, 파워 온 시에, 상기 메모리 모듈 컨트롤러는 상기 통신 모드의 세팅이 성공적으로 수행될 때까지, 상기 제 1 SPD 정보 및 제 2 SPD 정보 각각을 순차적으로 선택하며 읽기 및 상기 통신 정보의 세팅을 수행하고, 상기 제 1 SPD 정보 및 제 2 SPD 정보 중 상기 통신 정보의 세팅이 성공한 SPD 정보의 위치 정보를 저장하도록 구성된다.
본 발명의 실시 예에 따른 불휘발성 메모리 모듈은, 외부 프로세서의 동작 메모리로 사용되는 복수의 불휘발성 메모리 장치들을 포함하고, 상기 복수의 불휘발성 메모리 장치들 중 적어도 두 개의 불휘발성 메모리 장치들은 직렬 프레즌스 검출 정보(이하, SPD 정보)를 저장하도록 구성된다.
실시 예로서, 상기 복수의 불휘발성 메모리 장치들 중 적어도 하나의 불휘발성 메모리 장치는, 상기 적어도 두 개의 불휘발성 메모리 장치들 중 상기 SPD 정보가 읽어질 불휘발성 메모리 장치의 위치 정보를 저장하도록 구성된다.
메인 메모리로 제공되는 본 발명의 실시 예에 따른 메모리 모듈의 제어 방법은, 상기 메모리 모듈은 메인 메모리로 동작하는 복수의 불휘발성 메모리 장치들을 포함하며, 상기 복수의 불휘발성 메모리 장치들 중 직렬 프레즌스 검출 정보(이하, SPD 정보)를 저장하는 적어도 두 개의 불휘발성 메모리 장치들 중 적어도 하나의 불휘발성 메모리 장치로부터 상기 SPD 정보를 읽는 단계; 그리고 상기 읽어진 SPD 정보에 기반하여, 상기 메모리 모듈과의 통신 모드를 세팅하는 단계를 포함한다.
실시 예로서, 상기 통신 모드의 세팅이 실패할 때, 상기 적어도 두 개의 불휘발성 메모리 장치들 중 적어도 다른 하나의 불휘발성 메모리 장치로부터 상기 SPD 정보를 다시 읽는 단계; 그리고 상기 다시 읽어진 SPD 정보에 기반하여, 상기 메모리 모듈과의 통신 모드를 다시 세팅하는 단계를 더 포함한다.
본 발명의 실시 예에 따르면, 불휘발성 메모리 모듈은 SPD 정보를 저장하기 위한 EEPROM을 별도로 구비하지 않는다. 따라서, 메모리 모듈의 제조 비용이 절감될 수 있다. 또한, SPD 정보는 불휘발성 메모리 모듈의 복수의 영역에 저장된다. 따라서, 한 번의 SPD 읽기 실패로 인하여 메모리 모듈 전체가 불량으로 인식되는 것이 방지될 수 있다.
도 1은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 보여주는 블록도이다.
도 2는 DRAM을 사용하는 메모리 모듈의 일 예를 보여주는 도면이다.
도 3은 도 1의 불휘발성 메모리 모듈의 일 실시 예를 보여주기 위한 도면이다.
도 4는 도 3의 제 1 불휘발성 메모리 장치를 좀더 자세히 보여주는 도면이다.
도 5는 도 4의 메모리 셀 어레이의 구조를 좀더 자세히 보여주는 도면이다.
도 6은 도 5의 메모리 셀의 일 실시 예를 보여주는 도면이다.
도 7은 본 발명의 다른 실시 예에 따른 불휘발성 메모리 모듈 및 메모리 모듈 컨트롤러를 보여주는 도면이다.
도 8은 도 7의 불휘발성 메모리 모듈 및 메모리 모듈 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 9는 본 발명의 다른 실시 예에 따른 불휘발성 메모리 모듈 및 메모리 모듈 컨트롤러를 보여주는 도면이다.
도 10은 도 9의 불휘발성 메모리 모듈 및 메모리 모듈 컨트롤러의 동작을 설명하기 위한 순서도이다.
이하에서는, 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예들이 첨부된 도면들을 참조하여 설명될 것이다. 또한, 동일한 구성 요소는 동일한 참조 번호를 사용하여 설명되고, 유사한 구성 요소는 유사한 참조 번호를 사용하여 설명될 것이다.
도 1은 본 발명의 실시 예에 따른 컴퓨팅 시스템(10)을 보여주는 블록도이다.
일반적으로, 메모리 모듈은 저장 소자로 휘발성 메모리 소자를 사용한다. 예를 들어, 도 2에 도시된 바와 같이, 일반적인 메모리 모듈은 저장 소자로 복수의 DRAM 장치들(DRAM Device 1~DRAM Device n)을 사용할 수 있다. 이 경우, DRAM 장치들에 대한 액세스 속도, 메모리 크기, 제조 업체 정보 등은 메모리 모듈의 종류에 따라 상이하다. 예를 들어, 일반적으로 싱글 인라인 메모리 모듈(Single Inline Memory Module, SIMM)은 32 비트의 액세스 속도를 제공하며, 듀얼 인라인 메모리 모듈(Dual Inline Memory Module, DIMM)은 64 비트의 액세스 속도를 제공한다.
따라서, 컨트롤러가 메모리 모듈을 인식하기 위해서, 메모리 모듈은 액세스 속도, 메모리 크기, 제조 업체 정보 등의 직렬 프레즌스 검출 정보(Serial Presence Detect 정보, 이하 SPD 정보)를 컨트롤러에 제공하여 한다. 이러한 SPD 정보는 지속적으로 유지되어야 한다. DRAM 장치의 데이터 휘발 특성으로 인하여, SPD 정보는 DRAM 장치에 저장될 수 없다. 따라서, 일반적인 메모리 모듈은 SPD 정보를 저장하는 EEPROM을 필수적으로 장착한다. 이는 메모리 모듈의 제조 비용의 증가를 야기한다.
더욱이, EEPROM의 불량으로 인하여 SPD 정보에 대한 읽기 동작이 실패하는 경우, 일반적인 메모리 모듈은 내부의 DRAM 장치들이 정상이라 할지라도 해당 메모리 모듈 전체를 사용할 수 없는 문제가 있다.
이러한 문제를 해결하기 위하여, 본 발명의 실시 예에 따른 메모리 모듈은 워킹 메모리(working memory)로 복수의 불휘발성 메모리 장치들을 사용하며, SPD 정보는 복수의 불휘발성 메모리 장치들 중 적어도 하나의 불휘발성 메모리 장치에 저장된다. 따라서, SPD 정보를 저장하기 위한 EEPROM을 필요로 하지 않기 때문에, 메모리 모듈의 제조 비용이 절감될 수 있다.
더욱이, 본 발명의 실시 예에 따른 메모리 모듈은 SPD 정보를 복수의 불휘발성 메모리 장치들에 복수 회 저장하거나 분산하여 저장할 수 있다. 따라서, SPD 정보의 읽기 실패로 인하여 메모리 모듈 전체가 불량으로 감지되는 것을 방지할 수 있다.
도 1을 참조하여 좀더 자세히 설명하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(10)은 메모리 시스템(100), 저장 장치(200), 프로세서(300), 그리고 시스템 버스(400)를 포함한다.
저장 장치(200)는 사용자 데이터를 저장한다. 예를 들어, 저장 장치(200)는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리, 또는 하드 디스크 드라이브(HDD)를 포함할 수 있다.
메모리 시스템(100)은 컴퓨팅 시스템(10)의 동작 메모리로 사용될 수 있다. 메모리 시스템(100)은 프로세서(300)에 의해 처리된 데이터를 저장하도록 구성될 수 있다. 메모리 시스템(100)은 불휘발성 메모리 모듈(110) 및 메모리 모듈 컨트롤러(120)를 포함한다.
불휘발성 메모리 모듈(110)은 MRAM (Magnetic Random Access Memory)과 같은 불휘발성 메모리 소자를 이용하여 구현될 수 있다. 다른 예로, 불휘발성 메모리 모듈(110)은 상 변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이금속산화물질(Complex Metal Oxide)의 가변 저항 물질을 이용한 RRAM(Resistive Random Access Memory)을 이용하여 구현될 수 있다.
불휘발성 메모리 모듈(110)는 프로세서(300)의 제어에 따라 불휘발성 메모리 모듈(110)을 제어하도록 구성된다. 메모리 모듈 컨트롤러(120)는 프로세서(300)로부터 쓰기 명령 및 쓰기 데이터를 수신하며, 쓰기 데이터가 불휘발성 메모리 모듈(110)에 저장되도록 불휘발성 메모리 모듈(110)를 제어한다. 또한, 메모리 모듈 컨트롤러(120)는 프로세서(300)로부터 읽기 명령을 수신하며, 불휘발성 메모리 모듈(110)에 저장된 데이터 중 읽기 요청된 데이터에 대한 읽기 동작이 수행되도록 불휘발성 메모리 모듈(110)을 제어한다.
불휘발성 메모리 모듈(110)은 복수의 불휘발성 메모리 장치들을 포함한다. 예를 들어, 불휘발성 메모리 모듈(110)의 각 불휘발성 메모리 장치는 바이트 단위의 데이터 쓰기 및 읽기가 용이한 MRAM과 같은 불휘발성 메모리 소자를 이용하여 구현될 수 있다. 다른 예로, 불휘발성 메모리 모듈(110)의 각 불휘발성 메모리 장치는 PRAM 또는 RRAM과 같은 불휘발성 메모리 소자를 이용하여 구현될 수 있다. 불휘발성 메모리 모듈(110)은 SPD 영역(130)을 포함한다.
SPD 영역(130)은 SPD 정보를 저장하며, 파워 온 시에 메모리 모듈 컨트롤러(120)에 불휘발성 메모리 모듈(110)에 관한 SPD 정보를 제공한다. 예를 들어, 파워 온 시에, 메모리 모듈 컨트롤러(120)는 SPD 영역(130)에 저장된 SPD 정보에 대한 읽기 동작을 수행함으로써, 메모리 모듈 컨트롤러(120)와 불휘발성 메모리 모듈(110) 사이의 최적의 세팅 동작(optimal setting operation)을 수행할 수 있다.
본 발명의 실시 예에 있어서, SPD 정보는 불휘발성 메모리 모듈(110)의 복수의 불휘발성 메모리 장치들 중 하나의 불휘발성 메모리 장치에 저장될 수 있다. 이는 이하의 도 3을 참조하여 좀더 자세히 설명될 것이다.
본 발명의 다른 실시 예에 있어서, SPD 정보는 불휘발성 메모리 모듈(110)의 복수의 불휘발성 메모리 장치들 중 적어도 두 개의 불휘발성 메모리 장치들에 각각 저장될 수 있다. 이는 이하의 도 7 및 도 8을 참조하여 좀더 자세히 설명될 것이다.
본 발명의 다른 실시 예에 있어서, SPD 정보는 복수의 서브 SPD 정보들로 분할되고, 복수의 서브 SPD 정보들은 불휘발성 메모리 모듈(110)의 복수의 불휘발성 메모리 장치들 중 적어도 두 개의 불휘발성 메모리 장치들에 분산되어 저장될 수 있다. 이 경우, SPD 영역(130)은 적어도 두 개의 불휘발성 메모리 장치들 내에 설정될 수 있다. 이는 이하의 도 9 및 도 10을 참조하여 좀더 자세히 설명될 것이다.
계속해서 도 1을 참조하면, 메모리 모듈 컨트롤러(120)는 불휘발성 메모리 모듈(110)을 제어한다. 파워 온 시에, 메모리 모듈 컨트롤러(120)는 불휘발성 메모리 모듈(110)의 SPD 영역(130)에 접근하고, SPD 영역(130)으로부터 SPD 정보를 수신한다. 메모리 모듈 컨트롤러(120)에 의하여 독출된 SPD 정보에 기초하여, 메모리 모듈 컨트롤러(120)는 모드 세팅(mode setting) 시에 불휘발성 메모리 모듈(110)에 대한 최적의 세팅 동작을 수행한다.
상술한 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 모듈(110)은 복수의 불휘발성 메모리 장치들을 포함하며, SPD 정보는 복수의 불휘발성 메모리 장치들 중 적어도 하나의 불휘발성 메모리 장치에 저장된다. SPD 정보를 저장하기 위한 별도의 EEPROM을 구비하지 않으므로, 메모리 모듈의 제조 비용이 절감된다. 또한, SPD 정보가 복수의 불휘발성 메모리 장치들에 반복적으로 기입될 수 있기 때문에, SPD 정보의 읽기 실패로 인하여 메모리 모듈이 불량으로 인식되는 것이 방지된다.
도 3은 도 1의 불휘발성 메모리 모듈(110)의 일 실시 예를 보여주기 위한 도면이다. 예시적으로, 도 3에서는 SPD 정보가 하나의 불휘발성 메모리 장치에 저장되는 예가 설명된다.
도 3을 참조하면, 불휘발성 메모리 모듈(110)은 복수의 불휘발성 메모리 장치들(111~11n)을 포함한다. 불휘발성 메모리 모듈(110)의 각 불휘발성 메모리 장치는 메모리 모듈 컨트롤러(120)의 제어에 응답하여, 메모리 모듈 컨트롤러(120)와 데이터(DQ)를 송수신한다.
또한, 불휘발성 메모리 모듈(110)은 메모리 컨트롤러(120)로부터 커맨드(CA)를 수신한다. 불휘발성 메모리 모듈(110)의 복수의 불휘발성 메모리 장치들(111~11n)은 메모리 컨트롤러(120)로부터 전송된 커맨드(CA)에 응답하여, 읽기 동작 또는 쓰기 동작을 수행한다.
예를 들어, 복수의 불휘발성 메모리 장치들(111~11n)은 병렬적으로 읽기 또는 쓰기 동작을 수행할 수 있다. 즉, 복수의 불휘발성 메모리 장치들(111~11n)은 각각 독립적으로 읽기 또는 쓰기 동작을 수행할 수 있다. 다른 예로, 복수의 불휘발성 메모리 장치들(111~11n)은 순차적으로 읽기 또는 쓰기 동작을 수행할 수도 있다.
본 발명의 실시 예에 있어서, SPD 정보는 불휘발성 메모리 모듈(110)의 복수의 불휘발성 메모리 장치들(111~11n) 중 하나의 불휘발성 메모리 장치에 저장된다. 예를 들어, 도 3에서는, 제 1 불휘발성 메모리 장치(111)에 SPD 정보가 저장되는 것으로 가정된다. 즉, 제 1 불휘발성 메모리 장치(111)는 SPD 정보를 저장하는 SPD 영역(130)을 포함하는 것으로 가정된다. SPD 정보를 저장하는 제 1 불휘발성 메모리 장치(111)의 구조는 이하의 도 4 내지 도 6을 참조하여, 좀더 자세히 설명된다.
본 발명의 실시 예에 있어서, 파워 온 시에, 메모리 모듈 컨트롤러(120)는 제 1 불휘발성 메모리 장치(111)를 액세스한다. 메모리 모듈 컨트롤러(120)는 제 1 불휘발성 메모리 장치(111)에 저장된 SPD 정보에 대한 읽기 동작이 수행되도록 제 1 불휘발성 메모리 장치(111)를 제어한다. 본 발명의 실시 예에 따르면, SPD 정보를 저장하기 위한 별도의 EEPROM이 요구되지 않으므로, 불휘발성 메모리 모듈(110)의 제조 비용이 절감된다.
한편, 메모리 모듈 컨트롤러(120)는 제 1 불휘발성 메모리 장치(111)로부터 독출된 SPD 정보를 이용하여, 불휘발성 메모리 모듈(110)과 최적의 세팅 동작을 수행한다.
도 4는 도 3의 제 1 불휘발성 메모리 장치(111)를 좀더 자세히 보여주는 도면이다. 도 4를 참조하면, 제 1 불휘발성 메모리 장치(111)는 메모리 셀 어레이(111_1), 데이터 입출력 회로(111_2), 디코더(111_3), 그리고 컨트롤 로직(111_4)을 포함한다.
메모리 셀 어레이(111_1)는 복수의 블록들(BLK1~BLKn)을 포함하며, 각 블록은 복수의 메모리 셀들을 포함한다. 메모리 셀들은, 예를 들어, STT-MRAM(Spin transfer magneto resistive random access memory)으로 구현될 수 있다.
메모리 셀들이 STT-MRAM으로 구현되는 경우, 각 메모리 셀은 자성 물질을 갖는 자기 터널 접합 소자(magnetic tunnel junction, 이하 가변 저항 소자)를 포함할 수 있다. 메모리 셀 어레이(111_1) 및 메모리 셀 어레이(111_1)의 메모리 셀은 이하의 도 5 내지 도 15를 참조하여 좀더 자세히 설명된다.
데이터 입출력 회로(111_2)는 비트 라인(BL)을 통하여 메모리 셀 어레이(111_1)에 연결된다. 데이터 입출력 회로(111_2)는 외부로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(111_1)에 저장한다. 데이터 입출력 회로(111_2)는 메모리 셀 어레이(111_1)로부터 데이터를 독출하고, 독출된 데이터를 외부로 전송한다.
메모리 셀 어레이(111_1)의 메모리 셀들이 STT-MRAM으로 구현되는 경우, 데이터 입출력 회로(111_2)는 메모리 셀에 쓰기 전류(write current) 및 읽기 전류(read current)를 제공하도록 구현될 수 있다. 예를 들어, 데이터 입출력 회로(111_2)는 쓰기 동작 시에 쓰기 전류(write current)를 메모리 셀 어레이(111_1)에 제공하도록 구현된다. 다른 예로, 데이터 입출력 회로(111_2)는 읽기 동작 시에 읽기 전류(read current)를 메모리 셀 어레이(111_1)에 제공하도록 구현된다.
또한, 데이터 입출력 회로(111_2)는 복수의 감지 증폭 회로들을 포함하도록 구현될 수 있다. 예를 들어, 읽기 동작 시에, 각각의 감지 증폭 회로는 비트 라인(BL)을 통하여 데이터 전압을 수신하고, 수신된 데이터 전압을 기준 전압(reference voltage)을 비교할 수 있다. 각각의 감지 증폭 회로는 비교 결과를 디지털 레벨의 데이터 신호로 출력할 수 있다.
디코더(111_3)는 워드 라인(WL)을 통하여 메모리 셀 어레이(111_1)에 연결된다. 디코더(111_3)는 외부로부터 수신된 어드레스(ADDR)에 따라, 대응하는 워드 라인을 선택한다.
컨트롤 로직(111_4)은 제 1 불휘발성 메모리 장치(111)의 전반적인 동작을 제어한다. 예를 들어, 쓰기 동작 시에, 컨트롤 로직(111_4)은 외부로부터 수신된 데이터가 메모리 셀 어레이(111_1)에 저장되도록 제 1 불휘발성 메모리 장치(111)를 제어한다. 다른 예로, 읽기 동작 시에, 컨트롤 로직(111_4)은 메모리 셀 어레이(111_1)에 저장된 데이터에 대한 읽기 동작이 수행되도록 제 1 불휘발성 메모리 장치(111)를 제어한다.
본 발명의 기술적 사상에 따른 실시 예에 있어서, 메모리 셀 어레이(111_1)의 소정 영역은 SPD 정보를 저장하기 위한 영역(즉, SPD 영역)으로 설정될 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 메모리 셀 어레이(111_1)의 제 1 블록(BLK1)의 일부 영역이 SPD 영역(130)으로 설정될 수 있다.
다만 이는 예시적인 것이며, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 제 1 블록(BLK1) 전체가 SPD 영역(130)으로 설정될 수 있다. 다른 예로, 적어도 두 개의 블록들 전체 또는 적어도 두 개의 블록들의 일부 영역들이 SPD 영역(130)으로 설정될 수도 있다.
또한, 본 발명의 기술적 사상에 따른 실시 예에 있어서, 파워 온 시에, SPD 영역(130)에 저장된 SPD 정보를 읽기 위한, 읽기 동작이 수행된다. 구체적으로, 파워 온 시에, 컨트롤 로직(111_4)은 메모리 모듈 컨트롤러(120, 도 1 참조)로부터 SPD 정보에 대한 읽기 요청을 수신한다. 컨트롤 로직(111_4)은 SPD 정보에 대한 읽기 요청에 응답하여, SPD 영역(130)에 대한 읽기 동작이 수행되도록 제 1 불휘발성 메모리 장치(111)를 제어한다. 독출된 SPD 정보는 데이터 입출력 회로(111_2)를 통하여 메모리 모듈 컨트롤러(120)에 제공된다.
한편, 도 3의 제 2 내지 제 n 불휘발성 메모리 장치들(112~11n)의 구성 및 동작은 제 1 불휘발성 메모리 장치(111)의 구성 및 동작과 유사하다. 따라서, 제 2 내지 제 n 불휘발성 메모리 장치들(112~11n)의 구성 및 동작에 대한 설명은 이하 생략된다.
도 5는 도 4의 메모리 셀 어레이(111_1)의 구조를 좀더 자세히 보여주는 도면이다. 도 5에서는 도 4의 메모리 셀 어레이(111_1)의 소정 블록이 자세히 도시되어 있다. 설명의 편의상, 도 5의 블록(BLKi)은 4 개의 비트 라인들(BL1~BL4)에 연결된다고 가정된다.
도 5를 참조하면, 메모리 블록(BLKi)은 복수의 메모리 셀들(MC)을 포함한다. 각 메모리 셀(MC)은 가변 저항 소자(Variable resistance memory, VR)와 셀 트랜지스터(CT)를 포함한다.
가변 저항 소자(VR)는 제공되는 전류(또는 전압)의 크기 및 방향에 따라 저항 값이 가변된다. 또한, 가변 저항 소자(VR)는 전류(또는 전압)가 차단되어도, 저항 값을 그대로 유지한다. 즉, 가변 저항 소자(VR)는 불휘발성의 특성을 가진다.
가변 저항 소자(VR)는 다양한 소자들을 이용하여 구현될 수 있다. 예를 들어, 가변 저항 소자(VR)는 STT-MRAM(Spin transfer torque magneto resistive random access memory)를 이용하여 구현될 수 있다. 다른 예로, 가변 저항 소자(VR)는 상 변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이금속산화물질(Complex Metal Oxide)의 가변 저항 물질을 이용한 RRAM(Resistive Random Access Memory) 또는 강자성체 물질을 이용한 MRAM(Magnetic Random Access Memory)을 이용하여 구현될 수 있다.
셀 트랜지스터(CT)의 게이트는 워드 라인(WL)에 연결된다. 셀 트랜지스터(CT)는 워드 라인(WL)을 통하여 제공되는 신호에 의하여 스위칭 된다. 셀 트랜지스터(CT)의 드레인(drain)은 가변 저항 소자(VR)에 연결되며, 셀 트랜지스터(CT)의 소스(source)는 소스 라인(SL)에 연결된다.
예를 들어, 복수의 메모리 셀들(MC)의 셀 트랜지스터들(CT)의 소스들은 모두 동일한 소스 라인에 연결될 수 있다. 다른 예로, 복수의 메모리 셀들(MC)의 셀 트랜지스터들(CT)의 소스들은 각각 상이한 소스 라인들에 연결될 수 있다.
도 6은 도 5의 메모리 셀(MC)의 일 실시 예를 보여주는 도면이다. 자화 방향이 수직인 가변 저항 소자는 전류의 이동 방향과 자화 용이축(easy axis)이 실질적으로 평행하다. 도 6을 참조하면, 가변 저항 소자(VR)는 자유층(41), 고정층(43) 및 터널층(42)을 포함한다.
자유층(41)의 자화 방향과 고정층(43)의 자화 방향이 평행(Parallel) 하면 저항값이 작아지고, 자유층(41)의 자화 방향과 고정층(43)의 자화 방향이 반 평행(Anti-Parallel) 하면 저항값이 커진다. 저항값에 따라 데이터가 저장될 수 있다.
자화 방향이 수직인 가변 저항 소자(VR)을 구현하기 위해서, 자유층(41)과 고정층(43)은 자기 이방성 에너지가 큰 물질로 구성되는 것이 바람직하다. 자기 이방성 에너지가 큰 물질로는, 비정질계 희토류 원소 합금, (Co/Pt)n 이나 (Fe/Pt)n과 같은 다층박막, 그리고 L10 결정 구조의 규칙격자 물질이 있다.
예를 들어, 자유층(41)은 규칙 합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 예를 들어 자유층(41)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 상기 합금들은, 예를 들어 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 일 수 있다.
고정층(43)은 규칙합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 예를 들어 고정층(43)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 상기 합금들은, 예를 들어 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 일 수 있다.
도 5 및 도 6을 참조하여 설명된 바와 같이, 불휘발성 메모리 모듈(110, 도 3 참조)의 각 불휘발성 메모리 장치는 저장 소자로 MRAM을 사용할 수 있다. MRAM의 빠른 읽기 속도 및 쓰기 속도, 그리고 덮어쓰기 동작의 지원으로 인하여, MRAM은 DRAM을 대신하여 컴퓨팅 시스템(10, 도 1 참조)의 메인 메모리로 사용될 수 있다.
또한, 도 1 내지 도 4를 참조하여 설명된 바와 같이, MRAM을 저장 소자로 사용하는 불휘발성 메모리 모듈(110, 도 1 참조)은 SPD 정보를 저장하기 위한 EEPROM을 별도로 구비하지 않는다. 따라서, 불휘발성 메모리 모듈(110)의 제조 비용은 일반적인 메모리 모듈(도 2 참조)에 비하여 절감될 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 불휘발성 메모리 모듈 및 메모리 모듈 컨트롤러를 보여주는 도면이다. 도 7의 불휘발성 메모리 모듈 및 메모리 모듈 컨트롤러는 도 3의 불휘발성 메모리 모듈 및 메모리 모듈 컨트롤러와 유사하다. 따라서, 동일 또는 유사한 구성 요소는 동일 또는 유사한 참조번호를 사용하여 설명되며, 중첩되는 설명은 이하에서 생략된다.
도 7의 불휘발성 메모리 모듈(110)은 적어도 두 개의 불휘발성 메모리 장치들에 동일한 SPD 정보를 저장한다. 따라서, 하나의 불휘발성 메모리 장치에 저장된 SPD 정보에 대한 읽기 실패가 발생한다 할지라도, 다른 불휘발성 메모리 장치에 저장된 SPD 정보에 대한 읽기 동작을 수행할 수 있다. 따라서, 도 7의 불휘발성 메모리 모듈(110)은 SPD 정보의 읽기 실패로 인하여 메모리 모듈 전체가 불량으로 처리되는 것을 방지할 수 있다.
도 7을 참조하여 좀더 자세히 설명하면, 불휘발성 메모리 모듈(110)은 복수의 불휘발성 메모리 장치들(111~11n)을 포함한다. 복수의 불휘발성 메모리 장치들(111~11n)은 각각 SPD 영역을 포함한다. 복수의 SPD 영역들(131~13n)은 각각 SPD 정보를 저장한다.
설명의 편의상, 제 1 내지 제 n 불휘발성 메모리 장치들(111~11n)에 저장된 SPD 정보에 대한 읽기 동작이 순차적으로 수행된다고 가정된다.
만약 제 1 불휘발성 메모리 장치(111)의 SPD 정보에 대한 읽기 실패가 발생하면, 제 2 불휘발성 메모리 장치(112)의 SPD 정보에 대한 읽기 동작이 수행될 수 있다. 또한, 만약 제 2 불휘발성 메모리 장치(112)의 SPD 정보에 대한 읽기 실패가 발생하면, 제 3 불휘발성 메모리 장치(113)의 SPD 정보에 대한 읽기 동작이 수행될 수 있다. 이러한 방식에 의하면, SPD 정보의 읽기 실패로 인하여 메모리 모듈 전체가 불량으로 처리되는 것이 방지될 수 있다.
한편, 유효한 SPD 정보를 저장하고 있는 불휘발성 메모리 장치의 위치를 빠르게 탐색하기 위하여, 본 발명의 실시 예에 따른 불휘발성 메모리 모듈(110) 및 메모리 모듈 컨트롤러(120)는 각각 칩 정보 영역(Chip Information Area, CI Area) 및 레지스터를 더 포함한다. 파워 온 시에 칩 정보 영역에 접근하여 유효한 SPD 정보를 저장하고 있는 불휘발성 메모리 장치의 위치 정보를 확인함으로써, 본 발명의 실시 예에 따른 메모리 모듈 컨트롤러(120)는 SPD 읽기 동작을 보다 빠르게 수행할 수 있다.
도 7을 참조하여 좀더 자세히 설명하면, 복수의 불휘발성 메모리 장치들(111~11n) 중 하나의 불휘발성 메모리 장치는 칩 정보 영역(Chip Information Area, 141)을 포함한다. 예를 들어, 도 7에 도시된 바와 같이, 제 1 불휘발성 메모리 장치(111)의 소정 영역은 칩 정보 영역(Chip Information Area, 141)으로 설정된다.
칩 정보 영역(141)은 복수의 불휘발성 메모리 장치들(111~11n) 중 유효한 SPD 정보를 저장하고 있는 불휘발성 메모리 장치의 위치 정보가 저장된다. 설명의 편의상, 유효한 SPD 정보를 저장하고 있는 불휘발성 메모리 장치의 위치 정보는 "성공 칩 넘버(success chip number)"라 칭해진다.
예를 들어, 제 1 불휘발성 메모리 장치(111)의 SPD 영역(131)에 대한 읽기 동작이 성공한 경우, 칩 정보 영역(141)에는 제 1 불휘발성 메모리 장치(111)의 칩 넘버가 저장된다. 다른 예로, 제 2 불휘발성 메모리 장치(112)의 SPD 영역(132)에 대한 읽기 동작이 성공한 경우, 칩 정보 영역(141)에는 제 2 불휘발성 메모리 장치(112)의 칩 넘버가 저장된다.
메모리 모듈 컨트롤러(120)는 레지스터(121)를 포함한다. 레지스터(121)에는 복수의 불휘발성 메모리 장치들(111~11n) 중 유효한 SPD 정보를 저장하고 있는 불휘발성 메모리 장치의 위치 정보가 저장된다. 레지스터(131)에 저장된 불휘발성 메모리 장치의 위치 정보는, 불휘발성 메모리 모듈(110)의 전원이 제거되기 전에, 칩 정보 영역(141)에 저장된다.
파워 온 시에 칩 정보 영역(141)에 저장된 성공 칩 넘버를 확인함으로써, 메모리 모듈 컨트롤러(120)는 SPD 정보에 대한 읽기 동작을 좀더 빠르게 수행할 수 있다.
도 8은 도 7의 불휘발성 메모리 모듈(110) 및 메모리 모듈 컨트롤러(120)의 동작을 설명하기 위한 순서도이다. 이하에서는 도 7 및 도 8을 참조하여, 도 7의 불휘발성 메모리 모듈(110) 및 메모리 모듈 컨트롤러(120)의 동작이 자세히 설명된다. 설명의 편의상, 도 7에 도시된 바와 같이 제 1 불휘발성 메모리 장치(111)에 칩 정보 영역(141)이 설정된다고 가정된다.
S110 단계에서, 컴퓨팅 시스템(10, 도 1 참조)이 파워 온 된다.
S120 단계에서, 제 1 불휘발성 메모리 장치(111)의 칩 정보 영역(141)에 저장된 성공 칩 넘버(success chip number)에 대한 읽기 동작이 수행된다.
즉, 메모리 모듈 컨트롤러(120)는 칩 정보 영역(141)에 저장된 성공 칩 넘버에 대한 읽기 요청을 제 1 불휘발성 메모리 장치(111)에 전송한다. 제 1 불휘발성 메모리 장치(111)는 칩 정보 영역(141)에 저장된 성공 칩 넘버에 대한 읽기 동작을 수행하고, 그 결과를 메모리 모듈 컨트롤러(120)에 전송한다.
S130 단계에서, 성공 칩 넘버에 대응하는 불휘발성 메모리 장치에 저장된 SPD 정보에 대한 읽기 동작이 수행된다.
즉, 메모리 모듈 컨트롤러(120)는 성공 칩 넘버에 기초하여, 이전의 파워 온 시에 유효한 SPD 정보를 저장하는 것으로 판단된 불휘발성 메모리 장치에 읽기 요청을 전송한다. 성공 칩 넘버에 대응하는 불휘발성 메모리 장치는 저장된 SPD 정보에 대한 읽기 동작을 수행한다. 설명의 편의상, 이하에서는 제 1 불휘발성 메모리 장치(111)가 성공 칩 넘버에 대응한다고 가정된다.
S140 단계에서, SPD 정보에 대한 읽기 동작이 성공인 지의 여부가 판단된다. 즉, 예를 들어, 성공 칩 넘버에 대응하는 제 1 불휘발성 메모리 장치(111)에 대한 SPD 정보의 읽기 동작이 실패인 지의 여부가 판단된다.
만약 SPD 정보에 대한 읽기 동작이 실패한다면, 다음 불휘발성 메모리 장치가 새롭게 SPD 읽기 동작이 수행될 불휘발성 메모리 장치로 지정된다(S150 단계).
예를 들어, 제 1 불휘발성 메모리 장치(111)의 SPD 정보에 대한 읽기 동작이 실패인 경우, 메모리 모듈 컨트롤러(120)는 순차적 읽기 명령(Sequential Read Command; SRC)을 불휘발성 메모리 모듈(110)에 전송한다. 이 경우, 불휘발성 메모리 모듈(110)은 순차적 읽기 명령(SRC)에 응답하여, 제 2 불휘발성 메모리 장치(112)를 새롭게 지정한다. 이 후, 제 2 불휘발성 메모리 장치(112)의 SPD 정보에 대한 읽기 동작이 수행된다. 순차적 읽기 명령(SRC)에는 불휘발성 메모리 장치를 선택하는 칩 ID가 포함될 수 있다.
한편, 만약 SPD 정보에 대한 읽기 동작이 성공한다면, 메모리 모듈 컨트롤러(120)와 불휘발성 메모리 모듈(110) 사이의 세팅 동작이 수행된다(S160 단계).
이 후, S170 단계에서, 세팅 동작이 성공인지의 여부가 판단된다.
만약 메모리 모듈 컨트롤러(120)와 불휘발성 메모리 모듈(110) 사이의 세팅 동작이 실패한다면, 다음 불휘발성 메모리 장치가 새롭게 SPD 읽기 동작이 수행될 메모리 장치로 지정된다(S150 단계). 이 후, S130 내지 S170 단계가 다시 수행된다.
만약 메모리 모듈 컨트롤러(120)와 불휘발성 메모리 모듈(110) 사이의 세팅 동작이 성공한다면, 해당 불휘발성 메모리 장치의 위치 정보가 메모리 모듈 컨트롤러(120)의 레지스터(121)에 저장된다. 즉, SPD 정보에 대한 읽기 동작이 성공적으로 수행된 불휘발성 메모리 장치의 위치 정보가 성공 칩 정보로써 레지스터(121)에 저장된다.
이 후, S190 단계에서, 레지스터(121)에 저장된 성공 칩 정보가 제 1 불휘발성 메모리 장치(111)의 칩 정보 영역(141)에 저장된다.
S140 단계의 SPD 정보에 대한 읽기 동작의 성공 여부의 판단 동작은, 읽어진 SPD 정보에 대한 에러를 체크하고 정정하는 동작을 포함할 수 있다. 메모리 모듈 컨트롤러(120)가 SPD 정보에 대한 에러 체크 기능을 지원하지 않는 경우, S140 단계는 생략될 수 있다.
도 7 및 도 8을 참조하여 설명된 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 모듈(110)은 복수의 불휘발성 메모리 장치들을 포함하며, SPD 정보는 복수의 불휘발성 메모리 장치들 중 적어도 두 개의 불휘발성 메모리 장치들에 각각 저장된다. 따라서, SPD 정보의 읽기 실패로 인하여 불휘발성 메모리 모듈 전체가 불량으로 인식되는 것이 방지될 수 있다. 또한, 성공 칩 넘버를 칩 정보 영역(141)에 저장함으로써, SPD 정보에 대한 읽기 동작을 빠르게 수행할 수 있다.
도 9는 본 발명의 다른 실시 예에 따른 불휘발성 메모리 모듈 및 메모리 모듈 컨트롤러를 보여주는 도면이다. 도 9의 불휘발성 메모리 모듈 및 메모리 모듈 컨트롤러는 도 7의 불휘발성 메모리 모듈 및 메모리 모듈 컨트롤러와 유사하다. 따라서, 동일 또는 유사한 구성 요소는 동일 또는 유사한 참조번호를 사용하여 설명되며, 중첩되는 설명은 이하에서 생략된다.
도 9의 불휘발성 메모리 모듈(110)은 SPD 정보를 복수의 서브 SPD 정보들로 분할하고, 복수의 서브 SPD 정보들을 복수의 불휘발성 메모리 장치들에 분산하여 저장한다. 따라서, SPD 정보에 대한 읽기 동작이 복수의 불휘발성 메모리 장치들에서 병렬적으로 수행되기 때문에, SPD 정보의 읽기 동작이 빠르게 수행될 수 있다.
도 9를 참조하여 좀더 자세히 설명하면, 불휘발성 메모리 모듈(110)은 복수의 불휘발성 메모리 장치들(111~11n)을 포함한다. 복수의 불휘발성 메모리 장치들(111~11n)은 각각 SPD 영역을 포함한다. 복수의 SPD 영역들(131~13n)은 각각 서브 SPD 정보를 저장한다.
각 SPD 영역은 복수의 섹터들을 포함한다. 예를 들어, 도 9에 도시된 바와 같이, 각 SPD 영역은 세 개의 섹터들로 포함할 수 있다. 여기서, 각 섹터는 동일한 워드 라인을 공유하는 메모리 셀들로 구성될 수 있다. 예를 들어, 제 1 섹터들(Sector 11~Sector n)은 모두 동일한 워드 라인(WL)에 대응하는 메모리 셀들로 구성될 수 있다. 다만, 이는 예시적인 것이며, 본 발명의 기술적 사상은 이에 한정되지 않음이 이해될 것이다.
하나의 SPD 정보는 복수의 불휘발성 메모리 장치들(111~11n)의 섹터들에 분할되어 저장된다. 예를 들어, SPD 정보는 복수의 불휘발성 메모리 장치들(111~11n)의 제 1 섹터들(Sector 11~Sector n1)에 분할되어 저장될 수 있다.
설명의 편의상, 이하에서는, SPD 정보가 복수의 불휘발성 메모리 장치들(111~11n)의 제 1 섹터들(Sector 11~Sector n1)에 분할되어 저장되어 있다고 가정된다. 다시 말하면, 복수의 불휘발성 메모리 장치들(111~11n)의 제 1 섹터들(Sector 11~Sector n1)에 저장된 데이터의 집합은 하나의 SPD 정보를 구성한다고 가정된다.
또한, 설명의 편의상, 각 섹터에 분할되어 저장된 SPD 정보는 서브 SPD 정보라 칭해진다. 예를 들어, 제 1 불휘발성 메모리 장치(111)의 제 1 섹터(Sector 11)에 저장된 데이터는 제 1 서브 SPD 정보라 칭해진다. 제 n 불휘발성 메모리 장치(11n)의 제 1 섹터(Sector n1)에 저장된 데이터는 제 n 서브 SPD 정보라 칭해진다. 이 경우, 제 1 내지 제 n 서브 SPD 정보는 하나의 SPD 정보를 구성한다고 가정된다.
이 경우, 파워 온 시에, 메모리 모듈 컨트롤러(120)는 불휘발성 메모리 장치(110)에 병렬적 읽기 명령(Parallel Read Command: PRC)을 전송한다. 불휘발성 메모리 장치(110)는 병렬적 읽기 명령(PRC)에 응답하여, 복수의 불휘발성 메모리 장치들(111~11n)의 제 1 섹터들(Sector 11~Sector n1)에 대한 읽기 동작을 각각 수행한다. 복수의 불휘발성 메모리 장치들(111~11n)이 동시에 읽기 동작을 수행할 수 있기 때문에, 본 발명의 실시 예에 따른 불휘발성 메모리 모듈(110)은 SPD 정보에 대한 읽기 동작을 빠르게 수행할 수 있다.
한편, 서브 SPD 정보의 읽기 실패로 인하여 전체 메모리 모듈이 불량으로 인식되는 것을 방지하기 위하여, 본 발명의 기술적 사상에 따른 불휘발성 메모리 모듈(110)은 서브 SPD 정보를 대응하는 불휘발성 메모리 장치의 섹터들에 복수 회 저장한다.
예를 들어, 도 9에 도시된 바와 같이, 제 1 서브 SPD 정보는 제 1 불휘발성 메모리 장치(111)의 제 1 내지 제 3 섹터들(Sector 11~Sector 13)에 반복적으로 저장될 수 있다. 또한, 제 n 서브 SPD 정보는 제 n 불휘발성 메모리 장치(11n)의 제 1 내지 제 3 섹터들(Sector n1~Sector n3)에 반복적으로 저장될 수 있다.
따라서, 만약 복수의 불휘발성 메모리 장치들(111~11n)의 제 1 섹터들(Sector 11~Sector n1)에 대한 읽기 실패가 발생하면, 불휘발성 메모리 모듈(110)은 복수의 불휘발성 메모리 장치들(111~11n)의 제 2 섹터들(Sector 12~Sector n2)에 대한 읽기 동작을 수행할 수 있다. 또한, 만약 복수의 불휘발성 메모리 장치들(111~11n)의 제 2 섹터들(Sector 12~Sector n2)에 대한 읽기 실패가 발생하면, 불휘발성 메모리 모듈(110)은 복수의 불휘발성 메모리 장치들(111~11n)의 제 3 섹터들(Sector 13~Sector n3)에 대한 읽기 동작을 수행할 수 있다. 이러한 방식에 의하면, 각 서브 SPD 정보의 읽기 실패로 인하여 메모리 모듈 전체가 불량으로 처리되는 것이 방지될 수 있다.
한편, 메모리 모듈 컨트롤러(120)의 레지스터(121)는 SPD 정보의 읽기 동작이 성공한 섹터에 대한 위치 정보를 저장한다. 또한, 칩 정보 영역(141)은 SPD 정보의 읽기 동작이 성공한 섹터에 대한 위치 정보를 저장한다.
도 10은 도 9의 불휘발성 메모리 모듈 및 메모리 모듈 컨트롤러의 동작을 설명하기 위한 순서도이다. 이하에서는 도 9 및 도 10을 참조하여, 도 9의 불휘발성 메모리 모듈(110) 및 메모리 모듈 컨트롤러(120)의 동작이 자세히 설명된다.
설명의 편의상, 하나의 SPD 정보는 동일한 섹터 번호를 갖는 섹터들에 분산되어 저장된다고 가정된다. 예를 들어, 하나의 SPD 정보는 제 1 내지 제 n 불휘발성 메모리 장치들(111~11n)의 제 1 섹터들(Sector 11~Sector n1)에 분산되어 저장된다고 가정된다.
이 경우, 설명의 편의상, 제 1 불휘발성 메모리 장치(111)의 제 1 섹터(Sector 11)에 저장된 서브 SPD 정보는 제 1 서브 SPD 정보라 칭해지며, 제 n 불휘발성 메모리 장치(11n)의 제 1 섹터(Sector n1)에 저장된 서브 SPD 정보는 제 n 서브 SPD 정보라 칭해진다. 또한, 각 SPD 영역은 세 개의 섹터들을 포함하며, 동일한 SPD 영역의 섹터들은 동일한 서브 SPD 정보를 저장한다고 가정된다.
S210 단계에서, 컴퓨팅 시스템(10, 도 1 참조)이 파워 온 된다.
S220 단계에서, 제 1 불휘발성 메모리 장치(111)의 칩 정보 영역(141)에 저장된 성공 섹터 넘버(success sector number)에 대한 읽기 동작이 수행된다.
즉, 메모리 모듈 컨트롤러(120)는 칩 정보 영역(141)에 저장된 성공 섹터 넘버에 대한 읽기 요청을 제 1 불휘발성 메모리 장치(111)에 전송한다. 제 1 불휘발성 메모리 장치(111)는 칩 정보 영역(141)에 저장된 성공 섹터 넘버에 대한 읽기 동작을 수행하고, 그 결과를 메모리 모듈 컨트롤러(120)에 전송한다.
S230 단계에서, 성공 섹터 넘버에 대응하는 불휘발성 메모리 장치들의 섹터들에 대한 읽기 동작이 수행된다.
즉, 메모리 모듈 컨트롤러(120)는 성공 섹터 넘버에 기초하여, 이전의 파워 온 시에 유효한 SPD 정보를 저장하는 것으로 판단된 섹터에 대한 읽기 요청을 복수의 불휘발성 메모리 장치들(111~11n)에 전송한다.
복수의 불휘발성 메모리 장치들(111~11n)은 각각 성공 섹터 넘버에 대응하는 섹터에 저장된 서브 SPD 정보에 대한 읽기 동작을 수행한다. 설명의 편의상, 이하에서는 제 1 섹터들(Sector 11~Sector n1)이 성공 섹터 넘버에 대응한다고 가정된다.
S240 단계에서, SPD 정보에 대한 읽기 동작이 성공인 지의 여부가 판단된다. 즉, 예를 들어, 성공 섹터 넘버에 대응하는 제 1 섹터들(Sector 11~Sector n1)에 대한 서브 SPD 정보의 읽기 동작이 실패인 지의 여부가 판단된다.
만약 제 1 섹터들(Sector 11~Sector n1)에 대한 읽기 동작이 실패한다면, 다음 섹터들(즉, 제 2 섹터들(Sector 12~Sector n2))이 새롭게 읽기 동작이 수행될 섹터들로 지정된다(S250 단계).
예를 들어, 제 1 섹터들(Sector 11~Sector n1)에 대한 읽기 동작이 실패인 경우, 불휘발성 메모리 모듈(110)은 병렬적 읽기 명령(PRC)에 응답하여, 제 2 섹터들(Sector 12~Sector n2)을 새롭게 지정한다. 이 후, 제 2 섹터들(Sector 12~Sector n2)에 저장된 데이터에 대한 읽기 동작이 수행된다.
한편, 만약 제 1 섹터들(Sector 11~Sector n1)에 대한 읽기 동작이 성공한다면, 메모리 모듈 컨트롤러(120)와 불휘발성 메모리 모듈(110) 사이의 세팅 동작이 수행된다(S260 단계).
이 후, S270 단계에서, 세팅 동작이 성공인지의 여부가 판단된다.
만약 메모리 모듈 컨트롤러(120)와 불휘발성 메모리 모듈(110) 사이의 세팅 동작이 실패한다면, 제 2 섹터들(Sector 12~Sector n2)이 새롭게 지정된다(S250 단계). 이 후, S230 내지 S270 단계가 다시 수행된다.
만약 메모리 모듈 컨트롤러(120)와 불휘발성 메모리 모듈(110) 사이의 세팅 동작이 성공한다면, 해당 섹터들의 위치 정보가 메모리 모듈 컨트롤러(120)의 레지스터(121)에 저장된다. 즉, SPD 정보에 대한 읽기 동작이 성공적으로 수행된 섹터들의 위치 정보가 성공 섹터 정보로써 레지스터(121)에 저장된다.
이 후, S290 단계에서, 레지스터(121)에 저장된 성공 섹터 정보가 제 1 불휘발성 메모리 장치(111)의 칩 정보 영역(141)에 저장된다.
S240 단계의 SPD 정보에 대한 읽기 동작의 성공 여부를 판단하는 동작은, 읽어진 SPD 정보의 에러를 체크하고 정정하는 단계를 포함할 수 있다. 메모리 모듈 컨트롤러(120)가 SPD 정보에 대한 에러 체크 기능을 지원하지 않는 경우, S240 단계는 생략될 수 있다.
도 9 및 도 10을 참조하여 설명된 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 모듈(110)은 복수의 불휘발성 메모리 장치들을 포함하며, SPD 정보는 복수의 불휘발성 메모리 장치들에 분산되어 저장된다. 따라서, SPD 정보의 읽기 동작이 복수의 불휘발성 메모리 장치들에서 병렬적으로 수행될 수 있다. 따라서, SPD 정보의 읽기 속도가 향상될 수 있다. 또한, SPD 정보를 반복적으로 저장함으로써, SPD 정보의 읽기 실패로 인하여 불휘발성 메모리 모듈 전체가 불량으로 인식되는 것이 방지될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
10: 컴퓨팅 시스템
100: 메모리 시스템
200: 저장 장치
300: 프로세서
110: 불휘발성 메모리 모듈
120: 메모리 모듈 컨트롤러
111~11n: 불휘발성 메모리 장치들
DQ: 데이터
CA: 커맨드
SRC: 순차적 읽기 명령
PRC: 병렬적 읽기 명령

Claims (10)

  1. 삭제
  2. 삭제
  3. 복수의 불휘발성 메모리 장치들을 포함하는 불휘발성 메모리 모듈; 및
    상기 불휘발성 메모리 모듈을 제어하는 메모리 모듈 컨트롤러를 포함하며,
    상기 복수의 불휘발성 메모리 장치들 중 적어도 두 개의 불휘발성 메모리 장치들은 직렬 프레즌스 검출 정보(이하, SPD 정보)를 저장하도록 구성되고,
    상기 메모리 모듈 컨트롤러는 상기 불휘발성 메모리 모듈로부터 상기 SPD 정보를 읽고, 상기 읽어진 SPD 정보에 기반하여 상기 불휘발성 메모리 모듈과의 통신 모드를 세팅하도록 구성되고,
    상기 적어도 두 개의 불휘발성 메모리 장치들은 동일한 SPD 정보를 저장하도록 구성되는 메모리 시스템.
  4. 제 3 항에 있어서,
    파워 온 시에, 상기 메모리 모듈 컨트롤러는 상기 SPD 정보가 성공적으로 읽어질 때까지, 상기 적어도 두 개의 불휘발성 메모리 장치들 각각을 순차적으로 선택하며 상기 SPD 정보의 읽기를 수행하고, 상기 SPD 정보가 성공적으로 읽어진 불휘발성 메모리 장치의 위치 정보를 저장하도록 구성되는 메모리 시스템.
  5. 제 3 항에 있어서,
    파워 온 시에, 상기 메모리 모듈 컨트롤러는 상기 불휘발성 메모리 모듈과의 상기 통신 모드의 세팅이 성공할 때까지, 상기 적어도 두 개의 불휘발성 메모리 장치들 각각을 순차적으로 선택하며 상기 SPD 정보의 읽기 및 상기 읽어진 SPD 정보에 기반한 상기 통신 모드의 세팅을 수행하고, 상기 성공한 통신 모드의 세팅과 연관된 SPD 정보가 읽어진 불휘발성 메모리 장치의 위치 정보를 저장하도록 구성되는 메모리 시스템.
  6. 복수의 불휘발성 메모리 장치들을 포함하는 불휘발성 메모리 모듈; 및
    상기 불휘발성 메모리 모듈을 제어하는 메모리 모듈 컨트롤러를 포함하며,
    상기 복수의 불휘발성 메모리 장치들 중 적어도 두 개의 불휘발성 메모리 장치들은 직렬 프레즌스 검출 정보(이하, SPD 정보)를 저장하도록 구성되고,
    상기 메모리 모듈 컨트롤러는 상기 불휘발성 메모리 모듈로부터 상기 SPD 정보를 읽고, 상기 읽어진 SPD 정보에 기반하여 상기 불휘발성 메모리 모듈과의 통신 모드를 세팅하도록 구성되고,
    상기 적어도 두 개의 불휘발성 메모리 장치들은 서로 다른 SPD 정보를 저장하도록 구성되고,
    상기 메모리 모듈 컨트롤러는 상기 적어도 두 개의 불휘발성 메모리 장치들로부터 읽어지는 상기 서로 다른 SPD 정보를 조합하여 상기 불휘발성 메모리 모듈과의 상기 통신 모드를 세팅하도록 구성되는 메모리 시스템.
  7. 복수의 불휘발성 메모리 장치들을 포함하는 불휘발성 메모리 모듈; 및
    상기 불휘발성 메모리 모듈을 제어하는 메모리 모듈 컨트롤러를 포함하며,
    상기 복수의 불휘발성 메모리 장치들 중 적어도 두 개의 불휘발성 메모리 장치들은 직렬 프레즌스 검출 정보(이하, SPD 정보)를 저장하도록 구성되고,
    상기 메모리 모듈 컨트롤러는 상기 불휘발성 메모리 모듈로부터 상기 SPD 정보를 읽고, 상기 읽어진 SPD 정보에 기반하여 상기 불휘발성 메모리 모듈과의 통신 모드를 세팅하도록 구성되고,
    상기 적어도 두 개의 불휘발성 메모리 장치들 각각은, 제 1 SPD 정보 및 상기 제 1 SPD 정보의 사본인 제 2 SPD 정보를 저장하도록 구성되는 메모리 시스템.
  8. 제 7 항에 있어서,
    파워 온 시에, 상기 메모리 모듈 컨트롤러는 상기 통신 모드의 세팅이 성공적으로 수행될 때까지, 상기 제 1 SPD 정보 및 제 2 SPD 정보 각각을 순차적으로 선택하며 읽기 및 통신 정보의 세팅을 수행하고, 상기 제 1 SPD 정보 및 제 2 SPD 정보 중 상기 통신 정보의 세팅이 성공한 SPD 정보의 위치 정보를 저장하도록 구성되는 메모리 시스템.
  9. 외부 프로세서의 동작 메모리로 사용되는 복수의 불휘발성 메모리 장치들을 포함하고,
    상기 복수의 불휘발성 메모리 장치들 중 적어도 두 개의 불휘발성 메모리 장치들은 직렬 프레즌스 검출 정보(이하, SPD 정보)를 저장하도록 구성되고,
    상기 적어도 두 개의 불휘발성 메모리 장치들은 서로 다른 SPD 정보를 저장하도록 구성되고,
    메모리 모듈 컨트롤러는 상기 적어도 두 개의 불휘발성 메모리 장치들로부터 읽어지는 상기 서로 다른 SPD 정보를 조합하여 불휘발성 메모리 모듈과의 통신 모드를 세팅하도록 구성되는 불휘발성 메모리 모듈.
  10. 메인 메모리로 제공되는 메모리 모듈의 제어 방법에 있어서:
    상기 메모리 모듈은 메인 메모리로 동작하는 복수의 불휘발성 메모리 장치들을 포함하며,
    상기 복수의 불휘발성 메모리 장치들 중 직렬 프레즌스 검출 정보(이하, SPD 정보)를 저장하는 적어도 두 개의 불휘발성 메모리 장치들 중 적어도 하나의 불휘발성 메모리 장치로부터 상기 SPD 정보를 읽는 단계; 그리고
    상기 읽어진 SPD 정보에 기반하여, 상기 메모리 모듈과의 통신 모드를 세팅하는 단계를 포함하고,
    상기 적어도 두 개의 불휘발성 메모리 장치들은 동일한 SPD 정보를 저장하도록 구성되는 메모리 모듈의 제어 방법.
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US14/738,819 US9202585B2 (en) 2012-09-07 2015-06-12 Nonvolatile memory module, memory system including nonvolatile memory module, and controlling method of nonvolatile memory module

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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9495627B1 (en) * 2015-12-15 2016-11-15 International Business Machines Corporation Magnetic tunnel junction based chip identification
US10108542B2 (en) * 2016-01-04 2018-10-23 Avalanche Technology, Inc. Serial link storage interface (SLSI) hybrid block storage
US10558388B2 (en) * 2016-03-03 2020-02-11 Samsung Electronics Co., Ltd. Memory system and method of controlling the same
US10304522B2 (en) 2017-01-31 2019-05-28 International Business Machines Corporation Method for low power operation and test using DRAM device
US9916890B1 (en) 2017-02-21 2018-03-13 International Business Machines Corporation Predicting data correlation using multivalued logical outputs in static random access memory (SRAM) storage cells
US10663502B2 (en) 2017-06-02 2020-05-26 International Business Machines Corporation Real time cognitive monitoring of correlations between variables
US10037792B1 (en) 2017-06-02 2018-07-31 International Business Machines Corporation Optimizing data approximation analysis using low power circuitry
US10598710B2 (en) 2017-06-02 2020-03-24 International Business Machines Corporation Cognitive analysis using applied analog circuits
US11526768B2 (en) 2017-06-02 2022-12-13 International Business Machines Corporation Real time cognitive reasoning using a circuit with varying confidence level alerts
US10140222B1 (en) 2017-07-06 2018-11-27 Micron Technology, Inc. Interface components
KR102511341B1 (ko) * 2018-02-27 2023-03-20 에스케이하이닉스 주식회사 메모리 장치, 메모리 컨트롤러 및 이들을 포함하는 메모리 시스템과, 이들의 동작 방법
CN113050874A (zh) * 2019-12-26 2021-06-29 华为技术有限公司 一种内存设置方法以及装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080144411A1 (en) 2005-09-26 2008-06-19 Rambus Inc. Memory Module Including A Plurality Of Integrated Circuit Memory Devices And A Plurality Of Buffer Devices In A Matrix Topology
US20090049351A1 (en) 2007-08-14 2009-02-19 Dell Products L.P. Method for Creating a Memory Defect Map and Optimizing Performance Using the Memory Defect Map
KR101027712B1 (ko) * 2008-01-24 2011-04-12 후지쯔 가부시끼가이샤 정보처리 장치
US8301858B2 (en) 2008-08-01 2012-10-30 Fujitsu Limited Control device
US20140013036A1 (en) 2012-07-09 2014-01-09 Oh-seong Kwon User device having nonvolatile random access memory and method of booting the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5661677A (en) 1996-05-15 1997-08-26 Micron Electronics, Inc. Circuit and method for on-board programming of PRD Serial EEPROMS
US6047343A (en) * 1996-06-05 2000-04-04 Compaq Computer Corporation Method and apparatus for detecting insertion and removal of a memory module using standard connectors
US7161851B2 (en) 2002-01-07 2007-01-09 Intel Corporation Method and apparatus for generating multiple system memory drive strengths
US7035159B2 (en) 2004-04-01 2006-04-25 Micron Technology, Inc. Techniques for storing accurate operating current values
US7046538B2 (en) 2004-09-01 2006-05-16 Micron Technology, Inc. Memory stacking system and method
US7263019B2 (en) 2005-09-15 2007-08-28 Infineon Technologies Ag Serial presence detect functionality on memory component
WO2007116486A1 (ja) 2006-03-31 2007-10-18 Fujitsu Limited メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器
JP2010049751A (ja) 2008-08-22 2010-03-04 Toshiba Corp 抵抗変化型メモリ
KR101796116B1 (ko) * 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080144411A1 (en) 2005-09-26 2008-06-19 Rambus Inc. Memory Module Including A Plurality Of Integrated Circuit Memory Devices And A Plurality Of Buffer Devices In A Matrix Topology
US20090049351A1 (en) 2007-08-14 2009-02-19 Dell Products L.P. Method for Creating a Memory Defect Map and Optimizing Performance Using the Memory Defect Map
KR101027712B1 (ko) * 2008-01-24 2011-04-12 후지쯔 가부시끼가이샤 정보처리 장치
US8301858B2 (en) 2008-08-01 2012-10-30 Fujitsu Limited Control device
US20140013036A1 (en) 2012-07-09 2014-01-09 Oh-seong Kwon User device having nonvolatile random access memory and method of booting the same

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