TWI675378B - 半導體記憶裝置 - Google Patents

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Abstract

實施形態之半導體記憶裝置具備：記憶胞；讀出電路，其於接收到第1指令時，自上述記憶胞讀出第1資料；校正電路，其校正上述第1資料所包含之錯誤並產生第2資料；及寫入電路，其響應於接收到第2指令，而將上述第2資料寫入至上述記憶胞。

Description

半導體記憶裝置
實施形態主要關於一種半導體記憶裝置。
作為半導體記憶裝置，已知例如對記憶胞使用磁阻效應(magnetoresistive effect)之MRAM(Magnetoresistive Random Access Memory：磁阻隨機存取記憶體)。MRAM作為具有高速動作、大容量、及非揮發性之記憶體器件而備受矚目。
實施形態提供一種可使記憶胞之可靠性提高之半導體記憶裝置。
實施形態之半導體記憶裝置具備：記憶胞；讀出電路，其於接收到第1指令時，自上述記憶胞讀出第1資料；校正電路，其校正上述第1資料所包含之錯誤並產生第2資料；及寫入電路，其響應於接收到第2指令，而將上述第2資料寫入至上述記憶胞。
以下，參照圖式對實施形態進行說明。以下之說明中，對具有同一功能及構成之構成要素標註同一符號。又，以下所示之各實施形態係例示用以將該實施形態之技術性思想具體化之裝置或方法者，並非將構成零件之材質、形狀、構造、配置等特定於下述者。
各功能區塊可以硬體、電腦軟體之任一者或兩者之組合而實現。各功能區塊無須如以下之例般加以區分。例如，一部分功能亦可藉由與例示之功能區塊不同之功能區塊執行。再者，亦可將例示之功能區塊進而分割為更細微之功能子區塊。此處，作為半導體記憶裝置，列舉MRAM(Magnetoresistive Random Access Memory)為例。
[1]實施形態 對本實施形態之半導體記憶裝置進行說明。
[1-1]記憶體系統之構成 首先，對包含本實施形態之半導體記憶裝置之記憶體系統之構成進行說明。圖1係顯示實施形態之半導體記憶裝置，及包含半導體記憶裝置之記憶體系統之構成的方塊圖。記憶體系統400具備半導體記憶裝置100及記憶體控制器200。
半導體記憶裝置100例如由包含MRAM之半導體晶片構成。半導體記憶裝置100之細節於下文再述。
記憶體控制器200藉由匯流排連接於半導體記憶裝置100。又，記憶體控制器200藉由主匯流排連接於外部之主裝置300。記憶體控制器200控制半導體記憶裝置100，或根據自主裝置300接收到之命令，控制對半導體記憶裝置100之讀出及寫入等。
[1-2]半導體記憶裝置之構成 接著，使用圖1，說明本實施形態之半導體記憶裝置100之構成。半導體記憶裝置100具備：記憶胞陣列10、指令及位址輸入電路11、列解碼器12、行解碼器13、行選擇電路14、感測放大器15、寫入電路16、ECC(Error Checking and Correcting：錯誤檢查與校正)電路17、頁緩衝器18、輸入輸出電路19、及控制器20。
記憶胞陣列10具備列(row)及行(column)狀排列之複數個記憶胞MC。且，位於同一列之記憶胞MC連接於同一條字元線WL，位於同一行之記憶胞MC之兩端連接於同一條位元線BL及同一條源極線SL。記憶胞陣列10之細節於下文再述。
指令及位址輸入電路11經由例如指令/位址線CA0～CA9連接於記憶體控制器200。指令及位址輸入電路11自記憶體控制器200經由指令/位址線CA0～CA9接收指令及位址信號。指令及位址輸入電路11將指令及位址信號輸出至列解碼器12、行解碼器13、及控制器20。
指令及位址輸入電路11所接收之指令為用以控制半導體記憶裝置100之動作之命令，包含例如主動指令、讀取指令、寫入指令、預充電指令、及重設指令。主動指令為用以啟用(選擇)1個記憶體組，並啟用(選擇)所選擇之記憶體組內之複數條字元線中之1條的指令。預充電指令為用以使選擇之記憶體組成初始狀態(預充電狀態)以備讀出動作或寫入動作之指令。具體而言，於預充電動作時，選擇之記憶體組內之所有字元線、所有位元線、及所有源極線皆未被啟用(非選擇狀態)。
列解碼器12解碼指令及位址信號之位址信號。列解碼器12根據解碼結果，選擇決定之記憶體組內之字元線。
行解碼器13解碼指令及位址信號之位址信號。行解碼器13將解碼結果發送至行選擇電路14。
行選擇電路14連接於複數條位元線、複數條源極線、感測放大器15、及寫入電路16。行選擇電路14基於行解碼器13之解碼結果選擇行。即，行解碼器13選擇由行位址指定之複數條位元線及複數條源極線，並將其等連接於感測放大器15或寫入電路16。
感測放大器15連接於由行選擇電路14選擇之複數條位元線及複數條源極線。感測放大器15藉由分別檢測在成為讀出對象之複數個記憶胞中流通之電流，而總括地讀出記憶於複數個記憶胞之資料。以下，將由感測放大器15總括地讀出之複數個記憶胞之單位稱為｢頁面｣。
寫入電路16連接於由行選擇電路14選擇之複數條位元線及複數條源極線。寫入電路16對成為寫入對象之複數個記憶胞施加寫入電壓(寫入脈衝)。寫入電路16使寫入電流於複數個記憶胞流通，藉此將資料寫入至記憶胞。資料之寫入係對複數個記憶胞總括地進行。
ECC(Error Checking and Correcting)電路17執行資料之錯誤校正處理。具體而言，於寫入動作時，ECC電路17使用例如自記憶體控制器200供給之資料(以下，記述為寫入資料)產生錯誤校正碼(以下，記述為同位位元)。又，於讀出動作時，ECC電路17檢測自記憶胞讀出且包含同位位元之資料(以下，記述為讀取資料)是否有誤。ECC電路17於檢測出資料有誤之情形時，校正檢測出之錯誤。以下，將校正錯誤後之讀取資料記述為校正資料。
頁緩衝器18暫時記憶寫入資料及讀取資料(包含同位位元)。具體而言，於寫入動作時，頁緩衝器18暫時記憶自輸入輸出電路19供給之寫入資料。又，於讀出動作時，頁緩衝器18暫時記憶校正資料(或讀取資料)。
輸入輸出電路19經由例如16條資料線DQ0～DQ15連接於記憶體控制器200。資料線DQ0～DQ15係雙向之資料路徑。又，輸入輸出電路19連接於頁緩衝器18。輸入輸出電路19自記憶體控制器200經由資料線DQ0～DQ15接收資料(寫入資料)，並將接收到之寫入資料發送至頁緩衝器18。又，輸入輸出電路19將儲存於頁緩衝器18之資料(讀取資料)經由資料線DQ0~DQ15輸出至記憶體控制器200。
控制器20控制半導體記憶裝置100。控制器20自記憶體控制器200接收各種控制信號，例如時脈信號CK、時脈啟動信號CKE、及晶片選擇信號CS等。控制器20根據自指令及位址輸入電路11發送之指令及位址信號之指令信號，控制例如寫入動作及讀出動作。
[1-2-1]記憶胞陣列 接著，使用圖2對半導體記憶裝置100之記憶胞陣列10進行說明。記憶胞陣列10具備包含記憶資料之複數個記憶胞的複數個記憶體組。各記憶體組可獨立地進行資料之寫入或讀出動作。圖2係顯示記憶胞陣列10內之1個記憶體組BNK之構成之電路圖。
記憶胞MC例如行列狀排列。於記憶胞陣列10設置有i條字元線WL(WL0～WLi-1)、j條位元線BL(BL0～BLj-1)、及j條源極線SL(SL0～SLj-1)。i及j為0以上之自然數。於1條字元線WL連接有1列記憶胞MC，於1條位元線BL及1條源極線SL之對連接有1行記憶胞MC。
記憶胞MC包含選擇電晶體21及磁阻效應元件22。關於磁阻效應元件22之細節於下文再述。
選擇電晶體21係例如n型之MOS場效電晶體(MOSFET：metal oxide semiconductor field effect transistor：金屬氧化物半導體場效電晶體)。
各磁阻效應元件22之一端連接於1條位元線BL，另一端連接於1個選擇電晶體21之汲極(或源極)。各選擇電晶體21就閘極連接於1條字元線WL，就源極(或汲極)連接於1條源極線SL。
藉由以列解碼器12啟用1條字元線WL，與該字元線WL連接之選擇電晶體21接通。當選擇電晶體21接通時，與接通狀態之選擇電晶體21連接之磁阻效應元件22電性連接於1對位元線BL及源極線SL。連接於1條字元線WL之記憶胞MC之組相當於上述之｢頁面｣。
複數對位元線BL及源極線SL屬於1行。記憶體組BNK包含m+1個之行0～行m。藉由指定列位址(指定字元線WL)及指定行而選擇讀出及寫入動作之對象。
於讀出動作之情形時，例如與由讀出動作選擇之字元線WL連接之所有記憶胞MC之資料被暫時記憶於頁緩衝器18。再者，根據行位址指定1個頁面量之資料中之一部分(行部分)。接著，將由行位址指定之行部分之資料自頁緩衝器18發送至輸入輸出電路19。於寫入動作之情形時，亦伴隨寫入對象之頁面(字元線)與行之指定。行位址例如與讀取指令或寫入指令一起供給。
[1-2-2]記憶胞 接著，使用圖3，對記憶胞陣列10所含之記憶胞MC進行說明。圖3係顯示記憶胞陣列內之記憶胞MC之構成之示意圖。
如圖3所示，記憶胞MC例如包含選擇電晶體21及磁阻效應元件22。於對磁阻效應元件22寫入及讀出資料時，選擇電晶體21作為控制電流之供給及停止之開關設置。磁阻效應元件22包含積層之複數層膜。藉由沿垂直於複數層膜之膜面之方向流通電流，而將磁阻效應元件22之電阻值切換為低電阻狀態或高電阻狀態。磁阻效應元件22可藉由保持低電阻狀態或高電阻狀態而寫入資料。磁阻效應元件22作為非揮發性地保持寫入之資料，並可讀出之電阻性記憶元件(或可變電阻元件，電阻變化元件)發揮功能。
選擇電晶體21之閘極連接於字元線WL，源極或汲極之一者連接於源極線SL，另一者連接於磁阻效應元件22之一端。磁阻效應元件22之另一端連接於位元線BL。
[1-2-3]磁阻效應元件 接著，對記憶胞MC之磁阻效應元件22之構成之一例進行說明。本構成例之磁阻效應元件22包含記憶層23、中間層24、及參照層25。磁阻效應元件22亦可包含更多之層。於記憶層23與參照層25之間配置有中間層24。記憶層23、中間層24、及參照層25分別依序積層於膜面上。磁阻效應元件22為例如垂直磁化型之MTJ(magnetic tunnel junction：磁穿隧接面)元件：其之記憶層23及參照層25之磁化方向(magnetization orientation)各自朝向相對於膜面垂直之方向。
記憶層23包含1種或複數種導電性之磁性材料，或由導電性之磁性材料形成。具體而言。記憶層23包含鐵(Fe)、硼(B)、鈷(Co)等1種以上之元素，包含例如鈷鐵硼(CoFeB)或硼化鐵(FeB)。記憶層23亦可包含人造晶格。或，記憶層23包含Co、Fe、及B之合金，或由Co、Fe、及B之合金形成。
記憶層23於沿著某軸之方向上被磁化，例如記憶層23之磁化沿著貫通層23、24、及25之軸，相對於例如層23、24、及25之邊界面垂直之方向穩定。即，記憶層23具有沿著貫通層23、24及25之軸，相對於例如層23、24、及25之邊界面垂直之方向的磁異向性，即具有所謂之垂直磁異向性。記憶層23之磁化可朝向沿著易磁化軸之2個方向之任一方向而穩定。記憶層23之磁化方向可藉由貫通層23、24、及25流通之電流(寫入電流)而反轉。
中間層24包含非磁性之絕緣材料，或由非磁性絕緣材料組成，且作為穿隧障壁發揮功能。中間層24包含例如氧化鎂(MgO)，或由MgO形成。
參照層25包含導電性之磁性材料，或由導電性之磁性材料構成。參照層25包含Co､Pt､Pd､及Ni之至少1種元素。參照層25包含例如鈷鉑(CoPt)、鈷鎳(CoNi)、或鈷鈀(CoPd)，或由CoPt､CoNi､及CoPd形成。參照層25亦可由與記憶層23相同之材料形成。
參照層25與記憶層23同樣具有垂直磁異向性。參照層25具有方向固定或不變之磁化，例如，具有較記憶層23之矯頑磁性更大之矯頑磁性。參照層25之磁化方向｢被固定｣或｢不變｣意指參照層25之磁化方向不因具有使記憶層23之磁化反轉之大小之寫入電流而反轉。
記憶層23、中間層24、及參照層25之組顯示磁阻效應。具體而言，若記憶層23之磁化方向與參照層25之磁化方向平行及反平行，則磁阻效應元件22分別顯示最小及最大之電阻值。可將磁阻效應元件22顯示高電阻還是低電阻，即記憶層23之磁化方向，用於例如記憶裝置之記憶胞之資料記憶。
另，於本實施形態中，採用於此種磁阻效應元件22流通寫入電流，並由該寫入電流控制記憶層23之磁化方向的自旋注入寫入方式。磁阻效應元件22可根據記憶層23及參照層25之磁化方向之相對關係是平行還是反平行，而取得低電阻狀態及高電阻狀態之任一狀態。
若於磁阻效應元件22流通圖3之箭頭A1之方向，即自參照層25朝向記憶層23之寫入電流，則記憶層23及參照層25之磁化方向之相對關係為反平行。於該反平行狀態之情形時，磁阻效應元件22之電阻值變高，磁阻效應元件22被設定成高電阻狀態。該高電阻狀態被稱為｢AP(Anti-Parallel：反平行)狀態｣，且規定為例如資料“1”之狀態。
若於磁阻效應元件22流通圖3之箭頭A2之方向，即自記憶層23朝向參照層25之寫入電流，則記憶層23及參照層25之磁化方向之相對關係為平行。於該平行狀態之情形時，磁阻效應元件22之電阻值變低，磁阻效應元件22被設定成低電阻狀態。該低電阻狀態被稱為｢P(Parallel：平行)狀態｣，且規定為例如資料“0”之狀態。
另，於以下之說明中，雖按照上述之資料規定方法進行說明，但資料“1”及資料“0”之規定方法不限於上述之例。例如，亦可將P狀態規定為資料“1”，將AP狀態規定為資料“0”。
[1-3]半導體記憶裝置之動作 接著，對本實施形態之半導體記憶裝置100之動作進行說明。圖4係顯示半導體記憶裝置之動作例之圖。圖5係顯示半導體記憶裝置之動作流程之圖。於半導體記憶裝置(以下為記憶體器件)100中，於接收到主動指令ACT時，選擇記憶胞陣列10內之記憶體組，進而選擇被選擇之記憶體組內之字元線WL。再者，於接收到讀取指令RD或寫入指令WT時，指定讀出或寫入對象之行(1條或複數條位元線)，而分別執行讀出或寫入動作。
又，於接收到主動指令ACT、及讀取指令RD或寫入指令WT時，執行自連接於選擇字元線之複數個記憶胞(頁面)讀出資料之動作。以下，將自選擇字元線之頁面讀出資料之動作稱為｢預讀｣。
藉由預讀而自頁面讀出之讀取資料由ECC電路進行錯誤之檢測與校正。隨後，校正錯誤後之讀取資料(校正資料) 寫回至就每行為相同行位址之記憶胞。以下，將校正資料寫回至記憶體組BNK內之動作稱為「回寫」。另，未檢測出錯誤之行之資料不會被寫回至記憶胞。然而，亦可將未檢測出錯誤之行之資料寫回至記憶胞。
此處，使用圖4及圖5，說明在接收到主動指令ACT後，接收到1個讀取指令RD與1個寫入指令WT之情形之動作。
首先，於時刻T1，記憶體控制器200對記憶體器件100內之指令及位址輸入電路11，發送主動指令ACT(包含記憶體組位址及列位址)(步驟S1)。指令及位址輸入電路11接收到主動指令ACT時(步驟S2)，將主動指令ACT發送至控制器20及列解碼器12。藉此，自記憶胞陣列10內選擇由主動指令ACT包含之記憶體組位址及列位址指定之記憶體組及字元線WL。
接著，於記憶體器件100接收到讀取指令RD之情形時如下動作。
於時刻T2，記憶體控制器200對指令及位址輸入電路11，發送讀取指令RD(包含行位址)(步驟S3)。指令及位址輸入電路11接收到讀取指令RD時(步驟S4)，將讀取指令RD發送至控制器20及行解碼器13。行解碼器13解碼讀取指令RD包含之行位址。行選擇電路14基於行位址之解碼結果選擇行。
再者，控制器20根據讀取指令RD，控制對選擇之行位址之讀出動作。
接著，於時刻T3，感測放大器15進行自選擇之字元線WL之頁面內的記憶胞讀出資料之預讀(步驟S7A)。由感測放大器15讀出之資料(以下為讀取資料)被儲存於感測放大器15內之鎖存電路(未圖示)，進而被傳送至ECC電路17。
ECC電路17對讀取資料進行錯誤檢測及校正。即，ECC電路17進行讀取資料是否有誤之檢測，且於有誤之情形時，進行該錯誤之校正(步驟S8A)。
接著，於時刻T4，ECC電路17將校正錯誤後之讀取資料(校正資料)傳送至頁緩衝器18(步驟S9A)。
傳送至頁緩衝器18之校正資料被傳送至輸入輸出電路19(F1)。校正資料在輸入輸出電路19中由並列資料轉換成串列資料(F2)。再者，轉換成串列資料後之資料a0、a1、a2、a3自輸入輸出電路19輸出至記憶體控制器200(F3、步驟S10、S11)。
又，校正資料自頁緩衝器18傳送至寫入電路16。隨後，控制器20判定是否接收到預充電指令PRC(步驟S16)。於未接收到預充電指令PRC之情形時(否(NO))，不將校正資料回寫至讀出之行(行位址)之記憶胞，而使寫入電路16待機。
接著，於記憶體器件100接收到寫入指令WT之情形時如下動作。此處，顯示讀取資料有誤，且回寫該校正資料之行位址、與根據寫入指令WT要寫入之行位址一致之情形。
於時刻T2A，記憶體控制器200對指令及位址輸入電路11發送寫入指令WT(包含行位址)(步驟S5)。指令及位址輸入電路11接收到寫入指令WT時(步驟S6)，將寫入指令WT發送至控制器20及行解碼器13。行解碼器13解碼寫入指令WT包含之行位址。行選擇電路14基於行位址之解碼結果選擇行。再者，控制器20根據寫入指令WT，控制對選擇之行位址之寫入動作。
接著，於時刻T3A，感測放大器15進行自選擇之字元線WL之頁面內的記憶胞讀出資料之預讀(步驟S7B)。由感測放大器15讀出之讀取資料被儲存於感測放大器15內之鎖存電路，進而被傳送至ECC電路17。
ECC電路17對讀取資料進行錯誤檢測及校正。即，ECC電路17進行讀取資料是否有誤之檢測，且於有誤之情形時，進行該錯誤之校正(步驟S8B)。
接著，於時刻T4A中，ECC電路17將校正錯誤後之讀取資料(校正資料)傳送至頁緩衝器18。頁緩衝器18暫時記憶校正資料(步驟S9B)，且進而將校正資料傳送至寫入電路16。
又，自接收到寫入指令WT起經過寫入延遲後，記憶體控制器200對輸入輸出電路19發送寫入資料a0、a1、a2、a3(步驟S12)。寫入資料由輸入輸出電路19接收(F4、步驟S13)。由輸入輸出電路19接收之寫入資料由串列資料轉換成並列資料(F5)，且進而被傳送至ECC電路17(F6)。
ECC電路17使用寫入資料重新產生同位位元(F7)。ECC電路17將對寫入資料附加上同位位元之資料傳送至頁緩衝器18。此時，於頁緩衝器18中，將記憶於頁緩衝器18之校正資料中與寫入對象之行一致的行之資料改寫成寫入資料及同位位元之資料。接著，記憶於頁緩衝器18之資料被傳送至寫入電路16。
隨後，於時刻T6，記憶體控制器200對指令及位址輸入電路11發送預充電指令PRC(步驟S15)。指令及位址輸入電路11接收到預充電指令PRC時，將預充電指令PRC發送至控制器20。
另一方面，控制器20判定是否接收到預充電指令PRC(步驟S16)。於未接收到預充電指令PRC之情形時(NO)，在接收到預充電指令PRC為止，使寫入電路16待機。
於接收到預充電指令PRC之情形時(是(YES))，控制器20響應於接收到預充電指令PRC，並行執行由寫入電路16向寫入對象之行之寫入、與校正資料之向行之回寫(步驟S17)。隨後，控制器20根據預充電指令PRC，執行預充電動作。
接著，於時刻T7，記憶體控制器200對指令及位址輸入電路11發送主動指令ACT(步驟S18)。根據接收到該主動指令ACT(步驟S19)，控制器20結束對指定之記憶體組之讀出及寫入動作，且開始對其他記憶體組或同一記憶體組之讀出及寫入動作。
接著，於圖6顯示圖4所示之動作例中用於寫入及回寫之信號之時序圖。關於圖6所示之讀出及寫入，由於與圖4同樣，故省略說明。
根據接收到預充電指令PRC，於寫入電路16中產生圖6所示之信號PRCHG、信號WAYTS＜n＞、信號WAYTE＜n＞、信號WEN＜n＞、及信號COMP＜n＞。n為選擇之行之編號。
信號PRCHG為響應於接收到預充電指令PRC而產生之脈衝信號，且為使寫入及回寫之動作同時開始之信號。信號WAYTS＜n＞為響應於信號PRCHG之脈衝信號，且為在寫入及回寫時，用於創造寫入啟動期間之開始信號。信號WAYTE＜n＞為由內部延遲電路使用信號WAYTS＜n＞而產生之脈衝信號，且為決定寫入啟動期間結束之信號。信號WEN＜n＞為允許執行寫入及回寫之寫入啟動期間之信號。
信號COMP＜n＞為在寫入及回寫時，執行(接通)或停止(斷開)比較儲存於感測放大器15之鎖存電路之資料、與以寫入電路16寫入之資料之處理的信號。於信號COMP＜n＞確立時，例如，於信號COMP＜n＞為“H”時，於感測放大器15之鎖存電路之資料、與寫入電路16之資料一致之情形時，寫入電路16不動作。另一方面，於感測放大器15之鎖存電路之資料與寫入電路16之資料不一致之情形時，寫入電路16動作而進行寫入。
如圖6所示，當接收到預充電指令PRC時，產生信號PRCHG。根據該信號PRCHG產生信號WAYTS＜n＞，進而，根據信號WAYTS＜n＞產生信號WAYTE＜n＞。
於信號WAYTS＜n＞上升到“H”時，信號WEN＜n＞成為“H”，於信號WAYTE＜n＞上升到“H”時，信號WEN＜n＞成為“L”。藉此，決定信號WEN＜n＞中之“H”期間，即寫入啟動期間。
於信號WEN＜n＞中之寫入啟動期間，同時執行寫入及回寫。於該寫入啟動期間，維持信號COMP＜n＞確立不變。因此，保持執行以下處理之狀態：比較感測放大器15之鎖存電路之資料與寫入電路16之資料，而決定是否將寫入電路16之資料寫入至記憶胞。
[1-4]本實施形態之效果 根據本實施形態，可提供能夠使記憶胞之可靠性提高之半導體記憶裝置。
於本實施形態中，響應於接收到預充電指令，而使根據寫入指令之寫入、與寫回校正資料之回寫並行開始。藉此，可防止在執行向回寫之行位址與上述寫入一致之行之回寫時，因寫入指令之寫入所導致之回寫中斷。
當發生回寫中斷時，為了防止儲存於感測放大器之鎖存電路之資料與記憶胞之資料產生不匹配，而成為使比較感測放大器之鎖存電路之資料、與寫入電路之資料(寫入資料或校正資料)之處理停止之狀態。
於本實施形態中，於將寫入資料儲存於頁緩衝器後，接收預充電指令，而開始上述寫入與回寫。因此，由於不會發生回寫中斷，故可於寫入及回寫時執行比較感測放大器15之鎖存電路之資料、與寫入電路16之資料的處理。藉此，於寫入及回寫中，可根據上述比較結果，而切換是否對該記憶胞進行寫入。即，於感測放大器15之鎖存電路之資料、與寫入電路16之資料一致之情形時，不由寫入電路16寫入資料，而僅於不一致之情形時，才寫入資料。
其結果，於寫入及回寫中，可削減無用之寫入，可抑制因寫入次數增加所導致之記憶胞之可靠性降低。即，可提高記憶胞之可靠性。再者，由於可削減無用之寫入，故可降低寫入及回寫時消耗之電力。
又，於圖7顯示本實施形態與比較例之動作流程中之期間tRP及tRC。於本實施形態中，於接收到預充電指令PRC時，開始寫入及回寫。因此，期間tRP(Row Precharge time：列預充電時間)由寫入及回寫之執行期間決定，且較比較例更長。然而，期間tRC(Row Cycle time：列週期時間)與比較例相同而無變更。因此，不會對本實施形態之寫入動作及讀出動作造成影響。
期間tRP為記憶體器件100受理預充電指令PRC後至受理主動指令ACT為止之期間。期間tRC為對同一記憶體組進行之讀出動作或/及寫入動作之期間。
於比較例中，根據接收到主動指令ACT及寫入指令WT而產生之信號，而分別開始回寫及寫入。即，於比較例中，為了使回寫及寫入開始，需要2個寫入控制信號。
相對於此，於本實施形態中，根據接收到預充電指令而產生之信號PCHG，使寫入及回寫開始。即，於本實施形態中，為了使寫入及回寫開始，僅需1個寫入控制信號即可，故可簡單地控制寫入時序。
[2]其他變化例等 於本實施形態中，作為半導體記憶裝置，乃列舉使用磁阻效應元件之MRAM為例進行了說明，但並非限定於此者，亦可應用於各種非揮發性記憶體。又可應用於與MRAM同類型之電阻變化記憶體，例如ReRAM(Resistive Random Access Memory：電阻式隨機存取記憶體)、PCRAM(Phase-Change Random Access Memory：相變隨機存取記憶體)等。
又，於本實施形態中，說明了對記憶胞使用垂直磁化方式之磁阻效應元件之情形，但未必限定於垂直磁化方式之磁阻效應元件者。例如，於使用面內磁化方式之磁阻效應元件之情形時，亦可同樣地應用。
本實施形態可應用於具有如磁阻效應元件(MTJ元件)之電阻性記憶元件，且藉由伴隨施加電流或電壓之電阻變化而記憶資料之記憶胞，或具有本記憶胞之半導體記憶裝置。
又，可應用於具有可讀出藉由將伴隨電阻變化之電阻差轉換成電流差或電壓差而記憶之資料之記憶元件的記憶胞、或具有本記憶胞之半導體記憶裝置。
雖已說明了本發明之若干實施形態，但該等實施形態係作為例子而提示者，並非意欲限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，且在未脫離發明之主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其等之變化皆包含於發明之範圍或主旨，且包含於申請專利範圍所記載之發明及與其均等之範圍。
[相關申請案] 本申請案享受以日本專利申請案第2017-207129號(申請日：2017年10月26日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
10‧‧‧記憶胞陣列
11‧‧‧指令及位址輸入電路
12‧‧‧列解碼器
13‧‧‧行解碼器
14‧‧‧行選擇電路
15‧‧‧感測放大器
16‧‧‧寫入電路
17‧‧‧ECC電路
18‧‧‧頁緩衝器
19‧‧‧輸入輸出電路
20‧‧‧控制器
21‧‧‧選擇電晶體
22‧‧‧磁阻效應元件
23‧‧‧記憶層
24‧‧‧中間層
25‧‧‧參照層
100‧‧‧半導體記憶裝置
200‧‧‧記憶體控制器
300‧‧‧主裝置
400‧‧‧記憶體系統
A1‧‧‧箭頭
A2‧‧‧箭頭
ACT‧‧‧主動指令
a0‧‧‧資料
a1‧‧‧資料
a2‧‧‧資料
a3‧‧‧資料
BL‧‧‧位元線
BL0～BLj-1‧‧‧位元線
BNK‧‧‧記憶體組
CK‧‧‧時脈信號
CKE‧‧‧時脈啟動信號
CS‧‧‧晶片選擇信號
CA0～CA9‧‧‧指令/位址線
COMP＜n＞‧‧‧信號
DQ0～DQ15‧‧‧資料線
ECC‧‧‧ECC電路
MC‧‧‧記憶胞
PRC‧‧‧預充電指令
PRCHG‧‧‧信號
RD‧‧‧讀取指令
SL‧‧‧源極線
S1～S6‧‧‧步驟
S7A‧‧‧步驟
S7B‧‧‧步驟
S8A‧‧‧步驟
S8B‧‧‧步驟
S9A‧‧‧步驟
S9B‧‧‧步驟
S10～S19‧‧‧步驟
T1‧‧‧時刻
T2‧‧‧時刻
T2A‧‧‧時刻
T3‧‧‧時刻
T3A‧‧‧時刻
T4‧‧‧時刻
T4A‧‧‧時刻
T5‧‧‧時刻
T5A‧‧‧時刻
T6‧‧‧時刻
T6B‧‧‧時刻
T7‧‧‧時刻
tRC‧‧‧期間
tRP‧‧‧期間
WAYTE＜n＞‧‧‧信號
WAYTS＜n＞‧‧‧信號
WEN＜n＞‧‧‧信號
WL‧‧‧字元線
WL0～WLi-1‧‧‧字元線
WT‧‧‧寫入指令
圖1係顯示實施形態之半導體記憶裝置之構成之方塊圖。 圖2係實施形態之半導體記憶裝置之記憶胞陣列內之記憶體組的電路圖。 圖3係實施形態之半導體記憶裝置之記憶胞陣列內之記憶胞的示意圖。 圖4係顯示實施形態之半導體記憶裝置之動作例之圖。 圖5係顯示實施形態之半導體記憶裝置之動作流程之圖。 圖6係實施形態之半導體記憶裝置之動作流程中之信號的時序圖。 圖7(a)、(b)係顯示實施形態之半導體記憶裝置之動作流程中之期間tRP及tRC的圖。

Claims (15)

  1. 一種半導體記憶裝置，其具備： 記憶胞； 讀出電路，其於接收到第1指令時，自上述記憶胞讀出第1資料； 校正電路，其校正上述第1資料所包含之錯誤並生成第2資料；及 寫入電路，其響應於接收到第2指令，並將上述第2資料寫入至上述記憶胞。
  2. 如請求項1之半導體記憶裝置，其中進而具備：電性連接於上述記憶胞之位元線、源極線及字元線，且 於接收到上述第1指令之前，接收到第3指令，並基於上述第3指令選擇上述字元線。
  3. 如請求項2之半導體記憶裝置，其中上述第1指令包含用以選擇上述位元線及上述源極線之讀取指令或寫入指令之任一者，第2指令包含用以將上述位元線、上述源極線、及上述字元線設為非選擇之預充電指令。
  4. 如請求項1之半導體記憶裝置，其中上述校正電路對上述第1資料進行錯誤檢測與校正，且 於上述第1資料未檢測出錯誤之情形時，上述寫入電路響應於接收到上述第2指令，不將上述第1資料寫入至上述記憶胞。
  5. 如請求項1之半導體記憶裝置，其中上述校正電路對上述第1資料進行錯誤檢測與校正，且 於上述第1資料未檢測出錯誤之情形時，上述寫入電路響應於接收到上述第2指令，將上述第1資料寫入至上述記憶胞。
  6. 如請求項1之半導體記憶裝置，其中上述記憶胞為可記憶資料之電阻變化元件。
  7. 一種半導體記憶裝置，其具備 第1及第2記憶胞； 讀出電路，其根據接收到第1指令，而自上述第1記憶胞讀出第1資料； 校正電路，其校正上述第1資料所包含之錯誤並產生第2資料； 記憶電路，其根據接收到第2指令，記憶第3資料與上述第2資料；及 寫入電路，其響應於接收到第3指令，而進行將上述第2資料寫入至上述第1記憶胞之第1寫入、與將上述第3資料寫入至上述第2記憶胞之第2寫入。
  8. 如請求項7之半導體記憶裝置，其中上述第1寫入與上述第2寫入響應於接收到上述第3指令而並行開始。
  9. 如請求項7之半導體記憶裝置，其中上述第1寫入與上述第2寫入根據響應於接收到上述第3指令而產生之同一信號而開始。
  10. 如請求項7之半導體記憶裝置，其中於上述第2寫入中，比較保持於上述讀出電路之第4資料、與上述第3資料，且 於上述第4資料與上述第3資料一致之情形時，上述寫入電路不將上述第3資料寫入至上述第2記憶胞， 於上述第4資料與上述第3資料不一致之情形時，上述寫入電路將上述第3資料寫入至上述第2記憶胞。
  11. 如請求項7之半導體記憶裝置，其中進而具備：電性連接於上述第1及第2記憶胞之位元線、源極線及字元線，且 於接收到上述第1指令之前，接收到第4指令，並基於上述第4指令選擇上述字元線。
  12. 如請求項11之半導體記憶裝置，其中上述第1指令包含用以選擇上述位元線及上述源極線之讀取指令，上述第2指令包含用以選擇上述位元線及上述源極線之寫入指令，上述第3指令包含用以將上述位元線、上述源極線及上述字元線設為非選擇之預充電指令。
  13. 如請求項7之半導體記憶裝置，其中上述校正電路對上述第1資料進行錯誤檢測與校正，且 於上述第1資料未檢測出錯誤之情形時，上述寫入電路響應於接收到上述第3指令，不將上述第1資料寫入至上述第1記憶胞。
  14. 如請求項7之半導體記憶裝置，其中上述校正電路對上述第1資料進行錯誤檢測與校正， 於上述第1資料未檢測出錯誤之情形時，上述寫入電路響應於接收到上述第3指令，而將上述第1資料寫入至上述第1記憶胞。
  15. 如請求項7之半導體記憶裝置，其中上述第1及第2記憶胞為可記憶資料之電阻變化元件。
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