TWI282557B - Memory stacking system and method - Google Patents

Description

1282557 九、發明說明： 【發明所屬之技術領域】 並且更特定的 本發明係有關於半導體記憶體的領域 是有關於高密度的記憶體模組之形成。 【先前技術】

在近代歷史中，電腦的記憶體儲存元件在記憶體容量 〜：：二年就會成長四倍。為了維持競爭力，半導體產 持續不斷地努力縮小電路的特徵尺寸並且設計更 有效率的記憶體層次（1 觸，。新晶片㈣計與製程之 :發成士是相當高❸’並且在新的製造設備上需要同樣昂 貝的投貧。但另一方面，消費者及其它的產業正努力於替 代的低成本與立即的解決方案。其中一種解決方案是“記修 體堆疊”。 " 相同的記憶體元件係具有可能是平行一致的位址、電 源以及資料線。於是，相同的記憶體元件實際上可以彼此 堆疊在-起，#中最下面的元件係安裝在印刷電路板或是 其它第二階段(second level)的封裝之上。堆疊的元件係藉 由層級（rank)來表示，最下面的元件被指定為“層級一，，的元 /ίι深度一的堆豐配置之頂端的元件係被指定為“層級二” 的元件。可存在有多個層級，而每個層、級係有關於堆疊在 最咼的兀件之下的元件個數。每個層級也可以存在有多個 元件。 每個元件或層級的接腳係透過簡單的焊錫、或經常是 透過一種特殊的連接殼體來彼此連接。無法並聯之接收信 1282557 遽的接腳並不合造姑产 要 ή 連接在一起，而是必須具有個別的接腳位 置。一般而言，“曰 於 4 4擇（“cs”)接腳在作用時會選擇用 ,,_ . 卩亚如。因為在一個記憶體堆疊中並 非所有的記憶體元件都需 統上並未和1它的Γ:: ，被啟動’…S接腳傳 木芽具匕的CS接腳共用信號。 之方：,：:··!的記憶體模組中達成每個元件的個別控制 個i# ^ p錢、體控制11延伸—個別的cs走線（tl>ace)至每 兩個堆疊的f知記憶體元件或層級12。記 :?片可二:由沿著-條載有Η :-曰曰片她言號16的走線通過一 :::::元:或層"。因此，-“言，具ΐ:，:： 體控制器的c憶體模組係、具有“η ”條連接元件至記憶 是簡單<線’其中“η”是-個整數。儘管在概念上 需要越乂的旦明顯有所限制。堆疊的元件數目越大，則會 、CS走線數目。因為電路板空間是有限的 種解決方案隨著 、此 行的。 者堆$的疋件數目增加而很快就變成是不可 維㈣美國專利第 的二-記憶體元件的佔用面積，其係利用“未料 (‘‘DRAM” )。在所揭路的方法中’動態隨機存取記憶體 AM )7M“NC接腳係導電地連接至元件的cs接腳。 下方的DRAM元件可以接收_個直接傳送到該元 7 1282557 件的CS接腳之CS信號的情形中， 沾_ 斤^ τ 上方的兀件可以透過它 的NC接腳中已經短路連接到該元件的^接腳的一個π 接腳來接收一 CS信號。其效果盥笛絲 /欢禾興弟一種方法是相同的： 兩個元件都接收傳統的CS ,言號。類似地，從記憶體控制 益延伸的CS信號線的數目必須等於堆疊的元件數目。然 而，第二種方法的優點是不需要額外的接腳位置，因此保 持原有的記憶體元件的佔用面積。 '然而，由於記憶體元件已變得更為複雜，而且由於堆 疊更多數目的記憶體元件的需求已增大，因此上述的方法 已證明是不足夠的。電路板空間甚至是更為有限的，而且 記憶體元件只有有限的可以短路連接到cs接腳的NC接 腳。例如是DRAM元件的記憶體元件典型是被安裝在標準 化的雙排直插式記憶體模組（“DIMM”）上，dimm係具有— 組標準化的接腳以及走線佈局。例如’每個mMM典型係 包含18個DRAM元件、位址、資料與電源走線、一以走 線以及-NC走線。顯然，肖cs走線可作用以選擇在該 DIMM之上的該# 1S個DRAM元件，而該nc走線可被 利用以ir心CS仏號至第二層級的1 8個堆疊的DRAM元 件（假設該NC接腳已經短路連接到第二層級的DRAM元件 上之CS接聊但是無法透過所揭露的方法來進—步控制 堆疊較高的DRAM元件。 ^ 於是，在該項技術中明顯對於尤其是在較高密度的記 憶體模組的晶片選擇上之改良的記憶體堆疊及方法有所需 求0 8 1282557 f發明内容】 在本發明的一個實施例中，—種用於從複數個記憶體 凡件形成-個堆#的記憶體模組之方法係被提出。該複數 個記憶體元件係被修改來包含一個 ^ ^ ^獨用於解碼複數個晶片選 擇信號的邏輯區塊。該複數個記憶體元件亦被堆疊以互連 複，個接聊。一個串列的存在檢測裝置亦被更新以指出該 堆豐的記憶體模組包含該複數個記憶體元件並且該複數個 晶片選擇信號的每個晶片選擇信號係被傳送至該複數個記 憶體凡件上之複數個被^的接腳中之—個對應的接聊。 在本發明的另一個實施例中， ^ 種高密度的記憶體模 、、且‘被才疋出。該高密度的兮己愔_七 〆 一丄— 妁口己組係包含複數個記億體 兀件，每個記憶體元件更包含邏輯、^ ^ ^ ^ ^ , 、平斗包路以解碼複數個晶片 砥擇#唬的一個二進位的組合。 ^ ' n ^ °亥回岔度的記憶體模組亦 匕3 —個串列的存在檢測裝置， ^ ^ y 1 °哀串列的存在檢測裝置能 夠向一個記憶體控制器指出 y, A Κ籽破傳迗至該複數個記憶體元 泮的一些晶片選擇信號、一種 + > 、 禋、、扁碼该些晶片選擇信號的方 式、以及該些晶片選摆卢缺 定。 ^擇^虎將破傳送在其上的走線之指 在本發明的又一個實施例中，一插# I〆〆、 1 ·帝羊糸“ “ a Λ %子系統係被提出。 战电卞系洮1乐巴玄一個輪入势 ^ ^ ^ %八衣1、—個輸出裝置、一個古 憶體牙、統以及-個搞接至 “ < 〇 a A巾。 衣直、輸出裝置與記恃髀 糸統的處理器裝置。該記恃 版 哭。兮於入狀罢,己糸統更包含一個記憶體控制 , …么一 處栗盗與記憶體系統中之至 少一個係包含一個高密度 至 一 ^ ^肢模組。該高密度的記情 1282557 體模組係包含複數個記情體 ㈣ n凡件，母個記憶體元件更包含 邂輯機構以解碼複數個晶片 门 a I弹饴就的一個二進位的組 &。該高密度的記憶體槿細介 .^ ^ 杈、、且亦包含一個串列的存在檢測裝

置 5亥串列的存在檢測罗署处夕/^ A 脸 置犯夠向一個記憶體控制器指出 字被傳送至該複數個記情， 凡件的一些晶片選擇信號、一 種編碼該些晶片選擇信號 以及该些晶片選擇信號 將被傳达在其上的走線之指定。 在本發明的另一實施例 ，一 \ ^ ^ .. 種用於從複數個記憶體 且的，杈組之方法係被提出。一個位 址緩衝器係被修改來包含一 ^ ^ r r ^ 用於解碼複數個晶片選擇信 號的邏輯區塊。該位址緩 伴“…… _ 接至複數個記憶體元 擇接腳係連接至該位址緩種一 ί體70件之—個晶片選 堆…個· jr 複數個記憶體元件係被 記情俨搵细孫七八— 係被更新以指出該堆疊的 。己U肢杈組係包含该複數個記憶體元 U 4n ^ ^ ^ ^ , 十 亚且該複數個晶 片k k唬的母個晶片選擇信 器。 双1寻迗至該位址緩衝 在本發明的另一實施例中，一種玄κ #被描屮。兮古—由 丨~抢度的記憶體模組 被^出 回岔度的記憶體模組係包含篇*w ^磁一

件、一個位址緩衝以 UiU己憶月豆7C 友銜叩Μ汉一调串列的存赴祖斗— 衛哭#勺人一 Μ抑 個日日片遠擇接腳。該位址缓 付σσ係匕3 —個遴輯區塊以解碼晶片摁 位的組合。該串列的存在&、Ρ| / 睪“號的一個二進 制哭沪屮骆妯难、、/ 夠向一個記憶體控 制曰出將被傳达至該複數個記沾 疋件的-些晶片選擇 10 1282557 信號、一種編碼該些晶片選擇信號的方式、以及該些晶片 選擇信號將被傳送在其上的走線之指定。曰 在本發明的另一實施例中，一種電子系統係被提出。 該電子系統係包含一個輸入裝置、一個輪出裝置、一個記 憶體系統以及一個耦接至該輸入裝置、輪出裝置與記億體 系統的處理器裝置。該記憶體系統更包含一個記憶體控制 σσ 。亥輸入策置、輸出裝置、處理器與記憶體系統中之至 少一個係包含一個高密度的記憶體模組。該高密度的記憶 體模組係包含複數個記憶體元件、一個位址緩衝器以及: ^串列的存在檢时置。該複數個記憶體元件係分別包含 -個晶片選擇接腳。該位址緩衝器係包含一個邏輯區塊以 解碼晶片選擇信號的一個二進位的組合。該串列的存在檢 測1置係能夠向一個記憶體控、 個記憶體元件^ 數 擇作 擇^—種編碼該些晶片選 •走二::式、以及該些晶片選擇信號將被傳灿 【實施方式】 式中Π::Γ參考相關的圖式來加以描述。在多個圖 的元件」 ㈣係表W來在每個^中代表相同 7兀仟。呆些術語係在此全篇中被并入 明，其具有如下所指出的意思。此除非另有指 該術語“高密度的記憶體模組，，係指一 體裝置，复向入士旦沙六以 封忒傻的記憶 /、匕3大里鍺存的功能並且呈 用面積。高密度的纪、體小的電路佔 “拉組可藉由堆疊個別的記憶體元 1282557 件來加以產生。 杨語‘‘堆疊的記憶體模組，，係指兩個或多個具有平右 1線的位址、資料與電源接腳之類似的記憶體元件… 作，— °L'肢兀件可被選擇用於讀取/寫入動 豈V己憶體元件則未被選擇。為了達成堆疊的記 此:疊起來:、以連接類似的接繼^ 被稱為層級-的元件.^的配置中’底部的記憶體元件係 層級二的元件、依此類推r個堆疊的記憶體元件係被稱為 一個=?列的存在檢測裝置，，係指在記憶體模組上之 μ於：記憶體控制器可利用的資訊，該資訊有 妒置；：上’杈組的特徵及規格。例如’串列的存在檢測 衣置可以向一個記憶體控制 呈右而-麻， u出某一特定的記憶體模組 /、有兩们層級亚且需要兩個晶片選擇信號。 該術語“炫斷熔線，，係指—個用於^ 可 化的半導體元件中之製程。 、铒〗了耘式 二圖刪本發明的一個實施例的堆疊四個的記憶 …化的方塊圖。該堆疊的記憶體元件係被描述 弟-或層級-的記憶體元件20、—個第 的記憶體元件22、一個筮-上昆4 ~ 仟“徊弟二攻層級三的記億體元件24以 二：弟四或層級四的記憶體元# 26。多個層級一的記情 月且凡件20係被描繪，其分別安 柘IQ + L 甘平°己，丨思體兀件安裝 ⑸…件。類似地，多個層級二、層級三以及層級四的 5己I…件22、24與26係分別安裝在-個對應的記憶體 12 1282557 元件安裝板19之上。每個記憶體元件20、22、24與26 亦包含/個晶片選擇接腳6〇以及至少一個未連接的接腳 62。在第2圖中’该晶片選擇接腳60係分別連接到一個 源自於釔憶體控制器1〇的第一晶片選擇信號14。每個記 憶體元件20、22、24與26之未連接的接腳62係連接至 /個第二晶片選擇信號16。同樣在第2圖中，記憶體元件 2〇、22、24與26係分別安裝在一個對應於個別的記憶體 元件20、22、24與26之層級的記憶體元件安裝板i9之 馨上。 本發明之例示的第一實施例之堆疊四個的記憶體模組 2係藉由首先修改四個習知的記憶體元件的邏輯來加以產 生的。第一記憶體元件20係藉由溶斷溶線一個額外的邏 輯區塊21到圯憶體元件20中來加以修改，此係容許記憶 體元件20例如是在第一晶片選擇信號14以及第二晶片選 擇信號1 6兩者都是低態有效時被啟動。換言之，若記憶 體元件2 〇的曰曰片選擇接腳6 0以及被利用的未連接的接腳 _ 6 2係藉由该兩個晶片選擇信號14與1 6而被驅動為低態有 效的，則記憶體元件20係被選出且啟動。 類似地，記憶體元件22係藉由熔斷熔線一個邏輯區塊 23而被修改，該邏輯區塊23例如是在發生低態有致的第 一晶片送擇彳5 5虎14以及南的第二晶片選擇信號1 6之際啟 動記憶體元件22。例如，記憶體元件24亦包含一個炼斷 熔線後的邏輯區塊25，該邏輯區塊25是秦發生高的第一 晶片選擇信號14以及低態有效的第二晶片選擇信號1 6之 13 1282557 際啟動記憶體元件24。 ,取後，同樣是藉由舉例而非限制的是，記憶體元件26 系匕3涸頟外的熔斷熔線後的邏輯區塊27，該邏輯區塊 τ在毛生第及第二晶片選擇信號工4與工$兩者都是高 :之IV、啟動,己憶體元件26。因此，例如是透過第—及第二 晶片選擇信號14與16的四個狀態組合中的任何一個狀態 組合’该四個記憶體元件20、22、24肖26中之-可被選 ^ 4擇過私足_個較為—般性的解碼過程的結果。該 午馬係I曰由‘斷熔線邏輯成為由反相器與閘所構成 的單級解碼器的形式、或是藉由應用-個查詢一[up)表 來加以實施的。 根據本赉明的第一實施例，在該四個記憶體元件別、 馨 22、24與26的修改之後’記憶體元件20、22、24與26 係經由連接該記憶體元件2〇、22、24肖％之相似的接腳 之走線而連接在一起或是堆疊起來。相似的位址接腳、電 源接腳以及資料接腳係、連接在—起。明確地說，如同在第 合=中所不曰曰片選擇接腳60以及未連接的接腳62亦將 會連接在一起 '此過程經常是藉由利用已經安裝在dimm j = fRAM兀件來加以實施的。在mMM上之走線係被配 ^从迷任饭女裝在該DiMM上之DRAM元件的相似的接 腳。接著，進一步的連線可以只藉由連接多個DIMM的相 b㈣成Q每個具有多個相似的元件之刪m 知，成四個層級的dimm。增減堆疊的元件係決定該〇ΐΜΜ 記憶體模組2的資料匯流排寬度。例如，利用四個dimm 14 1282557 記憶體模組2係產生一個16層級的系統。在此實施例， 第2圖係展示了來自四個各別但為連接的mMM之四個各 別的dram元件之連線。 浐後。己U紐权組2特有的串列的存在檢測裝置i 8係 被更新以向記憶體控制器1〇指出該記憶體模组2且有四 個堆疊的記憶體元# 20、22、24與26，並且該記憶體元 件20、22、24與26需要兩個晶片選擇信號^與16適當 地被編碼以選擇該四個記憶體元件2〇、22、24與％中的 任:-個記憶體S件。在—個實施例中，料列的存在檢 測裝置1 8是位在盆中一個Ήτ'ΜΊν, /、τ個DIMM上之電氣可抹除的可程 式化唯讀記憶體(“EEPR0M，，)，並且其可以作用來產生或 更:一個對應於記憶體控制器10所使用之特定配置的記 憶體模組之查詢表。 到目則為止所揭露的本發明之實施例的一項潛在的限 制是總是選出該四個記憶體元件20、22、24與26中之_。 當-個記憶體元件不被選擇時，另一個記憶體元件必須被 :二儘管可以存在有其它的啟動信號來防止非所要的記 k體碩取/寫入動作，在該第一 & K L d甲存在一種選擇來致 月匕晶片選擇信號的解譯。該選擇的實施是藉由利用 一個木U的位址㈣64。只要記憶體元件20、22、24 與26分別具有一個未使用的位址接卿64,該 就可被修改，以在有關晶片選擇信號14 =車: 輯條件都符合且一個€過兮 ，、之見有的建 咏一 犯逍過°玄未使用的位址接腳64輸入的 弟二晶片選擇信號52例如是低態有效時，僅啟動—個特 15 1282557 定的記憶體元件2 〇、2 2、ο/1 -μ。々卜24與26。因此，根據該舉例的 邏幸耳，§己fe體兀件20 〇女+二丄 ，、有在所有三個信號：第一 擇信號14、第二晶片選摆 00 ^ ^ 52都日|° ^ 以及第三晶片選擇信號 52都疋低怨有效時才兔古 ^ 為有效的且被選出。記憶體元件26 只有在弟一及弟二晶片選摆 Μ遥"” θ # 16是高的且第三晶 片k擇k號5 2疋低態有效. T才為有效的且被選出。高的 第二晶片選擇信號52脾合士 一 將會有效地遮蔽啟動任一個記憶體 兀j 20 22、2'與26的任何晶片選擇信號14與16。此 修改後的邏輯係透過—個料料後的二級解瑪器或是一 個查詢表來加以做成。該串列的存在檢測裝置Μ也被修 改以藉此向記憶體控制器1G指出—個第三晶片選擇作U 必定是沿著該未使用的位址走線來加以傳送的，例如，當 利用裝設有二十億位元組（2 glgabyte)DRAM元件白勺丽Μ 時’該未使用的位址走線可以是一個例如是走線A。的高 位未使用的位址接腳。 _ 弗3圖是展示本發明的第二範例的實施例之堆疊四個 的記镱體模組3的簡化方塊圖。該第二實施例需要三個晶 片選擇信號，但相較於第一實施例所需的四個熔斷熔線過 程’其只有兩個不同的熔斷熔線過程。該堆疊四個的記憶 篮換組3係包含西個堆疊的記憶體元件3〇、32、34與36。 苐及弟二s己憶體元件3 Θ與3 4是相同的，而第二及第四 圯憶體元件32與36彼此也是相同的。所有四個記憶體元 件30、32、34與36係被修改以和標準的記憶體元件12(第 1圖）有所區隔。 16 1282557 該四個記憶體元件30、32、34與36係分別安裝在個 別的記憶體元件安裝板19之上，並且多個記憶體元件3〇、 32、34與36可被安裝在對應的記憶體元件安裝板19之上。 記憶體元件30、32、34與36係分別具有一個晶片選擇接 腳60以及一個未使用的位址接腳64。記憶體元件3〇與32 的晶片選擇接腳60係連接到接收自記憶體控制器丨〇的第 一晶片選擇信號14，而記憶體元件34與36的晶片選擇接 腳60係連接到也是接收自記憶體控制器1〇的第二晶片選 擇信號16。該記憶體元件30、32、34與36係如先前所述， 分別經由該未使用的位址接腳64而連接至一個第三晶片 選擇信號52。 本發明之另一個範例的實施例的堆疊四個的記憶體模 組3是藉由熔斷熔線額外的邏輯到記憶體元件％、32、34 與36中所產生的。明確地說，記憶體元件3〇與34係被 給予額外的邏輯區塊3 1，其係使得記憶體元件30與34能 _夠在發生例如是晶片選擇接腳60以及未使用的位址接腳64 兩者都是低態有效之際被選出。類似地，記憶體元件32 與36可被給予額外的邏輯區塊33，其係使得記憶體元件 32與36能夠在發生例如是晶片選擇接腳6〇是低態有效且 未使用的位址接腳64是高的之際被選出。其結果是第三 晶片選擇信號52有效地選擇由記憶體元件3〇與34所表 示的層級一與層級三、或是由記憶體元件32與36所表示 的層級二與層級四。該第一晶片選擇信號14係作用為〜 個用於記憶體元件3〇與32的致能信號，而該第二晶片選 17 1282557 擇卜號1 6係作用為_個 & γ , 僅用於圮憶體元件34與36的致 效地選擇，们 4、16與52係-起作用以有 政地坻彳芊该四個記憶體元件 ^ 去、H摇/工八 3么、34與36中之一戋是 未遥擇任何的記憶體元件，铁 ^ 次疋 入記憶體元件30、32、34座只品要兩組邏輯區塊被加 組一 ^ 入36，一組是用於層級一盘舞 級二，而_組用於層級二與厣纽—、 反，、層 可藉由溶斷炼線邏輯成為 ^樣地’遠解碼過程 級解碼器的形式、或是藉由：：=ND間所構成的單 在修改四個記憶體元件查詢表來加以實施。 怜妒元# ίο π w匕 32、34與36之後，該記 U組70仵30、32、34與36可以洁从▲ c. 連接在一起或是加以堆疊， 以產生堆豐四個的記憶體模 t 俱、、且3之一個範例的實施 似的位址接腳、電源接腳及 、 ^P及貝枓接腳可以連接在一起。缺 而，儘官記憶體元件與3 …、 ’、 的日日片選擇接腳60可被互 連，但是記憶體元件3〇盥32沾曰u 反 ^ } 〜的日日片選擇接腳60並未附 接到類似互連的記憶體元件3 , 4與36之晶片選擇接腳60 〇

取而代之的是，記憶體元件W 的晶片選擇接腳60 僅連接至弟曰曰片4擇仏號14,而記憶體元件34幻6的 晶片選擇接腳60僅連接至第二 味 日^達擇#號1 6。备個f? 憶體元件30、32、34盥36夕土处 ▼· — 〃 之未使用的位址接腳64係分 別赭由一個第三晶片選擇信號成 个互連起來。同樣地， 此範例的實施例可藉由互逵_ 連組四個安裝有DRAM的 DIMM來加以實施。 繼續如第3圖中所描緣的本發明範例的實施例，-個 記憶體模組3專用的串列的存在檢測裝置18係被更新： 18 I282557 以向記憶體控制器10指出記憶體模組3具有四個堆疊的 記憶體元件30、32、34與，並且記憶體元件％、32、 4與3 ό需要三個被適當地編碼以選擇該四個記憶體元件 30、32、34與30中之任一個記憶體元件的晶片選擇信號 14、16與52。該晶片選擇信號14、16與52必須被傳送 到远憶體το件30、32、34與36的晶片選擇接腳6〇以及 未使用的位址接腳64。該串列的存在檢測裝置丨8可以是 馨位在其中一個DIMM上之EEPR0M，並且其係作用來產生 或更新一個記憶體控制器1〇所使用的查詢表。 第4圖是在本發明的另一個範例的實施例中之堆疊四 個的記憶體模組4的簡化方塊圖。在堆疊的記憶體模組4 中之四個記憶體元件12分別是一個標準而未修改過的記 憶體元件12，例如，DRAM元件。每個記憶體元件12係 女衣在一個§己憶體元件安裝板19之上，並且亦包含單^一 曰曰片選擇接腳60連接至一個別且唯一的晶片選擇走線。 _晶片選擇走線42、44、46與48係分別連接單一層級的記 憶體元件至一個修改後的暫存器或位址緩衝器4〇。暫存器 或位趾緩衝器是堆疊的記憶體模組上所共用的，並且被用 來增強信號強度而足以和每個記憶體元件通訊。然而，在 本發明的此範例的實施例中，源自於記憶體控制器1 〇的 信號係通過修改後的位址緩衝器4〇，並且由存在於修改後 的位址緩衝器40中之額外的邏輯41來加以解譯。明確地 說’晶片選擇信號14、1 6以及選配的晶片選擇信號52係 載送編碼後的資料至修改後的位址緩衝器4〇，其中該資料 19 1282557 可被解碼及應用。接著，該修改後的位址緩衝器4〇沿著 該四個晶片選擇走線42、44、46與48中之一來輸出_個 簡單且未編碼的晶片選擇信號至任一個記憶體元件丨2。在 該修改後的位址緩衝器40中之額外的邏輯41將合產 1效的晶片選擇輸出、或是未產生任何有效的;日= 輸出。因此，在任何特定的時間只有一個記憶體元件層級 可以是有效的，因而在記憶體元件中不需要額外的邏輯。 該修改後的位址緩衝器40可被熔斷熔線以便於在修改 後的位址緩衝器40之内產生額外的邏輯41。該邏輯係取 代在本發明的第一及第二範例的實施例中被熔斷熔線到記 憶體元件中的邏輯。如同在第—實施例中的邏肖，該修改 後的位址緩衝器40可被程式化，以解碼由晶片選擇信號14 與1 6所產生之四組2個位元的二進位的組合，並且接著 輸出單一晶片選擇信號到適當的晶片選擇走線42、44、46 或48之上。此外，為了實施一種晶片致能的選擇或是容 、=更夕層成的圮憶體元件，一個利用該未使用的第三晶片 k擇L號5 2之第二晶片選擇信號可被輸入到該修改後的 位址緩衝器 40 由，。 v 1 ^進订3個位元的二進位的組合之解 碼因此產生了八個輸出選擇。一個由反相器與NAND閘 所構成之_狄的解碼器將足夠作為在該修改後的位址緩衝 為40上之頜外的邏輯41 ;同樣地，一個查詢表也將是足 夠可行的。 同樣地，在本發明的此範例的實施例中，該四個層級 的§己憶體元件你土合晶士 . 干係隹$在一起，其係連接相似的位址、電源 20 1282557 及資料接腳。然而，晶片選擇接腳6Q㈣㈣ 開的，並且必須只連接到記憶體元件i2以及該㈣㈣ 位址緩衝器40 〇 最後，該串列的存在檢測穸罟 J衣置18係包含機構以向記憶 體控制|§ 10指出有多少個；έ左 男夕少似層級存在於該堆疊的記憶體模 組4上、以及需要有多少個晶g 曰曰片遥擇#唬、必須使用哪個 走線、以及如何適當地編碼信號以準備讓該修改後的位址 緩衝器40解碼。該串列的存在檢測裝置18可以是位在其 中一個DIMM上之EEPROM，并π好 ΚϋΜ，亚且其可以作用來產生或更 新一個記憶體控制器10所使用的查詢表。 弟5圖是根據本發明的一個實施例之一種結合高密度 的記憶體模組1 1 2之電子系絲】ηη从+ 1 电十糸統100的方塊圖。該高密度的 記憶體模，組112可以是任何—個在此所述的實施例。—種 電子系統100係被描繪，其係包含—個輸人裝置1〇2、一 個輸出裝置1〇4、一個處理器裝i 1〇6以及一個結合記情 體控制器m與高密度的記憶體模、组112的記憶體系統 108。虽然、’將會瞭解到的是’該高密度的記憶體模組1 η 可被結合到輸入裝置102、輸出裝置1〇4以及處理器裝置 106中之任何一個裝置内。 以j本發明的詳細說明係為了說明之目的而被提,丨共； 並非打算僅止於此說明或是限制本發明至所揭露之特定的 貝她例而疋，本發明的範疇係藉由以下的申請專利範圍 來加以界定。 【圖式簡單說明】 21 1282557 本發明的實施例現在蔣炎本 a 將參考以下的圖式，僅藉由舉例 來加以描述，其中： 第1圖疋彳田、％ —個習知技術的記憶體堆疊解決方案之 方塊圖； ^ 第2圖是根據本發明的_ 田 Θ的一個貫施例的堆豐四個的記憶 體模組之簡化的方塊圖； 第3圖是根據本發明的另一個實施例的堆疊四個的記 憶體模組之簡化的方塊圖； 第4圖是根據本發明的另一個實施例的堆疊四個的記 fe體模組之間化的方塊圖；以及 第5圖是根據本發明的一個實施例的一種包含堆疊四 個的§己fe體元件之電子系統的方塊圖。 【主要元件符號說明】 1、2、3、4記憶體模組 10記憶體控制器 1 2記憶體元件（層級） 14第一晶片選擇信號 1 6第二晶片選擇信號 1 8串列的存在檢測裝置 1 9 §己ί思體元件安裝板 20第一（層級一）記憶體元件 21邏輯區塊 22第二（層級二）記憶體元件 23邏輯區塊 22 1282557 24第三（層級三）記憶體元件 25邏輯區塊 26第四（層級四）記憶體元件 27邏輯區塊 30、 32、34、36記憶體元件 31、 33邏輯區塊 40修改後的暫存器（位址緩衝器） 4 1邏輯 42、44、46、48晶片選擇走線 52第三晶片選擇信號 60晶片選擇接腳 62未連接的接腳 64未使用的位址接腳 100電子系統 I 02輸入裝置 104輸出裝置 106處理器裝置 108記憶體系統 II 0記憶體控制器 112南密度白々言己I意體才旲矣且 23

Claims (1)

1282557 '申請專利範圍 係 包括： 提供複數個記憶體元件，每個記憶體元件係包含一布 用於解碼複數個選擇信號的邏輯區塊； 匕3 @ 堆疊該複數個記憶體元件； 人/連在該複數個記憶體元件之間㈣數個接腳，其包 “亥歿數個記憶體元件的每個記憶體元件之桩 以及-個第一未使用的接腳；以及 —擇接树 更新-個串列的存在檢測袭置以指出 振相句人也， 的δ己f思體 、:且…複數個記憶體元件，並且該複 母個選擇信號係被傳逆、擇^唬的 個讀個記憶體元件之上的複數 傲ί曰疋的接腳中之一對應的接腳。 其更包括在該複 並且從外部配置 其更包括配置 2·如申請專利範圍第1項之方法 個記憶體元件中熔斷炫線該邏輯區塊 邏輯區塊。 Α 3·如申請專利範圍第1項之太、、土 — 查詢表以解譯該複數個記憶體-杜’、:具更包括配置一 個選擇信號。 豆凡件的複數個選擇信號戈 4·如申請專利範圍第1項之 指定所選的接腳以接收該複數：:去’其中的提謂 接腳係包括該複數個選擇片、擇信號，該些被指3 的選擇接腳以及該複數個選：二之第-選擇信號糊 接到的第-未使用的接腳。仏號中之第二選擇信號戶， 24 1282557 5·如申請專利範園 一未使用的接腳，且嗲 > 一、之方法，其更包括指定該第 接的接腳或是一個未：用弟：未使用的接腳係包括-個未連 不1更用的位址接腳。 6. 如申請專利物！項之方法，i中 八 程式化該邏輯區塊以在 、〒的如供係包含 該複數個記憶體元件^個選擇信號構成—個對應於 -的二進位的組合時==體元件的邏輯區塊之唯 記憶體元件的啟動。稷數個記憶體元件令之一個 7. 如申請專利範圍第i 產生一個查詢表以定義由一袖—^ 其中的更新係包含 個選擇疒泸 e己憶體控制器所使用的複數 擇虎之組合，以和該複數個記憶體元件通訊。 8 ·如申請專利範圍第土 ， 體元件的堆疊係包含互、d方法’其甲該複數個記憶 — 稷數個雙排直插式記憶體模組 ()，母個卬咖係包括複數個動態隨機存取記憶體 兀件。 姊9 生如申請專利範圍第1項之方法，其中該複數個記憶 :包含互連該複數個記憶體元件的每個記憶 月豆兀件之一個第二未使用的接腳。 他如中請專利範圍第9項之方法，其中的提供係包含 指定接㈣接收該複數個選擇信號，該些接㈣包括該複 數個選擇信號中之第一選擇信號所耦接到的選擇接腳、該 複數個選擇信號中之第二選擇信號所耦接到的第一未使用 的接腳、以及該複數個選擇信號t之第三選擇信號所耦接 到的第二未使用的揍腳。 25 1282557 u·一種高密度的記憶體模組，其係包括： 複數個e憶體元件，每個記憶體元件係包括邏輯以解 碼在複數個被指定的接腳上所接收到之複數個選擇信號的 一個二進位的組合；以及 一個串列的存在檢測裝置，其係被配置以向一個記憶 月丑ί工制杰指出一些將被傳送至該複數個記憶體元件的選擇 佗唬，並且其係被配置以編碼該複數個選擇信號。 豆2 · 士申明專利範圍第11項之高密度的記憶體模組， ”中/璲輯疋一個被熔斷溶線到該複數個記憶體元件的每 個記憶體元件中之邏輯區塊。 專利範圍第n項之高密度的記憶體模組， 其中该邏輯係包含—個被配置以解譯該複數個選擇信號的 一進位的組合之查詢表。 巾％專利乾圍第11項之高密度的記憶體模組， 笛- Γ複數個被指定的接腳係包含—個選擇接腳以及一個 •接的接ΓΓ:“妾腳5該第一未使用的接腳係包括-個未連 、即或是—個未使用的位址接腳。 其數個被指定的接聊係包含一個選擇接腳、一個第 rr接腳以及—個第：未使用的接該第-及第 '一未使用的接腳将4人 ㈣址接—固未連接的接腳以及一個未使用 | τ之至少一個接腳。 16.—種電子系統’其係包括： 一姐輪入裝置； 26 1282557 一個輪出裝置； 個。己fe體系統，其係包括一個記憶體控制哭、.以及 一個處王里器裝置，其係耗接至該輪入裝置、輪 以及記憶體系統’該輸入裝置、輸出裳置、記统 …中之至乂個係包含-個高密度的記憶體模 組，孩回铪度的記憶體模組係包括·· 、 複數個記憶體元件，每個記憶體元件係包括邏 。以解:在複數個被指定的接腳上所接收到之複數個選擇信 號的一個一進位的組合；以及 -個串列的存在檢測裝置，其係被配置以 記憶體控制器指出一此將姑值 1固 、， 將被傳达至該複數個記憶體元件的 ^ 亚且其係被配置以編碼該複數個選擇信號。 β :7.、:…青專利範圍第16項之電子系統，其中 疋一個被炫斷熔線到該複數個倍 > 件中之邏輯區塊。 術“件的每個記憶體元 1 8 ·如申凊專利範圍第1 β項之帝+ & ϋ 八 貝之包子糸統，其中該邏輯 個被配置以解譯該複數個選擇信號的二進位的組 合之查詢表。 1.9."請專利刪16項之電子系統，其中該複數 的接腳係包含一個選擇接腳以㈠ 的接卿中之至少一 遠垃从， ^ 未使用的接腳係包括一個未 連接的接腳或是一個未使用的位址接腳。 申請專利範圍第16項之電子系統，其中該複數 破W的接腳係包含一個選擇接腳、一個第—未使用的 27 1282557 接腳以及一 接腳係包括 腳。 個第二未使用的接聊，該第一及第二未使用的 一個未連接的接腳以及一個未使用的位址接 2 1 · —種用 包括： 於形成一個堆疊的記憶體模組之方法，其係 配置一個位址緩衝器以包含一個用於解碼複數個選擇 信號的邏輯區塊，該位址更連接至複數個記情 件； 一 堆疊該複數個記憶體元件以互連複數個接腳，其中該 稷數個記憶體元件的每個記憶體元件之一個選擇接腳係專 用於連接至該位址緩衝器；以及 更新一個率列的存在檢測裝置以指出該堆疊的記憶體 模組係包含該複數個記憶體元件，並且該複數個選擇信^ 的每個選擇信號係被傳送至該位址緩衝器。 U 22. 如申請專利範圍第21項之方法，其中的配置係包 _含熔斷熔線在該位址緩衝器中的邏輯區塊。 23. 如申請專利範圍第21項之方法，其中的配置係包 含配置一個查詢表以解譯該複數個選擇信號。 24’如申％專利範圍第21項之方法，其中的配置係包 公柱式化議避輯區塊以在該複數個選擇信號構成一個對應 於在該複數個記憶體元件之一個記憶體元件的位址緩衝器 中之域輯區塊之唯一的二進位的組合時，導致該複數個選 擇信號中之一選擇信號發送至該複數個記憶體元件中之一 個對應的記憶體元件。 28 !282557 25·如申請專利範圍第21項之方法，其中/的更新係牽 :】產生一個查詢表以定義由一個記憶體控制器所使用的 、、们遥擇#號之組合，以和該複數個記憶體元件通訊。 俨顺26·如申請專利範圍第21項之方法，其中該複數個記 元件的堆疊係包含互連複數個雙排直插式記憶體模組 (一 DIMM )，每個DIMM係包括複數個動態隨機存取記憶體 元件。 Ά 27·—種高密度的記憶體模組，其係包括： 複數個記憶體元件，每個記憶體元件係包括—個 號白勺 個 進位的組合；以及 制器扣I t列的存在檢測裝置，㈣能夠向-個記憶體 9 些將被傳送至該複數個記憶體元件的選擇 就、一種編碼該歧選握 被傳p a — 號的方式、以及該些選擇信號

破傳达牡其上的走線之指定。 28_如申請專利範圍第 其中該邏輯區塊係被熔辦 29·如申請專利範圍第 其中该邏輯座塊係包含〜 位的組合之查詢表。 27項之南密度的記憶體模組， 少容線到該位址緩衝器中。 27項之高密度的記憶體模組， 個被配置以解譯選擇信號的二進 其係包括： 30·—種電子系統 一個輸入裝置； 一個輸出裝置； 29 1282557

—個係包含— 個記憶體控制器；以及 至該輪入裝置、輸出裝置 輸出裝置、記憶體系統以 組，該高密度的記憶體模組係包括： 複數個記憶體元件，每個 選擇接腳； ~個高密度的記憶體模 每個記憶體元件係包括一個 一個位址緩衝器 選擇信號的一個二谁你的 其係包括一個邏輯區塊以解碼 二進位的組合；以及 们串列的存在檢測裝置，其係被配置以向一個 。己u體彳工制為指出一些將被傳送至該複數個記憶體元件的 選擇彳s唬’並且其係被配置以編碼該些選擇信號。 3 1 ·如申請專利範圍第30項之電子系統，其中該邏輯 區塊係被炼斷炼線到該位址緩衝器中。 32·如申請專利範圍第3〇項之電子系統，其中該邏輯 區塊係包含一個被配置以解譯選擇信號的二進位的組合的 查詢表。 十一、圖式： 如次頁 30