JPH0715794B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH0715794B2 JPH0715794B2 JP13882485A JP13882485A JPH0715794B2 JP H0715794 B2 JPH0715794 B2 JP H0715794B2 JP 13882485 A JP13882485 A JP 13882485A JP 13882485 A JP13882485 A JP 13882485A JP H0715794 B2 JPH0715794 B2 JP H0715794B2
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- JP
- Japan
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- semiconductor memory
- memory device
- chip
- memory
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、小型で大容量のメモリ装置を構成するのに適
した半導体メモリ装置に関する。
した半導体メモリ装置に関する。
（従来技術およびその問題点） 大容量半導体メモリ装置は、チツプを同一規格のケー
ス、例えば300ミル幅のデユアルインパツケージ（DIP）
に収めるようにし、且つ１チツプあたいの収容情報ビツ
ト数を増大させることにより、高集積化されて来た。そ
のため、この半導体メモリ装置を複数個用いて構成され
たメモリ装置の実装密度はチップあたりの収容ビット数
の増大に比例して増大して来た。
ス、例えば300ミル幅のデユアルインパツケージ（DIP）
に収めるようにし、且つ１チツプあたいの収容情報ビツ
ト数を増大させることにより、高集積化されて来た。そ
のため、この半導体メモリ装置を複数個用いて構成され
たメモリ装置の実装密度はチップあたりの収容ビット数
の増大に比例して増大して来た。
ところが、従来の半導体メモリ装置では、ケースを限定
すると、それに従いメモリチツプの最大寸法も決まつて
しまう。そのためチップあたりの収容ビット数を増やす
には、その分１ビツトの情報貯蔵に必要なメモリセルの
面積を小さくしなければならなかつた。一方メモリセル
の寸法は、メモリセルから出力される信号を十分な値以
上に保つため、ある大きさ以下にできない。このことか
ら、半導体メモリチツプを収めるケースを従来のままに
して、そのメモリチツプに収容するビツト数を増やすこ
とには限界があつた。この限界は１メガビツトのメモリ
チツプにおいてすでに問題となつている。例えば、技術
誌「日経エレクトロニクス」1984年６月４日号161ペー
ジや同誌1984年９月24日号255ページの海外技術速報で
は１メガビツトメモリのケース寸法を大きくする問題が
報じられている。ところが、ケース寸法を大きくするこ
とはこの半導体メモリ装置を複数個用いて構成されたメ
モリ装置の実装密度を低下させてしまう。
すると、それに従いメモリチツプの最大寸法も決まつて
しまう。そのためチップあたりの収容ビット数を増やす
には、その分１ビツトの情報貯蔵に必要なメモリセルの
面積を小さくしなければならなかつた。一方メモリセル
の寸法は、メモリセルから出力される信号を十分な値以
上に保つため、ある大きさ以下にできない。このことか
ら、半導体メモリチツプを収めるケースを従来のままに
して、そのメモリチツプに収容するビツト数を増やすこ
とには限界があつた。この限界は１メガビツトのメモリ
チツプにおいてすでに問題となつている。例えば、技術
誌「日経エレクトロニクス」1984年６月４日号161ペー
ジや同誌1984年９月24日号255ページの海外技術速報で
は１メガビツトメモリのケース寸法を大きくする問題が
報じられている。ところが、ケース寸法を大きくするこ
とはこの半導体メモリ装置を複数個用いて構成されたメ
モリ装置の実装密度を低下させてしまう。
そこで、本発明の目的は、ケースの寸法を大きくした
り、メモリセルの寸法を小さくしたりしなくても１ケー
スあたりの収容ビット数を容易に増やすことのできる半
導体メモリ装置を提供することにある。
り、メモリセルの寸法を小さくしたりしなくても１ケー
スあたりの収容ビット数を容易に増やすことのできる半
導体メモリ装置を提供することにある。
（問題点を解決するための手段） 前述の問題点を解決するために本発明は、選択時に複数
のビットからなるアドレスを入力した時そのアドレスに
対応した記憶データを出力するメモリ部と、前記アドレ
ス部とは別の拡張アドレスにより前記メモリ部を選択す
る論理回路部を集積した薄片状半導体メモリチップを複
数個重ねて結合し、前記アドレスと拡張アドレスを入力
した時それらのアドレスに対応した記憶データを出力す
ることを特徴とする半導体メモリ装置である。
のビットからなるアドレスを入力した時そのアドレスに
対応した記憶データを出力するメモリ部と、前記アドレ
ス部とは別の拡張アドレスにより前記メモリ部を選択す
る論理回路部を集積した薄片状半導体メモリチップを複
数個重ねて結合し、前記アドレスと拡張アドレスを入力
した時それらのアドレスに対応した記憶データを出力す
ることを特徴とする半導体メモリ装置である。
（実施例） 次に実施例を挙げ本発明を一層詳細に説明する。第１図
は本発明の一実施例を示す回路図である。この実施例に
おいて、符号11で示すブロツクは従来の半導体メモリ装
置１チツプ分に相当する。そこで、第２図にその従来の
半導体装置の入出力端子構成を示し、その概要をまず説
明する。第２図で、21は従来のメモリチツプ、VDD、GND
は電源供給端子、A1,A2,…,Anはｎ本のアドレス入力端
子、CEはチツプ選択信号入力端子、WEは書き込み読み出
し制御信号入力端子、DINは書き込みデータ入力端子、D
OUTは読み出しデータ出力端子をそれぞれ示す。（但
し、これら端子符号は、以下の説明では、これら端子の
入出力信号の論理値を表す符号としても用いる。）この
メモリチツプはCEとWEが高レベルのとき、アドレスA1,A
2,…,Anのメモリセル（記憶素子）にDINの情報が書き込
まれる。CEが高、WEが低レベルのとき、アドレスA1,A2,
…,Anのメモリセルの内容がDOUTに出力される。CEが低
レベルのときにはDOUTは浮遊状態となる。
は本発明の一実施例を示す回路図である。この実施例に
おいて、符号11で示すブロツクは従来の半導体メモリ装
置１チツプ分に相当する。そこで、第２図にその従来の
半導体装置の入出力端子構成を示し、その概要をまず説
明する。第２図で、21は従来のメモリチツプ、VDD、GND
は電源供給端子、A1,A2,…,Anはｎ本のアドレス入力端
子、CEはチツプ選択信号入力端子、WEは書き込み読み出
し制御信号入力端子、DINは書き込みデータ入力端子、D
OUTは読み出しデータ出力端子をそれぞれ示す。（但
し、これら端子符号は、以下の説明では、これら端子の
入出力信号の論理値を表す符号としても用いる。）この
メモリチツプはCEとWEが高レベルのとき、アドレスA1,A
2,…,Anのメモリセル（記憶素子）にDINの情報が書き込
まれる。CEが高、WEが低レベルのとき、アドレスA1,A2,
…,Anのメモリセルの内容がDOUTに出力される。CEが低
レベルのときにはDOUTは浮遊状態となる。
次に、第１図に示す本発明の一実施例の半導体メモリ装
置１チツプ分につき説明する。この図の11は、前に述べ
たとおり、第２図で示した従来例のメモリチツプと同一
構成の部分である。本実施例のメモリチツプ（破線で囲
まれた部分）12の構成は上記従来例のメモリチツプ構成
部11に第１図に示された論理回路を付加したものであ
る。131,132は論理積演算子、141,142,143,144はインバ
ータ、151,152,153,154,155はレーザによつて切断でき
るフユーズ素子（ここでは何らかの方法で永久的に状態
を変えられる素子のことをフユーズ素子と呼ぶ）をそれ
ぞれ示す。An+1,An+2は拡張したアドレスの入力端子を
それぞれ示す。このメモリチツプはフユーズ素子155
と、151或いは152の一方と、153或いは154の一方と、計
３フユーズ素子を切断して使う。この場合、このメモリ
チツプは、切断したフユーズ素子に対応した拡張アドレ
スのときにのみ選択され、データを出力できる。例えば
フユーズ素子155,151,153が切断された場合、（An+1,An
+2）＝（1.0）のときにこのメモリチツプが選択可能と
なる。
置１チツプ分につき説明する。この図の11は、前に述べ
たとおり、第２図で示した従来例のメモリチツプと同一
構成の部分である。本実施例のメモリチツプ（破線で囲
まれた部分）12の構成は上記従来例のメモリチツプ構成
部11に第１図に示された論理回路を付加したものであ
る。131,132は論理積演算子、141,142,143,144はインバ
ータ、151,152,153,154,155はレーザによつて切断でき
るフユーズ素子（ここでは何らかの方法で永久的に状態
を変えられる素子のことをフユーズ素子と呼ぶ）をそれ
ぞれ示す。An+1,An+2は拡張したアドレスの入力端子を
それぞれ示す。このメモリチツプはフユーズ素子155
と、151或いは152の一方と、153或いは154の一方と、計
３フユーズ素子を切断して使う。この場合、このメモリ
チツプは、切断したフユーズ素子に対応した拡張アドレ
スのときにのみ選択され、データを出力できる。例えば
フユーズ素子155,151,153が切断された場合、（An+1,An
+2）＝（1.0）のときにこのメモリチツプが選択可能と
なる。
第１図に示した本発明の半導体メモリ装置の実施例で
は、従来のメモリチツプに付加した論理回路部が極めて
小さいから、これらの論理回路をチツプ上に載せたとし
ても、そのチツプ寸法は従来のメモリチツプの寸法と大
差なくできる。そのため同一寸法の半導体結晶基板上に
くり返して本実施例のメモリチツプを作つた場合、一枚
の基板から取れるチツプ数は従来のメモリチツプとそう
変わらない。その製造方法も従来のメモリチツプのそれ
と同じである。本実施例の半導体メモリ装置ではフユー
ズ素子を必要としているが、最近の大容量半導体メモリ
装置では冗長構成を取つているものが多く、その冗長回
路にはフユーズ素子が必ず使われる。本発明の半導体メ
モリ装置で使うフユーズ素子として、冗長回路に使うフ
ユーズ素子と同じものを使うので、フユーズ素子を作る
ための特別の製造工程はいらない。
は、従来のメモリチツプに付加した論理回路部が極めて
小さいから、これらの論理回路をチツプ上に載せたとし
ても、そのチツプ寸法は従来のメモリチツプの寸法と大
差なくできる。そのため同一寸法の半導体結晶基板上に
くり返して本実施例のメモリチツプを作つた場合、一枚
の基板から取れるチツプ数は従来のメモリチツプとそう
変わらない。その製造方法も従来のメモリチツプのそれ
と同じである。本実施例の半導体メモリ装置ではフユー
ズ素子を必要としているが、最近の大容量半導体メモリ
装置では冗長構成を取つているものが多く、その冗長回
路にはフユーズ素子が必ず使われる。本発明の半導体メ
モリ装置で使うフユーズ素子として、冗長回路に使うフ
ユーズ素子と同じものを使うので、フユーズ素子を作る
ための特別の製造工程はいらない。
以上のように従来のメモリチツプと同様に作られた本実
施例のメモリチツプは、やはり従来のメモリチツプと同
様の検査を受ける。フユーズ素子がまだ切断されていな
い時にはノード16は高レベルなのでアドレスAn+1,An+2
にかかわらず、本実施例のメモリチツプは第２図の従来
のメモリチツプと同じ動作をする。
施例のメモリチツプは、やはり従来のメモリチツプと同
様の検査を受ける。フユーズ素子がまだ切断されていな
い時にはノード16は高レベルなのでアドレスAn+1,An+2
にかかわらず、本実施例のメモリチツプは第２図の従来
のメモリチツプと同じ動作をする。
検査選別後、フユーズ素子を切断して完成した本実施例
のメモリチツプは次のようにケースへ実装される。第３
図（ａ）〜（ｃ）はその実装構造の一例を示す図であ
る。この図の12は本実施例のメモリチツプ、32は実装用
のサブケース、33はサブケース32の上面から下面につな
がつた導電体電極、34はメモリチツプ12と導電体電極33
をつなぐボンデイングワイヤをそれぞれ示す。本図
（ａ）はメモリチツプ12がサブケース32に実装された状
態を上方の斜めから、（ｂ）は下方の斜めから見た図で
ある。第３図（ｃ）は実装完成図である。この図の32−
1,32−2,32−３は同図（ａ）（ｂ）で示されるメモリチ
ツプを実装したサブケース、35はふた、36は32と同様な
サブケースで、導電体電極部にDIPの足37が付いたもの
をそれぞれ示す。これら４サブケース32−1,32−2,32−
３、36は例えば拡散溶接を用いて本図（ｃ）のように積
み重ねられる。本図の実装の例では４チツプが積み重ね
られているが、これら４チツプのフユーズ素子は、それ
らの拡張アドレス（An+1,An+2）がそれぞれ（0,0），
（0,1），（1,0），（1,1）に対応するように切断され
る。この場合、実装が完成した第３図（ｃ）のメモリ装
置は、アドレスがA1,A2,…,An+2となり、従来のメモリ
チツプの４倍の記憶容量をもつメモリ装置となる。
のメモリチツプは次のようにケースへ実装される。第３
図（ａ）〜（ｃ）はその実装構造の一例を示す図であ
る。この図の12は本実施例のメモリチツプ、32は実装用
のサブケース、33はサブケース32の上面から下面につな
がつた導電体電極、34はメモリチツプ12と導電体電極33
をつなぐボンデイングワイヤをそれぞれ示す。本図
（ａ）はメモリチツプ12がサブケース32に実装された状
態を上方の斜めから、（ｂ）は下方の斜めから見た図で
ある。第３図（ｃ）は実装完成図である。この図の32−
1,32−2,32−３は同図（ａ）（ｂ）で示されるメモリチ
ツプを実装したサブケース、35はふた、36は32と同様な
サブケースで、導電体電極部にDIPの足37が付いたもの
をそれぞれ示す。これら４サブケース32−1,32−2,32−
３、36は例えば拡散溶接を用いて本図（ｃ）のように積
み重ねられる。本図の実装の例では４チツプが積み重ね
られているが、これら４チツプのフユーズ素子は、それ
らの拡張アドレス（An+1,An+2）がそれぞれ（0,0），
（0,1），（1,0），（1,1）に対応するように切断され
る。この場合、実装が完成した第３図（ｃ）のメモリ装
置は、アドレスがA1,A2,…,An+2となり、従来のメモリ
チツプの４倍の記憶容量をもつメモリ装置となる。
通常のDIPの厚さは４〜5mm、メモリチツプの厚さは0.1
〜0.2mmである。よつて第３図（ｃ）で示されるような
ケースの厚さは通常のDIPと同様にすることは容易であ
る。この平面的な寸法が通常のDIPと同様にできること
は上記の説明からも明らかである。
〜0.2mmである。よつて第３図（ｃ）で示されるような
ケースの厚さは通常のDIPと同様にすることは容易であ
る。この平面的な寸法が通常のDIPと同様にできること
は上記の説明からも明らかである。
以上、実施例の回路を第１図に示し、この実施例を用い
たメモリ装置の実装方式を第３図に示したが、本発明の
半導体メモリ装置はこれに限ることはない。例えば、実
施例ではフユーズ素子としてレーザ切断ポリシリコンを
用いたが、これは電気的に切断する素子とか、逆に接続
する素子、読み出し専用メモリセルを用いたものでも構
わない。また、従来のメモリチツプとして第２図の例を
用いたが、これは他の構成のメモリチツプでも構わな
い。例えば、アドレス多重方式とか、データが２ビツト
以上でも差支えない。
たメモリ装置の実装方式を第３図に示したが、本発明の
半導体メモリ装置はこれに限ることはない。例えば、実
施例ではフユーズ素子としてレーザ切断ポリシリコンを
用いたが、これは電気的に切断する素子とか、逆に接続
する素子、読み出し専用メモリセルを用いたものでも構
わない。また、従来のメモリチツプとして第２図の例を
用いたが、これは他の構成のメモリチツプでも構わな
い。例えば、アドレス多重方式とか、データが２ビツト
以上でも差支えない。
（発明の効果） 以上説明したように本発明の半導体メモリ装置では従来
のメモリ装置と同様の方法で製造、検査ができ、且つ従
来のメモリ装置と同じ大きさのケースに従来よりも多く
の記憶容量を収容することができる。従つて、本発明に
よれば、ケースの寸法を従来より大きくしたり、メモリ
セルの寸法を従来より小さくしたりしなくても、１ケー
ス当りの収容ビツト数が容易に増やせる半導体メモリ装
置が提供できる。
のメモリ装置と同様の方法で製造、検査ができ、且つ従
来のメモリ装置と同じ大きさのケースに従来よりも多く
の記憶容量を収容することができる。従つて、本発明に
よれば、ケースの寸法を従来より大きくしたり、メモリ
セルの寸法を従来より小さくしたりしなくても、１ケー
ス当りの収容ビツト数が容易に増やせる半導体メモリ装
置が提供できる。
第１図は本発明の一実施例を示す回路図、第２図は従来
の半導体メモリ装置の入出力端子の構成を示す図、第３
図（ａ）〜（ｃ）は第１図実施例の実装構造を示す斜視
図である。 11……従来のメモリチツプと同じ構成部分、12……実施
例のメモリチツプ、131,132……論理積演算子、141〜14
4……インバータ、151〜155……フユーズ素子、A1,A2,
…,An,An+1,An+2……アドレン入力端子、VDD,GND……電
源供給端子、CE……チツプ選択信号入力端子、WE……書
き込み読み出し制御信号入力端子、DIN……書き込みデ
ータ入力端子、DOUI……読み出しデータ出力端子。
の半導体メモリ装置の入出力端子の構成を示す図、第３
図（ａ）〜（ｃ）は第１図実施例の実装構造を示す斜視
図である。 11……従来のメモリチツプと同じ構成部分、12……実施
例のメモリチツプ、131,132……論理積演算子、141〜14
4……インバータ、151〜155……フユーズ素子、A1,A2,
…,An,An+1,An+2……アドレン入力端子、VDD,GND……電
源供給端子、CE……チツプ選択信号入力端子、WE……書
き込み読み出し制御信号入力端子、DIN……書き込みデ
ータ入力端子、DOUI……読み出しデータ出力端子。
Claims (2)
- 【請求項１】選択時に複数のビットからなるアドレスを
入力した時そのアドレスに対応した記憶データを出力す
るメモリ部と、前記アドレス部とは別の拡張アドレスに
より前記メモリ部を選択する論理回路部を集積した薄片
状半導体メモリチップを複数個重ねて結合し、前記アド
レスと拡張アドレスを入力した時それらのアドレスに対
応した記憶データを出力することを特徴とする半導体メ
モリ装置。 - 【請求項２】拡張アドレスの一部が、外部から初期状態
とは永久的に状態を変えられるフューズ素子を含んで構
成された半導体メモリチップを複数個結合したことを特
徴とした特許請求の範囲第１項記載の半導体メモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13882485A JPH0715794B2 (ja) | 1985-06-25 | 1985-06-25 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13882485A JPH0715794B2 (ja) | 1985-06-25 | 1985-06-25 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61296592A JPS61296592A (ja) | 1986-12-27 |
| JPH0715794B2 true JPH0715794B2 (ja) | 1995-02-22 |
Family
ID=15231081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13882485A Expired - Lifetime JPH0715794B2 (ja) | 1985-06-25 | 1985-06-25 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715794B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930009704B1 (ko) * | 1991-09-07 | 1993-10-08 | 재단법인 한국전자통신연구소 | 칩선택 단자쌍(chip select pair)을 구비한 반도체장치 |
| US7046538B2 (en) * | 2004-09-01 | 2006-05-16 | Micron Technology, Inc. | Memory stacking system and method |
| KR100697270B1 (ko) | 2004-12-10 | 2007-03-21 | 삼성전자주식회사 | 저전력 멀티칩 반도체 메모리 장치 및 그것의 칩 인에이블방법 |
-
1985
- 1985-06-25 JP JP13882485A patent/JPH0715794B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61296592A (ja) | 1986-12-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |