JP2005209271A - 積層型半導体記憶装置 - Google Patents

Abstract

【課題】 配線や部品を複雑化することなくチップの歩留まりを向上することのできる積層型の半導体記憶装置を提供する。
【解決手段】 複数の半導体チップ層Ｃ１〜Ｃ４を積層してなり、個々のチップ層を選択するチップ選択信号が各チップ層に共通に入力されるようチップ層同士で接続されたチップ選択パッドＣＳ１、ＣＳ２を、各チップ層に備える。各チップ層は、出力信号をプログラム可能なプログラム回路ＰＧ１、ＰＧ２と、前記チップ選択信号と前記プログラム回路の出力信号とに基づいてチップ選択を判定するチップ選択判定回路１０と、を備える。プログラム回路は、書込み可能な不揮発性メモリセル１２２、１２４と、当該不揮発性メモリセルに接続され当該不揮発性メモリセルの記録内容によって異なる信号を出力する論理回路とを備えており、ヒューズの溶断工程が不要である。
【選択図】 図１

Description

本発明は強誘電体メモリ装置などの半導体記憶装置に関し、特に、複数の半導体チップ層を積層して三次元実装し、面積あたりのメモリ容量を積層チップ数倍にするパッケージ技術において、個々のチップ層を任意に選択できるようにする技術に関する。

半導体集積回路を高密度化するため、複数の半導体チップを積層することが知られている。積層された半導体チップを駆動するためには、何段目のチップをアクティブにするかを選択するための構成が必要となる。例えば、特開平５−６３１３８号公報は、キャリヤ基板上に積層された半導体チップに、それぞれリード線の一端を接続し、これらリード線の他端を、キャリヤ基板に立設した導電ピンに接続する構成を開示している。
特開平５−６３１３８号公報

しかしながら、上記特開平５−６３１３８号公報では、積層したチップの各々から個別のリード線と導電ピンとにそれぞれ繋げる必要があり、配線数や部品数が多く複雑な構成となっている。

これを避けるために、個々のチップ内に、他のチップと区別可能な構造を設けることも考えられる。しかし、チップを区別するために、別々の種類のチップを製造する必要がある。その場合、異なるチップを製造するために異なるメタルマスクが必要となるばかりか、あるチップだけ歩留まりが低いなどの問題があると他のチップが余ってしまい経済性に欠けるという問題がある。

本発明は、上記従来技術の問題を解決し、配線や部品を複雑化することなくチップの歩留まりを向上することのできる積層型の半導体記憶装置を提供することを課題とする。

上記課題を解決するため、本発明の半導体記憶装置は、複数の半導体チップ層を積層してなる半導体記憶装置であって、個々のチップ層を選択するチップ選択信号が各チップ層に共通に入力されるようチップ層同士で接続されたチップ選択パッドを、各チップ層に備えている。各チップ層は、書込み可能な不揮発性メモリセルと、当該不揮発性メモリセルに接続され当該不揮発性メモリセルの記録内容によって異なる信号を出力する論理回路とを備えた、プログラム回路と、前記チップ選択信号と前記プログラム回路の出力信号とに基づいてチップ選択を判定するチップ選択判定回路と、を備えている。

プログラム回路への記録によって、チップを選択するためのアドレスを設定できるので、何段目のチップかによって異なるチップを製造する必要がなく、チップ歩留まりが向上する。また、不揮発性メモリセルを用いているのでヒューズ溶断工程を不要とすることができる。

上記半導体記憶装置において、前記不揮発性メモリセルは、書込み後に記録内容の書換えが可能であることが望ましい。書込み後でも記録内容の書換えを可能にすることで、書き間違えによるチップの無駄をなくすことができる。

上記半導体記憶装置において、前記プログラム回路は、第１の端子及び第２の端子を有するフリップフロップと、前記第１の端子に第１の容量を与える第１の強誘電体キャパシタと、前記第２の端子に前記第１の容量と異なる第２の容量を与える第２の強誘電体キャパシタと、前記第１の容量及び前記第２の容量が前記第１の端子及び前記第２の端子に与えられた前記フリップフロップに対して、当該フリップフロップを駆動する駆動電圧を供給する電圧源と、を備えている。これにより、不揮発性メモリセルを用いつつ簡易な構成で読み出しが可能となる。

上記半導体記憶装置において、各チップ層は、電源の起動を検知して前記フリップフロップの前記第１の端子又は第２の端子からの信号出力を制御する制御回路を備えている。これにより、制御回路を起動する信号を別途発生させなくても読み出しが可能となる。

上記半導体記憶装置において、各チップ層は、前記チップ選択パッド及び前記プログラム回路をそれぞれ複数備え、更に前記不揮発性メモリセルへの書込み制御信号を受信するプログラム用パッドを備え、各プログラム回路は、前記不揮発性メモリセルに記録させるデータを受信する書込みデータ受信端子と、前記プログラム用パッドから前記書込み制御信号を受信する書込み制御信号受信端子とを備え、前記複数のチップ選択パッドが、前記複数のプログラム回路の前記書込みデータ受信端子に各々接続されていることが望ましい。

このように、プログラム回路への書込み時に、チップ選択パッドからの信号をデータ受信端子に入力することにより、複数のプログラム回路を備えていても書込み用の外部端子を増やす必要がなくなる。

上記半導体記憶装置において、各チップ層は、前記プログラム用パッドからの前記書込み動作の制御信号を検出して前記不揮発性メモリセルへの書込み制御を実行する制御装置を備えることが望ましい。これにより、制御回路を起動する信号を別途発生させなくてもプログラム回路に対する書込み制御ができる。

上記半導体記憶装置において、前記チップ選択パッドは、前記プログラム用パッドからの前記制御信号との論理積回路を介して前記書込みデータ受信端子に接続されていることが望ましい。これにより、書込み時以外は、チップ選択信号が書込みデータ受信端子に入力されることを防止し、電力消費を削減することができる。

上記半導体記憶装置において、各チップは、第２のチップ選択判定回路を更に備え、前記プログラム用パッドは、前記第２のチップ選択判定回路との論理積回路を介して、前記制御信号受信端子に接続されていることが望ましい。これにより、チップを積層し実装した後でもプログラム回路のデータの書換えが可能となる。

本発明の電子機器は、上記の半導体記憶装置を備えたことを特徴とする。このため、低面積で大容量の記憶手段を備えた電子機器を低価格で提供することができる。

次に、図面を参照しながら本発明の実施の形態について説明する。

＜１．第１実施形態＞
図１は、本発明の第１実施形態による積層型の半導体記憶装置の一例である、３次元実装の概略斜視図である。この半導体記憶装置は、同一の４枚のメモリセルアレイチップＣ１〜Ｃ４を積層してなり、面積あたり４倍の記憶容量を得ようとするものである。これらチップＣ１〜Ｃ４が本発明のチップ層に相当する。

チップＣ１〜Ｃ４には、それぞれ複数のチップ選択パッドＣＳ１、ＣＳ２と、１つのチップイネーブルパッドＣＥと、１つのプログラム用パッドＰＥとが形成されている。また、簡略化の為、図１には記載していないが、メモリ動作に必要なその他のパッド、例えばアドレスやI/O、コントロールパッドなども形成されている。チップ選択パッドの数は、積層するチップの数に応じて任意に設計できる。チップＣ１〜Ｃ４では、パッドを貫通する電極により、メモリ動作及び本発明のチップ選択に必要な全パッドは全チップにおいて対応するパッド同士がそれぞれ電気的に接続され、同じ信号が入力されるようになっている。即ち、各チップのチップ選択パッドＣＳ１にはチップ選択信号の一部が、各チップのチップ選択パッドＣＳ２にはチップ選択信号の他の一部が、各チップのチップイネーブルパッドＣＥにはチップイネーブル信号が、それぞれ入力される。なお、プログラム用パッドＰＥは、本実施形態では積層後は使用しないので、電極線Ｅ４で接続していなくてもよいし、接地していてもよい。

チップＣ１〜Ｃ４には、図２の説明で述べるチップ選択判定回路がそれぞれ形成されており、各チップにおいて、チップ選択判定回路とパッドＣＳ１、ＣＳ２、ＣＥ及びＰＥとが接続されている。

以上述べたチップＣ１〜Ｃ４は、同一のチップであるが、チップ選択パッドとチップ選択判定回路を設けたことで、個々の積層段用に接続を変えたチップを製造する必要はない。チップを選択するためのアドレスは、１種類のチップを製造し良品検査した後で、事後的にプログラムすれば良いので、特定のチップの歩留まりが悪いとか特定のチップが不足するという問題をなくすことができる。

＜２．チップ選択判定回路＞
図２は、各チップに設けられたチップ選択判定回路１０の回路図である。このチップ選択判定回路１０は、チップ選択パッドＣＳ１、ＣＳ２に入力されるチップ選択信号に基づいて、当該チップが選択されたか否かを判定するものである。

チップ選択判定回路１０は、出力信号をプログラム可能なプログラム回路ＰＧ１、ＰＧ２を備えている。プログラム回路の数は、チップ選択パッドＣＳ１、ＣＳ２に対応した数とする。プログラム回路ＰＧ１、ＰＧ２の入力端子には、書込みデータＩＮ、書込み制御信号ＩＥが、それぞれ各パッドで受信した信号に基づいて入力される。また、接続制御信号ＲＥ、読出し制御信号ＯＥ、記憶制御信号ＰＬが、それぞれチップ上の制御回路ＣＴから入力される。プログラム回路ＰＧ１、ＰＧ２の詳細は図４の説明で述べる。

チップ選択判定回路１０は、更に排他的論理和回路ＥＸ１、ＥＸ２を備えている。チップ選択パッドＣＳ１に入力されたチップ選択信号の一部と、プログラム回路ＰＧ１の出力ＯＵＴとが、一方の排他的論理和回路ＥＸ１に入力され、同様に、チップ選択パッドＣＳ２に入力されたチップ選択信号の他の一部と、プログラム回路ＰＧ２の出力ＯＵＴとが、他方の排他的論理和回路ＥＸ２に入力される。そして、排他的論理和回路ＥＸ１、ＥＸ２の出力はＮＯＲゲートＧ１に入力される。更にＮＯＲゲートＧ１の出力とチップイネーブルパッドＣＥに入力されたチップイネーブル信号とが最終段のＮＡＮＤゲートＧ２に入力される。ＮＡＮＤゲートＧ２の出力がチップ選択判定回路１０の最終出力となる。

排他的論理和回路ＥＸ１、ＥＸ２は、チップ選択パッドＣＳ１及びプログラム回路ＰＧ１からの信号が一致した場合、およびチップ選択パッドＣＳ２及びプログラム回路ＰＧ２からの信号が一致した場合に、それぞれＬ論理を出力し、一致しない場合はＨ論理を出力する。そして、ＮＯＲゲートＧ１は、排他的論理和回路ＥＸ１、ＥＸ２の出力がともにＬ論理である場合のみ、Ｈ論理を出力し、排他的論理和回路ＥＸ１、ＥＸ２の出力の何れかがＨ論理であれば、Ｌ論理を出力する。従って、チップ選択パッドＣＳ１、ＣＳ２及びプログラム回路ＰＧ１、ＰＧ２からの信号が完全に一致した場合のみ、ＮＯＲゲートＧ１はＨ論理を出力する。

最終段のＮＡＮＤゲートＧ２は、ＮＯＲゲートＧ１の出力がＨ論理である場合のみチップイネーブル信号に応じた信号を出力し、ＮＯＲゲートＧ１の出力がＬ論理である場合はチップイネーブル信号の如何に拘らずＨ論理しか出力しない。従って、ＮＯＲゲートＧ１の出力がＨ論理である場合、即ち、チップ選択パッドＣＳ１、ＣＳ２で受信した信号とプログラム回路ＰＧ１、ＰＧ２からの信号とが完全に一致した場合のみ、チップイネーブル信号がそのチップにおいてアクティブになる。

本実施形態では、２つのチップ選択パッドＣＳ１、ＣＳ２を用いると２ビットのチップ選択信号を指定できるので、２つのプログラム回路ＰＧ１、ＰＧ２を備えたチップ選択判定回路１０を各チップに備えることで、４通りのチップ選択信号を識別できる。よって、４枚のチップを積層してこれらを識別し任意のチップを駆動することができる。

仮に、ｎ個（ｎは自然数）のチップ選択パッドＣＳ１〜ＣＳｎを用いてｎビットのチップ選択信号を指定できるようにした場合、ｎ個のプログラム回路ＰＧ１〜ＰＧｎを備えたチップ選択判定回路をチップ上に形成すればよい。この場合のチップ選択判定回路は、（１）チップ選択パッドＣＳ１及びプログラム回路ＰＧ１からの信号、（２）チップ選択パッドＣＳ２及びプログラム回路ＰＧ２からの信号、・・・、（ｎ）チップ選択パッドＣＳｎ及びプログラム回路ＰＧｎからの信号を、それぞれ排他的論理和回路ＥＸ１、ＥＸ２、・・・ＥＸｎに入力する。そしてこれらの出力を１つのＮＯＲゲートＧ１に入力することにより、ｎビットのチップ選択信号を識別できる。よって、２ⁿ枚のチップを積層しても任意のチップを駆動することができる。

図３は、チップ選択判定回路に用いられる排他的論理和回路のＭＯＳトランジスタによる一構成例を示した回路図である。この排他的論理和回路ＥＸｎは、入力端子ＣＳｎ及び入力端子ＰＧｎの入力が一致した場合のみ、出力端子ＯＵＴでＬ論理を出力する。具体的には、排他的論理和回路ＥＸｎは、第１のＮＯＴ回路１１と、伝送ゲート１２と、第２のＮＯＴ回路１３を組み合わせてなる。

第１のＮＯＴ回路１１は、直列のｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのゲートに入力信号ＣＳｎを受信すると、出力端子Ｓ１からＣＳｎの論理否定を出力する。

伝送ゲート１２は、並列のｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのゲートにそれぞれ入力信号ＣＳｎ及びＣＳｎの否定（Ｓ１）を受信し、ソース又はドレインに入力信号ＰＧｎを受信する。よって、出力端子Ｓ２から、ＣＳｎの否定とＰＧｎとの論理積を出力する。

第２のＮＯＴ回路１３は、直列のｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのゲートに入力信号ＰＧｎを受信し、ソース又はドレインのうちｐＭＯＳ側に入力信号ＣＳｎを、ｎＭＯＳ側にＣＳｎの否定をそれぞれ受信する。よって、出力端子Ｓ３から、ＰＧｎの論理否定とＣＳｎとの論理積を出力する。

出力端子Ｓ２と出力端子Ｓ３は合流して出力ＯＵＴとなる。よって出力ＯＵＴは、入力端子ＣＳｎ及び入力端子ＰＧｎの信号が不一致の場合にＨ論理となり、一致する場合にＬ論理となる。これにより、チップ選択信号とプログラム回路出力との一致状態を判定することができる。

排他的論理和回路の具体的構成は以上説明したものに限らず、他の種々の回路構成を採用することができる。

＜３．プログラム回路＞
図４は、図２のチップ選択判定回路に備えられるプログラム回路の一例を示す回路図である。プログラム回路ＰＧｎは、フリップフロップ１１０と、記憶部１２０と、ディスチャージ部１３０と、結合部１４０と、書き込み部１５０と、出力部１６０とを備えて構成される。プログラム回路ＰＧｎは、不揮発性記憶装置である記憶部１２０に記憶された記憶データを読み出し、読み出された当該記憶データをフリップフロップ１１０に書き込むことにより、当該記憶データを出力信号ＯＵＴとして外部に供給する回路である。

フリップフロップ１１０は、第１のインバータ１１２及び第２のインバータ１１４と、当該フリップフロップ１１０と外部とを電気的に接続する第１の端子１１６及び第２の端子１１８とを有して構成される。第１のインバータ１１２及び第２のインバータ１１４は、それぞれ入力端及び出力端を有しており、第１のインバータ１１２の出力端は第２のインバータ１１４の入力端に電気的に接続されており、第２のインバータ１１４の出力端は第１のインバータ１１２の入力端に電気的に接続されている。また、第１のインバータ１１２の入力端及び第２のインバータ１１４の出力端は、第１の端子１１６に電気的に接続されており、第１のインバータ１１２の出力端及び第２のインバータ１１４の入力端は第２の端子１１８に電気的に接続されている。

記憶部１２０は、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４を有して構成される。第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４は、それぞれ一端及び他端を有する。第１の強誘電体キャパシタ１２２の一端は、第１の端子１１６に電気的に接続可能に構成されており、また、第２の強誘電体キャパシタ１２４の一端は、第２の端子１１８に電気的に接続可能に構成されている。また、第１の強誘電体キャパシタ１２２の他端及び第２の強誘電体キャパシタ１２４の他端は、プレート線１２６に電気的に接続されている。

また、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４には相補のデータが記憶されているため、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４は、常誘電体特性に基づく容量が互いに異なる。したがって、フリップフロップ１１０と記憶部１２０とが電気的に接続されている場合、第１の強誘電体キャパシタ１２２は、第１の端子１１６に所定の容量を与え、また、第２の強誘電体キャパシタ１２４は、第２の端子１１８に当該所定の容量と異なる容量を与える。

ディスチャージ部１３０は、接続制御信号ＲＥの電位に基づいて、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の一端の電位を制御することにより、当該一端の電位と他端の電位を略同電位にする。具体的には、ディスチャージ部１３０は、第１の強誘電体キャパシタ１２２の一端及び第２の強誘電体キャパシタ１２４の一端の電位を、プレート線１２６の電位と略同電位にすることにより、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４にかかる電圧を略ゼロにする。

本例においてディスチャージ部１３０は、ｎ型ＭＯＳトランジスタ１３２及び１３４と、第３のインバータ１３６とを有して構成される。ｎ型ＭＯＳトランジスタ１３２及び１３４は、一端が接地されており、他端がそれぞれ第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４に電気的に接続されている。すなわち、ｎ型ＭＯＳトランジスタ１３２及び１３４は、ゲートの電位に基づいて、それぞれ第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の一端の電位を接地電位にするか否かを制御する。また、第３のインバータ１３６は、供給された接続制御信号ＲＥの論理値を反転してｎ型ＭＯＳトランジスタ１３２及び１３４のゲートに供給する。

結合部１４０は、接続制御信号ＲＥの電位に基づいて、フリップフロップ１１０と記憶部とを電気的に接続するか否かを制御する。すなわち、結合部１４０は、第１の強誘電体キャパシタ１２２と第１の端子１１６とを、また、第２の強誘電体キャパシタ１２４と第２の端子１１８とを電気的に接続するか否かを制御する。

本例において結合部１４０は、ｎ型ＭＯＳトランジスタ１４２及び１４４を有して構成される。ｎ型ＭＯＳトランジスタ１４２は、ソース又はドレインの一方が第１の強誘電体キャパシタ１２２に電気的に接続されており、他方が第１の端子１１６に電気的に接続されている。そして、ｎ型ＭＯＳトランジスタ１４２は、ゲートの電位に基づいて、第１の強誘電体キャパシタ１２２と第１の端子１１６とを電気的に接続するか否かを制御する。また、ｎ型ＭＯＳトランジスタ１４４は、ソース又はドレインの一方が第２の強誘電体キャパシタ１２４に電気的に接続されており、他方が第２の端子１１８に電気的に接続されている。そして、ｎ型ＭＯＳトランジスタ１４４のゲートに電位に基づいて、第２の強誘電体キャパシタ１２４と第２の端子１１８とを電気的に接続するか否かを制御する。

書き込み部１５０は、書込み制御信号ＩＥ及び書込みデータＩＮの電位に基づいて、フリップフロップ１１０に記憶データを書き込む。書き込み部１５０は、第４のインバータ１５２と、伝送ゲート１５４とを有して構成されている。第４のインバータ１５２は、入力として書込み制御信号ＩＥを受け取り、当該書込み制御信号ＩＥを反転した信号を、伝送ゲート１５４を構成するｐ型ＭＯＳトランジスタのゲートに供給する。伝送ゲート１５４は、一端に書込みデータＩＮが供給されており、他端が第１の端子１１６に電気的に接続されている。また、伝送ゲート１５４を構成するｎ型ＭＯＳトランジスタのゲートには書込み制御信号ＩＥが供給されている。すなわち、書き込み部１５０は、書込み制御信号ＩＥの電位に基づいて、書込みデータＩＮを第１の端子１１６に供給するか否かを制御することにより、第１の端子１１６の電位を制御する。これにより、フリップフロップ１１０に所定の記憶データを書き込むことができる。

出力部１６０は、読出し制御信号ＯＥの電位に基づいて、フリップフロップ１１０に書き込まれた記憶データを示す出力信号ＯＵＴを出力する。本例において出力部１６０は、第５のインバータ１６２と、伝送ゲート１６４と、ＮＡＮＤ回路１６６とを有して構成される。

第５のインバータ１６２は、入力として読出し制御信号ＯＥを受け取り、当該読出し制御信号ＯＥを反転した信号を、伝送ゲート１６４を構成するｐ型ＭＯＳトランジスタのゲートに供給する。伝送ゲート１６４は、一端が第２の端子１１８に電気的に接続されており、他端が第１の端子１１６に電気的に接続されている。また、伝送ゲート１６４を構成するｎ型ＭＯＳトランジスタのゲートには読出し制御信号ＯＥが供給されている。ＮＡＮＤ回路１６６は、読出し制御信号ＯＥと伝送ゲート１６４の他端の電位との否定論理積を出力信号ＯＵＴとして出力する。

＜４．プログラム回路の動作＞
図５は、上記プログラム回路ＰＧｎの動作を示すタイミングチャートである。本例において各制御信号は、Ｈ論理又はＬ論理を示すディジタル信号である。各制御信号がＨ論理を示すときの当該制御信号の電位は強誘電体メモリ装置５００の駆動電圧Ｖ_CCと略同電位である。また、各制御信号がＬ論理を示すときの当該制御信号の電位は接地電位、すなわち、０Ｖである。

＜４−１．読出し動作＞
図５（Ａ）を参照し、プログラム回路ＰＧｎにおける出力信号の読出し動作について説明する。ここで、第１の強誘電体キャパシタ１２２にはデータ“０”が書き込まれており、第２の強誘電体キャパシタ１２４にはデータ“１”が書き込まれているものとする。すなわち、第１の強誘電体キャパシタ１２２は常誘電体特性に基づく容量Ｃ₀を有しており、第２の強誘電体キャパシタ１２４は常誘電体特性に基づく容量として容量Ｃ₀より大きい容量Ｃ₁を有している。

初期状態において、制御回路ＣＴからの接続制御信号ＲＥはＨ論理を示している。したがって、ｎ型ＭＯＳトランジスタ１４２及び１４４は導通しており、第１の端子１１６と第１の強誘電体キャパシタ１２２、また、第２の端子１１８と第２の強誘電体キャパシタ１２４は電気的に接続されている。すなわち、第１の端子１１６には、第１の強誘電体キャパシタ１２２によって容量Ｃ₀が付加されており、また、第２の端子１１８には、第２の強誘電体キャパシタ１２４によって容量Ｃ₁が付加されている。

フリップフロップ１１０に対して電源電圧の供給が開始されると、第１のインバータ１１２及び第２のインバータ１１４に供給される電源電圧は徐々に上昇する。また、このとき、第１のインバータ１１２及び第２のインバータ１１４の入力の電位は０Ｖであるため、電源電圧の上昇に応じて、第１のインバータ１１２及び第２のインバータ１１４の出力の電位も上昇する。すなわち、第１の端子１１６及び第２の端子１１８の電位が上昇する。ここで、電源電圧とは、フリップフロップ１１０を動作させる電源の電圧であって、例えば駆動電圧Ｖ_CCである。

このとき、第１の端子１１６には第１の強誘電体キャパシタ１２２により容量Ｃ₀が付加されており、第２の端子１１８には第２の強誘電体キャパシタ１２４により容量Ｃ₀より大きい容量Ｃ₁が付加されている。すなわち、第１の端子１１６及び第２の端子１１８の電位を上昇させるためには、それぞれ容量Ｃ₀及びＣ₁を充電する必要がある。本例では、第２の端子１１８に第１の端子より大きい容量が付加されているため、第１の端子１１６の電位は、第２の端子１１８の電位より早く上昇する。したがって、第１の端子１１６の電位は、第１のインバータ１１２及び第２のインバータ１１４の閾値電圧（Ｖｔとする）に、第２の端子１１８の電位よりも早く到達する。ここで、インバータの閾値電圧Ｖｔとは、当該インバータの出力の論理値が変化する電圧をいう。

第１の端子１１６の電位が閾値電圧Ｖｔに到達すると、第１のインバータ１１２の出力はＬ論理に変化する。したがって、第１の端子１１６の電位が閾値電圧Ｖｔに到達すると、第２の端子１１８の電位は０Ｖに降下する。また、第２の端子１１８の電位が０Ｖに降下すると、第２のインバータ１１４の出力はＨ論理に変化しようとする。したがって、第１の端子１１６の電位が閾値電圧Ｖｔに到達すると、第１の端子１１６の電位は電源電圧と略同電位となる。これにより、フリップフロップ１１０は、第１の端子１１６の電位をＨ論理、また、第２の端子１１８の論理値をＬ論理とする記憶データを保持する。以上の動作により、記憶部１２０に記憶された記憶データが読み出され、当該記憶データがフリップフロップ１１０に保持される。

次に、制御回路ＣＴは、読出し制御信号ＯＥをＨ論理に変化させることにより、伝送ゲート１６４を導通させる。これにより、ＮＡＮＤ回路１６６は、フリップフロップ１１０が保持する記憶データを示す出力信号ＯＵＴを出力する。すなわち、出力部１６０は、第２の端子１１８の論理値がＬ論理であるため、当該記憶データを示す論理値としてＨ論理を出力する。なお、本例では、読出し制御信号ＯＥをＨ論理に変化させる前の出力信号ＯＵＴの論理値もＨ論理であるため、出力信号ＯＵＴの論理値はＨ論理のまま維持される。以上の動作により、フリップフロップ１１０に保持された記憶データが、出力部１６０から出力信号ＯＵＴとして出力され、排他的論理和回路ＥＸ１又はＥＸ２に出力される。制御回路ＣＴの動作は電源のＯＮを検出したことで開始されるので、制御回路を起動させる信号を別途発生させる必要はない。

なお、出力部１６０が、当該記憶データを示す出力信号ＯＵＴを出力している間、記憶部１２０は、フリップフロップ１１０から電気的に切り離されるのが好ましい。本例では、制御回路ＣＴが、接続制御信号ＲＥをＬ論理に変化させ、ｎ型ＭＯＳトランジスタ１４２及び１４４を非導通とすることにより、記憶部１２０とフリップフロップ１１０とを電気的に切り離す。また、接続制御信号ＲＥがＬ論理に変化すると、ｎ型ＭＯＳトランジスタ１３２及び１３４は導通する。したがって、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の一端は接地されるため、その電位は０Ｖとなる。また、記憶制御信号ＰＬもＬ論理であるため、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の他端の電位は０Ｖとなる。したがって、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４にかかる電圧は略０Ｖとなる。

このように、プログラム回路ＰＧｎは、強誘電体キャパシタ１２２及び１２４に記憶されたデータに基づいて異なる信号ＯＵＴを出力できるので、予め強誘電体キャパシタに所定のデータを記憶させておくことにより、任意の信号を出力させることができる。

＜４−２．書込み動作＞
次に図５（Ｂ）を参照し、積層前の段階で、記憶部１２０に所望の記憶データを記憶させる書込み動作について説明する。以下の例では、記憶部１２０に記憶されていた記憶データと異なる記憶データを記憶部１２０に記憶させる動作、すなわち、第１の強誘電体キャパシタ１２２にデータ“１”を、第２の強誘電体キャパシタ１２４にデータ“０”を書き込む動作について説明する。

まず、記憶部１２０とフリップフロップ１１０とを電気的に接続した状態（接続制御信号ＲＥがＨ論理の状態）において、プログラム用パッドＰＥからの書込み制御信号ＩＥをＨ論理に変化させることにより、伝送ゲート１５４を導通させる。そして、チップ選択パッドＣＳｎからの書込みデータＩＮの電位を０Ｖとすることにより、第１の端子１１６の電位を０Ｖとする。これにより、第１のインバータ１１２の出力はＨ論理になるため、第２の端子１１８の電位はＶ_CCになるとともに、第２のインバータ１１４の出力はＬ論理となる。

このとき、記憶制御信号ＰＬの論理値はＬ論理、すなわち、第２の強誘電体キャパシタ１２４の他端の電位は０Ｖであるため、第２の強誘電体キャパシタ１２４にかかる電圧はＶ_CCとなる。したがって、第２の強誘電体キャパシタ１２４にはデータ“０”が新たに書き込まれる。

次に、制御回路ＣＴが記憶制御信号ＰＬをＨ論理に、すなわち、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の他端の電位をＶ_CCに変化させる。このとき、第１の強誘電体キャパシタ１２２の一端の電位は０Ｖであるため、第１の強誘電体キャパシタ１２２にかかる電圧は−Ｖ_CCとなる。よって第１の強誘電体キャパシタ１２２にはデータ“１”が新たに書き込まれる。一方、第２の強誘電体キャパシタ１２４にかかる電圧は略０Ｖである。したがって、第２の強誘電体キャパシタ１２４に書き込まれたデータ“０”はそのまま保持される。以上の動作により、チップ選択パッドＣＳｎからの書込みデータＩＮに従い、フリップフロップ１１０に保持された記憶データと異なる記憶データが記憶部１２０に新たに記憶される。これら制御回路ＣＴの動作はプログラム用パッドＰＥからの信号を検出したことで開始されるので、制御回路を起動させる信号を別途発生させる必要はない。

本実施形態では、不揮発性メモリセルを用いてプログラム回路を構成しているので、プログラムするためにヒューズを焼き切る等の工程が必要ない。また、不揮発性メモリセルとして強誘電体キャパシタを用いているので、書換え可能であり、誤プログラムした場合でも、積層前であれば書き直しをすることができる。なお、積層後の書換えについては第２実施形態で説明する。

さて、図２に戻るとプログラム回路ＰＧ１、ＰＧ２への書込みに用いる書込み制御信号ＩＥは、両者ともプログラム用パッドＰＥで供給されることがわかる。またプログラム回路ＰＧ１又はＰＧ２への書込みデータＩＮは、チップ選択パッドＣＳ１又はＣＳ２の信号とプログラム用パッドＰＥの信号との論理積であることがわかる。

チップ選択パッドＣＳ１、ＣＳ２は、チップ積層後にチップ選択信号を入力するパッドであるが、ここではプログラム回路ＰＧ１、ＰＧ２への書き込みの段階（ここではチップ積層前）でもデータ入力パッドとして使っている。これにより、パッドを有効利用しパッドの数を最小限にしている。

また、複数のプログラム回路ＰＧ１、ＰＧ２を設ける場合でも、プログラム用パッドＰＥをこれらプログラム回路ＰＧ１、ＰＧ２の両者に接続することで、プログラム用パッドＰＥは１つで済ませることができる。

更に、チップ選択パッドＣＳ１とプログラム回路の書き込みデータＩＮ入力端子との間には、プログラム用パッドＰＥとの論理積回路が設けられている。プログラム用パッドＰＥは、本実施形態では積層後には使わない（Ｌ論理が維持される）ので、これとの論理積をとればプログラム回路ＰＧ１、ＰＧ２に信号が入力されることはない。従って、積層後にチップ選択パッドＣＳ１、ＣＳ２をチップ選択のために使用しても、プログラム回路に信号が入力されることが防止され、電力消費を抑えることができる。

なお、プログラム回路は以上例示したものに限らず、種々の回路構成をとることができる。

＜５．プログラム回路とチップ選択信号との関係＞
次に、個々のチップのプログラム回路ＰＧ１、ＰＧ２に書込むデータとチップ選択信号との関係について説明する。例えば、１枚目のチップＣ１についてはプログラム回路ＰＧ１及びＰＧ２の第２の強誘電体キャパシタ１２４に何れも“１”データを書込む。２枚目のチップＣ２についてはプログラム回路ＰＧ１及びＰＧ２の第２の強誘電体キャパシタ１２４にそれぞれ“０”及び“１”データを書込む。３枚目のチップＣ３についてはプログラム回路ＰＧ１及びＰＧ２の第２の強誘電体キャパシタ１２４にそれぞれ“１”及び“０”データを書込む。４枚目のチップＣ４についてはプログラム回路ＰＧ１及びＰＧ２の第２の強誘電体キャパシタ１２４に何れも“０”データを書込む。

このような４枚のチップのうち、１枚目のチップＣ１を選択するときは、チップ選択パッドＣＳ１、ＣＳ２の両者にＨ論理のチップ選択信号を入力する。するとチップ選択信号とプログラム回路ＰＧ１、ＰＧ２の出力とが一致するので、チップイネーブルパッドＣＥで入力されるチップイネーブル信号が１枚目のチップＣ１でアクティブになる。他のチップでは信号が一致しないので、スタンバイ状態となる。

同様に、２枚目のチップＣ２を選択するときは、チップ選択パッドＣＳ１、ＣＳ２にそれぞれＬ論理、Ｈ論理のチップ選択信号を入力する。するとチップ選択信号とプログラム回路ＰＧ１、ＰＧ２の出力とが一致するので、チップイネーブル信号が２枚目のチップＣ２でアクティブになる。

同様に、３枚目のチップＣ３を選択するときは、チップ選択パッドＣＳ１、ＣＳ２にそれぞれＨ論理、Ｌ論理のチップ選択信号を入力する。するとチップ選択信号とプログラム回路ＰＧ１、ＰＧ２の出力とが一致するので、チップイネーブル信号が３枚目のチップＣ３でアクティブになる。

同様に、４枚目のチップＣ４を選択するときは、チップ選択パッドＣＳ１、ＣＳ２の両者にＬ論理のチップ選択信号を入力する。するとチップ選択信号とプログラム回路ＰＧ１、ＰＧ２の出力とが一致するので、チップイネーブル信号が４枚目のチップＣ４でアクティブになる。

なお、チップイネーブル信号をＬ論理とした場合、これがチップ選択判定回路１０のＮＡＮＤゲートＧ２に入力されるので、チップ選択信号の如何に拘らず、すべてのチップがスタンバイ状態となる。

以上のように、４種類の記憶パターンを備えたチップＣ１〜Ｃ４を積層することで、各チップを識別することができる。どの記憶パターンを何枚目に配置するかは任意である。但し同一記憶パターンを積層してしまうと、チップを特定することができなくなる。

ところで、上記４つの記憶パターンのうち３つだけ用いて、３枚のチップのみを積層した場合は、この３つの記憶パターンに対応するチップ選択信号は３つのみとなる。従って、どのチップにも該当しないチップ選択信号は、全チップスタンバイを意味することになる。従って、３枚のチップのみの場合は上述のチップイネーブル信号が不必要となり、各チップのチップイネーブルパッドＣＥも、チップ選択判定回路１０の最終段のＮＡＮＤゲートＧ２も、不必要となる。このような方法でチップイネーブルパッドＣＥを不要にすれば、１チップあたりのパッド数ｎ個（ｎは２以上の整数）で、最大（２ⁿ−１）枚のチップを積層して各チップを駆動することができる。

＜６．第２実施形態＞
図６は、本発明の第２実施形態による半導体記憶装置の各チップに設けられたチップ選択判定回路の回路図である。この半導体記憶装置は、チップを積層し各パッドを共通化した後でもプログラム回路ＰＧ１、ＰＧ２のデータを変更できるようになっている。具体的には、図６のチップ選択判定複合回路２０は、図２のチップ選択判定回路１０に相当する第１のチップ選択判定回路２１のプログラム用パッドＰＥ後段に、第２のチップ選択判定回路２２とのＡＮＤゲートＧ４を設けた複合回路となっている。パッドについても、チップ選択パッドＰＲＯ１、ＰＲＯ２及びプログラム用パッドＰＲＯＥが加えられている。

かかる構成において、チップ選択パッドＰＲＯ１、ＰＲＯ２に対し、第２のチップ選択判定回路２２のプログラム回路ＰＧ１’、ＰＧ２’に対応したチップ選択信号を加えると、選択されたチップの第２のチップ選択判定回路２２のＮＯＲゲートＧ３がＨ論理を出力する。これとプログラム用パッドＰＥへの入力との論理積をとることで、積層後でも目的のチップを特定することができる。よってこの状態で、チップ選択パッドＣＳ１、ＣＳ２に所望の信号を与えることで、プログラム回路ＰＧ１、ＰＧ２を書き換えることができる。

プログラム回路ＰＧ１、ＰＧ２の書換え以外の、通常の動作時にはプログラム回路ＰＧ１、ＰＧ２のデータを参照するだけなので、第２のチップ選択判定回路２２は使用しない。チップ選択パッドＰＲＯ１、ＰＲＯ２、プログラム用パッドＰＲＯＥ、プログラム用パッドＰＥも使用しないので、Ｌ論理に固定しておくのが好ましい。

なお、実装前の書込み時には、まずチップ選択パッドＰＲＯ１、ＰＲＯ２、プログラム用パッドＰＲＯＥを用いてプログラム回路ＰＧ１’、ＰＧ２’の書き込みをする。そして、プログラムした値をチップ選択パッドＰＲＯ１、ＰＲＯ２に入力してプログラム用パッドＰＥへの入力を有効にすれば、プログラム回路ＰＧ１、ＰＧ２への書き込みが可能となる。

本実施形態はこのように積層後でもプログラム回路ＰＧ１、ＰＧ２を書き換えることができるので、例えばチップ番号によって使用頻度が異なる場合に、一定期間使用後にチップ番号をチェンジし、半導体記憶装置の長寿命化を図ることができる。また、万が一、ＰＧ１及びＰＧ２のデータが他のチップと同一のものを積層して実装しまった場合でも、事後にＰＧ１及びＰＧ２を修正することもできる。

＜７．電子機器の例＞
図７は、本発明の一実施形態に係る電子機器の一例であるパーソナルコンピュータ１０００の構成を示す斜視図である。図７において、パーソナルコンピュータ１０００は、表示パネル１００２と、キーボード１００４を有する本体部１００６とを備えて構成されている。当該パーソナルコンピュータ１０００の本体部１００４の記憶媒体、特に不揮発性メモリとして、本発明の積層型半導体記憶装置が利用されている。このため、低面積で大容量の記憶手段を備えた電子機器を低価格で提供することができる。

また、本発明の電子機器はこれに限らず、ＩＣカード、携帯情報機器、家庭用電気製品など、強誘電体記憶装置を備えたあらゆる電子機器に適用することが可能である。

上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

本発明の第１実施形態による積層型の半導体記憶装置の概略斜視図である。 各チップに設けられたチップ選択判定回路１０の回路図である。 図２のチップ選択判定回路に用いられる排他的論理和回路のＭＯＳトランジスタによる構成例を示した回路図である。 図２のチップ選択判定回路に備えられるプログラム回路の例を示す回路図である。 図４のプログラム回路の動作を示すタイミングチャートである。 本発明の第２実施形態による半導体記憶装置の各チップに設けられたチップ選択判定回路の回路図である。 本発明の実施形態における電子機器の一例であるパーソナルコンピュータの構成を示す斜視図である。

符号の説明

Ｃ１〜Ｃ４ チップ（チップ層）
ＣＳ１、ＣＳ２ チップ選択パッド
ＣＥ チップイネーブルパッド
１０、２１、２２ チップ選択判定回路
ＰＧ１、ＰＧ２ プログラム回路
ＥＸ１、ＥＸ２ 排他的論理和回路
Ｇ１ ＮＯＲゲート
Ｇ２ ＮＡＮＤゲート
１１０ フリップフロップ
１２２ 第１の強誘電体キャパシタ
１２４ 第２の強誘電体キャパシタ
ＣＴ 制御回路
ＰＥ プログラム用パッド
ＩＮ 書込みデータ
ＩＥ 書込み制御信号

Claims (9)

1. 複数の半導体チップ層を積層してなる半導体記憶装置であって、
   個々のチップ層を選択するチップ選択信号が各チップ層に共通に入力されるようチップ層同士で接続されたチップ選択パッドを、各チップ層に備え、
   各チップ層は、
   書込み可能な不揮発性メモリセルと、当該不揮発性メモリセルに接続され当該不揮発性メモリセルの記録内容によって異なる信号を出力する論理回路とを備えた、プログラム回路と、
   前記チップ選択信号と前記プログラム回路の出力信号とに基づいてチップ選択を判定するチップ選択判定回路と、
   を備えた半導体記憶装置。
2. 請求項１において、
   前記不揮発性メモリセルは、書込み後に記録内容の書換えが可能である、半導体記憶装置。
3. 請求項２において、
   前記プログラム回路は、
   第１の端子及び第２の端子を有するフリップフロップと、
   前記第１の端子に第１の容量を与える第１の強誘電体キャパシタと、
   前記第２の端子に前記第１の容量と異なる第２の容量を与える第２の強誘電体キャパシタと、
   前記第１の容量及び前記第２の容量が前記第１の端子及び前記第２の端子に与えられた前記フリップフロップに対して、当該フリップフロップを駆動する駆動電圧を供給する電圧源と、
   を備えた、半導体記憶装置。
4. 請求項３において、
   各チップ層は、電源の起動を検知して前記フリップフロップの前記第１の端子又は第２の端子からの信号出力を制御する制御回路を備えた、半導体記憶装置。
5. 請求項１乃至請求項４の何れか一項において、
   各チップ層は、前記チップ選択パッド及び前記プログラム回路をそれぞれ複数備え、更に前記不揮発性メモリセルへの書込み制御信号を受信するプログラム用パッドを備え、
   各プログラム回路は、前記不揮発性メモリセルに記録させるデータを受信する書込みデータ受信端子と、前記プログラム用パッドから前記書込み制御信号を受信する書込み制御信号受信端子とを備え、
   前記複数のチップ選択パッドが、前記複数のプログラム回路の前記書込みデータ受信端子に各々接続された、半導体記憶装置。
6. 請求項５において、
   各チップ層は、前記プログラム用パッドからの前記書込み動作の制御信号を検出して前記不揮発性メモリセルへの書込み制御を実行する制御装置を備えた、半導体記憶装置。
7. 請求項５又は請求項６において、
   前記チップ選択パッドは、前記プログラム用パッドからの前記制御信号との論理積回路を介して前記書込みデータ受信端子に接続された、半導体記憶装置。
8. 請求項５乃至請求項７の何れか一項において、
   各チップは、第２のチップ選択判定回路を更に備え、
   前記プログラム用パッドは、前記第２のチップ選択判定回路との論理積回路を介して、前記制御信号受信端子に接続された、半導体記憶装置。
9. 請求項１乃至請求項８の何れか一項に記載の半導体記憶装置を備えたことを特徴とする電子機器。
   
   

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