JP2003282815A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 チップ・オン・チップ構造の半導体装置にお
いて、半導体素子を薄型化することで、上下の半導体素
子のパッド間を容易に接続することを課題とする。 【解決手段】 電極パッド１２ａが回路形成面に形成さ
れた第１の半導体素子１２の上に、電極パッド１２ａと
同電位の電極パッド１３ａが回路形成面に形成された第
２の半導体素子１３を回路形成面を上にして積層する。
第１の半導体素子の電極パッド１２ａは、第２の半導体
素子１３の外形より外側に位置して露出する。露出した
電極パッド１２ａと同電位の電極パッド１３ａとを電気
的に接続する再配線１５を形成する。再配線１５は第２
の半導体素子１２の外形を規定する端面に形成された部
分を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特に複数の半導体素子が１パッケージ
内に組み込まれたチップ・オン・チップ構造を有するＭ
ＣＰ型半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】携帯電話に代表される携帯機器の小型化
への要求に伴い、携帯機器に搭載される半導体装置に対
しても、小型化・軽量化の要求が増大している。この要
求を満たすために、内蔵される半導体素子とほぼ同じ大
きさの半導体装置であるＣＳＰ（Chip Size/Scale Pack
age）や、複数の半導体素子を１パッケージ内に積層す
るチップ・オン・チップ（Chip on Chip）構造のＭＣＰ
型半導体装置が開発されている。

【０００３】特に携帯電話では、メールや画像保存など
に対応するため大容量のメモリが必要となる。現在、ほ
とんどの携帯電話には、フラッシュメモリとＳＲＡＭを
積層したＭＣＰが採用されている。搭載するメモリの組
み合わせとして、同一容量、すなわち同一のフラッシュ
メモリを積層することが一般的である。これは、開発さ
れたばかりの大容量のフラッシュメモリは高価格であ
り、それより容量の小さい低価格メモリを複数個、１パ
ッケージ内に積層することでメモリの大容量化を実現す
ることができるからである。

【０００４】また、最近開始された第三世代移動通信サ
ービスでは、テレビ電話サービスに対応するなど、大容
量データを高速で処理する必要がある。このような要求
に答えるため高速ロジック装置と高速メモリとを１パッ
ケージ内に混載し、それぞれのチップ間伝送を高速で行
うＳＩＰ（System In Package）品種の開発も進められ
ている。

【０００５】このような半導体装置パッケージを実現す
るための具体的手法として、例えば、特開２０００−４
９２７７号公報及び特開２０００−２７７６８９号公報
は、図１に示すように、複数の半導体素子１に貫通穴２
を空けて積層し、その貫通穴２を介して半導体素子１間
の接続を行う方法を提案している。

【０００６】また、特開平１０−３０３３６４号公報
は、図２に示すように、半導体素子１に設けた貫通穴３
にレーザー光を照射して半導体素子の積層位置合わせに
用いる技術を開示している。

【０００７】さらに、特開２００１−４４３５７号公報
は、図３に示すように、図１に示す貫通穴２の径を変え
ることで段差を形成し、半導体素子間接続を容易に行う
技術を開示している。また、実開平７−１８４４９号公
報（この発明は厳密には半導体素子間接続ではないが）
は、あらかじめ形成した切り欠き部を用いることで、段
差を形成し半導体素子間接続を容易に行う技術を開示し
ている。

【０００８】このように貫通穴を用いて半導体素子間の
接続を行うことで、同一半導体素子を積層することがで
き低コストで大容量メモリパッケージ作成することがで
きる。またワイヤボンディング方式より配線長を短くす
ることができるため、高速動作を実現することも可能と
なる。

【０００９】

【発明が解決しようとする課題】貫通穴を介して半導体
素子間接続を行う場合、貫通穴が整列した状態で半導体
素子同士を積層する必要がある。これは、同一半導体素
子であれば、同じ位置に貫通穴を形成することができる
ため、貫通穴が整列した状態で半導体素子を積層するこ
とは容易である。しかし、異なる種類の半導体素子を積
層する場合、半導体素子によってパッド位置や内部構造
が異なるため、同じ位置に貫通穴を設けることは難し
い。

【００１０】異種半導体素子の組み合わせを実現する目
的で、半導体素子を新たに設計し、同じ位置に貫通穴を
設けることが考えられる。しかし、そのような手法で
は、半導体素子の設計に時間が費やされ、製品の開発期
間が長くなり、市場の要求に迅速に答えることができな
い。貫通穴の径を変えることにより（径を大きくす
る）、貫通穴の位置が多少ずれていても接続することが
できるが、半導体素子の対角線上の反対側にあるパッド
を接続するといったように、パッド間距離が大きいと接
続できない。

【００１１】本発明は上記の点に鑑みてなされたもので
あり、複数の半導体素子を１パッケージ内に積層して混
載するチップ・オン・チップ構造の半導体装置におい
て、半導体素子を薄型化することで、上下の半導体素子
のパッド間を容易に接続し、且つ素子間の信号経路を短
縮し、高速動作を可能とすると同時に、小型・薄型化を
実現することができる半導体装置およびその製造方法を
提供することを目的とする。

【００１２】

【課題を解決するための手段】上記の課題を解決するた
めに本発明では、次に述べる各手段を講じたことを特徴
とするものである。

【００１３】請求項１記載の発明は、複数の半導体素子
を積層して搭載した半導体装置であって、電極パッドが
回路形成面に形成された第１の半導体素子と、前記第１
の半導体素子の電極パッドと同電位の電極パッドが回路
形成面に形成され、前記第１の半導体素子上に回路形成
面を上にして積層しされた第２の半導体素子とを有し、
前記第１の半導体素子の電極パッドは、前記第２の半導
体素子の外形より外側に位置して露出しており、前記第
１の半導体素子の前記露出した電極パッドと前記第２の
半導体素子の前記同電位の電極パッドとを電気的に接続
する再配線が形成され、該再配線は前記第２の半導体素
子の外形を規定する端面に形成された部分を含むことを
特徴とするものである。

【００１４】請求項１記載の発明によれば、上側の半導
体素子の端面に沿って形成された再配線により上下の半
導体素子の電極パッドを接続するため、積層された半導
体素子の同電位の電極パッド同士を貫通穴を用いること
なく、容易に接続することができる。また、再配線は半
導体素子の表面上において任意のパターンに形成するこ
とができるため、上下の半導体素子の同電位の電極パッ
ドが離れていても、再配線により容易に接続することが
できる。

【００１５】請求項２記載の発明は、請求項１記載の半
導体装置であって、前記第２の半導体素子は前記第１の
半導体素子の前記電極パッドを露出させるための切り欠
きを有し、該切り欠きの端面が前記第２の半導体素子の
外形を規定する端面の一部であることを特徴とするもの
である。

【００１６】請求項２記載の発明によれば、切り欠きを
介して下側の半導体素子の電極パッドを露出することが
でき、切り欠き部の端面に再配線を形成することで再配
線を容易に形成することができる。

【００１７】請求項３記載の発明は、請求項１又は２記
載の半導体装置の製造方法であって、前記第２の半導体
素子が形成された基板の厚みを３０μｍ以下となるまで
研削し、前記第２の半導体素子の外形をレーザを用いて
切断し、前記第１の半導体素子の前記電極パッドが露出
するように前記第２の半導体素子を前記第１の半導体素
子上に積層し、前記第１の半導体素子の前記電極パッド
と前記第２の半導体素子の前記電極パッドとの間に前記
再配線を形成する各工程を有することを特徴とするもの
である。

【００１８】請求項３記載の発明によれば、半導体素子
の厚みが３０μｍ以下と非常に薄いため、上下の半導体
素子の回路形成面の距離（段差）が減少する。これによ
り、段差の影響をほとんど受けることなく二次元平面上
と同様に再配線を形成することができる。また、半導体
素子の外形をレーザ加工で切断することにより、切断と
同時に絶縁膜（酸化膜）を形成することができる。

【００１９】請求項４記載の発明は、請求項１又は２記
載の半導体装置の製造方法であって、前記第２の半導体
素子が形成された基板の厚みを３０μｍ以下となるまで
研削し、前記第２の半導体素子の外形を金型を用いて切
断し、前記第２の半導体素子の端面に絶縁膜を形成し、
前記第１の半導体素子の前記電極パッドが露出するよう
に前記第２の半導体素子を前記第１の半導体素子上に積
層し、前記第１の半導体素子の前記電極パッドと前記第
２の半導体素子の前記電極パッドとの間に前記再配線を
形成する各工程を有することを特徴とするものである。

【００２０】請求項４記載の発明によれば、半導体素子
の厚みが３０μｍ以下と非常に薄いため、上下の半導体
素子の回路形成面の距離（段差）が減少する。これによ
り、段差の影響をほとんど受けることなく二次元平面上
と同様に再配線を形成することができる。また、複数の
半導体素子の外形を金型により一括して切断することに
より、効率のよい切断が達成できる。

【００２１】請求項５記載の発明は、複数の半導体素子
を積層して搭載した半導体装置であって、電極パッドが
回路形成面に形成された第１の半導体素子と、前記第１
の半導体素子の電極パッドと同電位の電極パッドが回路
形成面に形成され、前記第１の半導体素子上に回路形成
面を上にして積層された第２の半導体素子とを有し、前
記第２の半導体素子は、前記電極パッドに接続された貫
通穴を有し、前記第２の半導体素子の前記電極パッドと
前記第１の半導体素子の前記電極パッドとは、前記貫通
穴内に設けられた導電材と、前記第１の半導体素子の回
路形成面に形成された再配線と前記第２の半導体素子の
回路形成面とは反対側の裏面に形成された再配線との少
なくとも一方とにより電気的に接続されたことを特徴と
するものである。

【００２２】請求項５記載の発明によれば、貫通穴と再
配線とを組合わせることにより、上下の半導体素子の同
電位の電極パッドが離れていても電気的に接続すること
ができる。また、再配線を半導体素子の両面に形成する
ことにより、一層効率的に再配線を形成するスペースを
確保することができる。

【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。

【００２３】まず、本発明の第１実施例による半導体装
置について説明する。図４は本発明の第１実施例による
半導体装置の積層構造を示す斜視図である。図４に示す
半導体装置は、異なる種類の複数の半導体素子が１パッ
ケージ内に積層して搭載されたチップ・オン・チップ構
造のＭＣＰ（Multi Chip Package）型半導体装置であ
る。

【００２４】図４において、３つの半導体素子１１，１
２，１３は、積層された状態でパッケージ基板１４に搭
載されている。半導体素子１１，１２，１３の各々は、
その厚みが例えば３０μｍ以下というように非常に薄く
加工される。

【００２５】薄型化した半導体素子１１，１２，１３の
各々は、表面に形成されたパッドの形状、位置に合わせ
た外形となるよにウェハから切り出される。半導体素子
１１，１２，１３の各々に形成された電極パッドは、異
なる配列で形成されており、上下の半導体素子で対応す
る同電位の電極パッドは、異なる位置に配置されてい
る。ここで、同電位の電極パッドとは、同じ電気信号が
入力されるか、あるいは同じ電気信号を出力する電極パ
ッドであり、互いに電気的に接続される電極パッドを意
味する。

【００２６】すなわち、図４において、半導体素子１１
の電極パッド１１ａと、半導体素子１２の電極パッド１
２ａと、半導体素子１３の電極パッド１３ａとが、同電
位の電極パッドであり、パッケージ基板１４の同じ一つ
の電極パッド１４ａに対して電気的に接続される。

【００２７】本実施例では、半導体素子の表面に形成さ
れる再配線により、半導体素子１１，１２，１３の電極
パッド１１ａ，１２ａ，１３ａとパッケージ基板１４の
電極パッド１４ａとが互いに電気的に接続される。ここ
で、半導体素子の表面とは、半導体素子の電極パッドが
形成された面（回路形成面）と半導体素子の側面（端
面）とを含むものである。

【００２８】図４に示す例では、半導体素子１１，１
２，１３をパッケージ基板１４上に積層して搭載した状
態で、再配線１５により半導体素子１１，１２，１３の
電極パッド１１ａ，１２ａ，１３ａとパッケージ基板１
４の電極パッド１４ａとを電気的に接続している。すな
わち、再配線１５は、半導体素子１１，１２，１３をパ
ッケージ基板１４上に積層して搭載した後に形成され
る。したがって、電極パッド１１ａ，１２ａ，１３ａ
は、半導体素子１１，１２，１３が積層された状態で露
出していなければならない。

【００２９】このため、図４に示すように、半導体素子
１２に切り欠き１２ｂが設けられる。切り欠き１２ｂ
は、半導体素子１２の下に位置する半導体素子１１の電
極パッド１１ａに対応した位置及び形状に形成されてお
り、切り欠き１２ｂを介して電極パッド１１ａが露出す
る。また、半導体素子１３に切り欠き１３ｂが設けられ
る。切り欠き１３ｂは、半導体素子１２の下に位置する
半導体素子１１の電極パッド１１ａと半導体素子１３の
下に位置する半導体素子１２の電極パッド１２ａとに対
応した位置及び形状に形成される。このように、切り欠
き１２ｂ及び１３ｂにより図中点線で示す部分に切り欠
き部が形成され、この切り欠き部を介して電極パッド１
１ａ、１２ａが露出する。

【００３０】したがって、最上位置の半導体素子１３の
電極パッド１３ａと、半導体素子１２の電極１２ａと、
半導体素子１１の電極１１ａと、パッケージ基板１４の
電極パッド１４ａとが、同時に露出した状態となる。こ
の状態で、再配線形成工程が行なわれ、形成された再配
線１５により、電極パッド１１ａ，１２ａ，１３ａ，１
４ａが電気的に接続される。

【００３１】ここで、上述のように、半導体素子１１，
１２，１３の各々は、その厚みが３０μｍ以下と非常に
薄いため、スパッタ等による再配線形成工程により再配
線１５を形成することができる。すなわち、半導体素子
の厚みが非常に小さいため、電極パッドが形成された面
に対して垂直な面である半導体素子の側面（端面）に対
して、スパッタにより銅などの導電材を十分に堆積させ
ることができる。

【００３２】すなわち、同電位の電極パッド間を接続す
る再配線１５は、半導体素子の厚さ分の段差を超える
が、この厚さが３０μｍ以下と非常に薄い為、段差の影
響をほとんど受けることなく十分な信頼性を持って接続
することができる。その結果、半導体素子間の接続経路
は、貫通穴を用いる場合と同レベルの短さとなり、材料
の抵抗率が低いことから回路の高速動作も実現できる。
また半導体素子を薄型化することで、半導体装置そのも
のも薄型化されるという効果もある。

【００３３】なお、半導体素子１１，１２，１３の各々
は、ダイボンディング材１６を介して下側の半導体素子
又はパッケージ基板１４に対して固定される。また、図
４に示す例では、一つの電極パッド１４ａに対する再配
線１５を示しているが、半導体装置全体としては、この
ような構成による再配線が多数設けられる。

【００３４】上述のように再配線を形成して各半導体素
子１１，１２，１３と、パッケージ基板１４とを電気的
に接続した後、半導体素子１１，１２，１３とパッケー
ジ基板１４とは封止樹脂等により封止され、パッケージ
基板の裏側に外部電極が形成されて半導体装置が完成す
る。

【００３５】なお、ここで言う再配線とは、ウェハプロ
セスが終了した後の後工程において形成する配線のこと
を指す。ウェハプロセスで形成されたパッドは当然であ
るが移動することができず、ＭＣＰ化する組み合わせに
よっては搭載ができない場合がある。すなわち、電極パ
ッドが積層する半導体素子の下に隠れてしまい、配線す
ることができない場合がある。このような電極パッドに
再配線を接続し、適切な位置まで配線しなおすことによ
って、設計の自由度を上げることができる。

【００３６】再配線は、通常、スパッタにより形成され
る。図５は、本実施例による半導体装置に適用可能なス
パッタ処理工程を説明するための図である。図５におい
て、まず、（ａ）に示す集積回路形成後の半導体素子に
対して、（ｂ）に示すようにポリイミド樹脂等により絶
縁膜を形成する。その後、（ｃ）に示すように再配線を
形成するための下地となる下地金属膜をパッシベーショ
ン膜及び電極パッド上に形成する。下地金属膜は、一般
的にクロム及び銅をスパッタすることにより形成する。

【００３７】そして、（ｄ）に示すように再配線用レジ
スト膜を下地金属膜上に形成して必要な配線層の形状に
パターン化し、（ｅ）に示すようにパターン化により露
出した下地金属膜上にメッキ等により再配線となる導電
層を形成する。一般的に、導電層は銅メッキにより形成
する。そして、（ｆ）に示すように導電層の上に表面メ
ッキ（例えば、ニッケルメッキ＋金メッキ）を施した
後、（ｄ）において形成したレジストを除去する。最後
に、（ｈ）に示すように配線層が形成された部分以外の
下地金属膜をエッチング等により除去して再配線形成処
理が終了する。

【００３８】図６は、本実施例による半導体装置の他の
例の構成を示す斜視図である。図６に示す例では、半導
体素子１１の電極パッド１１ａに対して、半導体素子１
２の電極パッド１２ａが離れた位置にある。したがっ
て、図４に示すようにな切り欠き部の構成では、切り欠
き部が大きくなりすぎて、電極パッドを配置する領域が
大きく減少してしまう。

【００３９】そこで、図６に示す例では、再配線の形成
を３回に分けて行って最配線１７，１８，１９を形成す
ることにより、半導体素子１２に大きな切り欠きを形成
することなく、半導体装置１１、１２，１３の電極パッ
ド１１，１２，１３とパケージ基板１４の電極パッド１
４ａとを電気的に接続する。

【００４０】図７は、図６に示す半導体装置の再配線１
７，１８，１９を形成する工程を説明する図である。ま
ず、（ａ）に示すように、半導体装置１１をパッケージ
基板１４に搭載した状態で、再配線１７を形成し、半導
体素子１１の電極１１ａとパッケージ基板１４の電極パ
ッド１４ａとを電気的に接続する。

【００４１】次に、（ｂ）に示すように半導体素子１２
を半導体素子１１に積層して搭載し、この状態で（すな
わち、半導体素子１３を積層する前に）、（ｃ）に示す
ように再配線１８を形成して半導体素子１１の電極パッ
ド１１ａと半導体素子１２の電極パッド１２ａとを電気
的に接続する。半導体素子１２には、図４に示す例と同
様に切り欠き１２ｂが設けられており、切り欠き１２ｂ
を介して電極パッド１１ａが露出する。また、この例で
は、半導体素子１２の電極パッド１２ａは半導体素子１
１の電極１１ａから離れた位置にあり、再配線１８は半
導体素子１２の回路形成面上で空いたスペースを利用し
て設けられる。

【００４２】次に、半導体素子１３を半導体素子１２上
に積層した後に、（ｄ）に示すように再配線１９を形成
して電極パッド１３ａと電極パッド１２ａとを電気的に
接続する。これにより、電極パッド１１ａ，１２ａ，１
３ａ及びパッケージ基板１４の電極パッド１４ａは、再
配線１７，１８，１９により電気的に接続される。

【００４３】上述の半導体素子１２，１３に設けられる
切り欠き１２ｂ，１３ｂは、図８及び図９に示すよう
に、レーザ加工により容易に形成することができる。図
８はレーザを用いてウェハから半導体素子を切り出す例
を示す図であり、図９は切り出された半導体素子の拡大
図である。

【００４４】図８に示すように一つの半導体素子には、
複数の切り欠きが設けられるが、レーザの照射位置の移
動を制御することにより、半導体素子の外形形状を任意
に設定することができる。本実施例では、半導体素子が
３０μｍ以下と非常に薄いため、レーザによる切断も非
常に容易である。半導体素子の薄型化は、ある程度厚み
のある状態で、半導体素子を形成した後、半導体素子の
背面を研磨するバックグラインドにより、３０μｍ程度
まで厚みを減少することで達成できる。半導体素子内部
のトランジスタが動作するのに必要な領域は、表面から
１０μｍ程度の深さまであるため、２０0〜３０μｍま
でバックグラインドしても、半導体素子の動作上問題は
ない。

【００４５】図９に示す半導体素子は、レーザ加工後の
半導体素子であるが、レーザ加工は熱による加工である
ため、例えばシリコンウェハ上に半導体素子が形成され
る場合に、レーザ加工による切断面（半導体素子の側面
となる）は熱酸化され、絶縁膜（シリコン酸化膜とな
る。したがって、再配線が半導体素子の側面に形成され
ても、再配線と半導体素子の基材（シリコン）とが短絡
することはない。

【００４６】ただし、レーザ方式による外形加工時の熱
反応では十分な絶縁性を有する酸化膜が形成できない場
合は、レーザ切断加工後に酸化膜形成工程を行うことと
してもよい。酸化膜形成工程では、半導体素子を酸素雰
囲気中で加熱したり、温水洗浄すること等により半導体
素子の切断端面に酸化膜を形成する。また、図９では簡
略化して示していないが、半導体素子の回路表面には表
面保護膜が形成されているため、この熱酸化膜形成工程
による回路へのダメージはない。

【００４７】また、図１０に示すように、レーザ加工に
代えて金型によりウェハを一括して切断することもでき
る。この場合、複数の半導体素子を一括して切り出すこ
とができるので効率的である。ただし、レーザ加工のよ
うに半導体素子の側面（切断面）に熱酸化膜（絶縁膜）
を同時に形成することはできないため、切断後に熱処理
を行い絶縁膜を形成する必要がある。

【００４８】次に、本発明の第１実施例の変形例につい
て図１２を参照しながら説明する。図１１は本発明の第
１実施例の変形例による半導体装置における半導体素子
の積層構造を示す斜視図である。

【００４９】図１１に示す例では、半導体素子１１，１
２，１３は同一種類の半導体素子であり、同電位の電極
は同じ位置にある。そこで、半導体素子１１，１２，１
３を電極パッドが露出するようにずらしながら積層し、
再配線２０により電極パッド１１ａ，１２ａ，１３ａ及
びパッケージ基板１４ａの電極パッドとを電気的に接続
する。ただし、このような積層構造とするには、半導体
素子の電極パッドが設けられる側の辺とは反対側の辺
に、接続するべき電極パッドがないこと（すなわち、パ
ッドが半導体素子の一辺にしか存在しないケース）が条
件である。

【００５０】図１１示す例において、電極パッドが反対
側の辺にもある場合、図１２に示す半導体装置のように
構成することもできる。なお、図１２には、便宜上２個
の半導体素子を積層した状態が示されているが、より多
くの数の半導体素子を積層してもよい。

【００５１】図１１に示すように、半導体素子をずらし
て積層し、再配線により一辺側の電極パッドを接続する
と、反対側の辺に設けられた電極パッドは上の半導体素
子により隠れてしまい、再配線ではすることができな
い。そこで、図１２に示す例では、反対側の辺に設けら
れた電極パッドを貫通穴を介して上下に電気的に接続す
る。

【００５２】すなわち、半導体素子１１の反対側の辺に
形成された電極パッド２１と半導体素子１２の反対側の
辺に形成された電極パッド２２との間に、半導体素子１
２に形成した貫通穴１２ｃを介在させる。貫通穴１２ｃ
の内部にハンダのような導電部材を設けることにより、
電極パッド２１と電極パッド２２とを電気的に接続す
る。同様に、半導体素子１１の反対側の辺に形成された
電極パッド２１とパッケージ基板１４の電極２４ａとの
間に、半導体素子１１に形成した貫通穴１１ｃを介在さ
せ、貫通穴１１ｃの内部にハンダのような導電部材を設
けることにより、電極パッド２１と電極パッド２４とを
電気的に接続する。なお、貫通穴１１ｃ，１２ｃは、半
導体素子１１，１２において回路が形成されていない部
分に設けられる。

【００５３】半導体素子１１，１２は厚みが３０μｍ以
下と薄いため、貫通穴１１ｃ，１２ｃの形成をレーザ加
工又は金型加工により容易に行うことができる。貫通穴
の加工については、後述の第２実施例において詳述す
る。なお、図１２に示す例では、貫通穴１１ｃ，１２ｃ
を整列させて設けているが、後述のように再配線を用い
れば異なる位置に設けてもよい。積層されて再配線２０
及び電極パッド１１ａ，１２ａを介して電気的に接続さ
れた半導体素子１１，１２は、パッケージ基板１４上で
モールドレジン２５により封止される。そして、パッケ
ージ基板１４の裏側に外部接続電極としてハンダボール
２６が形成されて、半導体装置が完成する。

【００５４】次に、本発明の第２実施例について説明す
る。図１３は本発明の第２実施例による半導体装置の断
面図である。図１３に示す例では、半導体素子に切り欠
きを設けず、貫通穴を介して上下の半導体素子の電極パ
ッドを接続する。なお、図１３において、図１２に示す
構成部品と同等な部品には同じ符号を付す。

【００５５】図１３に示す半導体装置は、図１２に示す
半導体装置において、再配線２０により接続していた電
極パッド１１ａ，１２ａ，１４ａを、貫通穴１１，１２
及び半導体素子１１の回路形成面に形成された再配線２
７により接続したものである。すなわち、図１３に示す
例では半導体素子１２が半導体素子１１より大きく、図
４に示すような切り欠きだけでは、半導体素子１１の電
極パッド１１ａと半導体素子１２の電極パッド１２ａと
を効率的に接続できない。これを解決するため、貫通穴
１１ｄ，１２ｄと再配線２７とを組合わせて電極パッド
１１ａ，１２ａを接続する。

【００５６】図１４は、図１３に示す半導体装置におい
て、半導体素子の回路形成面とは反対側の背面にも再配
線を形成して、より効率的に電極パッドの接続を行った
例を示す。図１３に示す例では、再配線を半導体素子の
回路形成面（上面）に形成しているが、それだけではう
まく接続できない場合考えられる。そのような場合に
は、半導体素子の背面（下面）にも再配線（下側再配線
２８，２９）を形成する。すなわち、上面の再配線（上
側再配線２７，３０）及び背面の再配線（下側再配線２
８，２９）を用いて接続を行う。

【００５７】また、本実施例では、半導体素子単体ある
いはウェハ状態において再配線を形成する。また、貫通
穴も半導体素子単体あるいはウェハ状態において形成す
る。したがって、半導体素子を積層する際に再配線の形
成を行う必要はなく、半導体積層時の工程を簡略化する
ことができる。

【００５８】図１５は、貫通穴の形成法の一例について
の説明図である。通常、トランジスタ回路を焼き付ける
ウェハプロセスにおいては、搬送時のウェハ割れを防止
するために、２ｍｍ程度の厚さのウェハにて処理を行
う。ウェハプロセスが終了した時点で、バックグライン
ドと呼ばれる工程にてウェハの裏面を研削することによ
りウェハの厚みを減少する。品種にもよるが、通常１５
０〜４００μｍ程度まで研削し、パッケージ化する後工
程に入る。しかし本発明においては、このバックグライ
ンド工程にて３０μｍ以下までウェハの厚みを減少す
る。半導体素子内部のトランジスタが動作するのに必要
な領域は、表面から１０μｍ程度であるため、２０〜３
０μｍの厚みまでまでバックグラインドしても、半導体
素子の動作上問題はない。

【００５９】本実施例では、このように半導体素子を極
薄化し、半導体素子のパッド面積内（６０μｍ角程度）
に貫通穴（φ２０〜３０μｍ程度）を形成する。半導体
素子は非常に薄い為、レーザ加工により容易に貫通穴を
形成することができる。なお、レーザはウェハの裏面か
ら照射する。すなわち、ウェハ表面からレーザ照射を行
うと、貫通穴形成時にシリコンくずが発生し、回路形成
面に付着して半導体素子の信頼性を損ねるからである。
回路形成面には保護膜が形成されているが、パッド周辺
部は保護されていないため、動作に問題が生じる可能性
が高くなる。このとき、図１５に示すように、ウェハ表
面を下にして、格子状の支持台を使ってウェハ下に空間
を作ることで、シリコンくずが回路表面に付着せずにそ
のまま下へ落ちることになる。

【００６０】支持台とウェハとの接点は、図１６に示す
ように、ウェハの回路が形成されていない部分（例え
ば、半導体素子間のスクライブラインやウェハ周辺部な
ど）となるように支持台を構成する。これにより、支持
台とウェハとの接触による半導体素子の不具合は発生し
ない。ウェハの裏面には、何もマーキングが施されてい
ないが、ウェハ厚が非常に薄いため、表面のパターンが
透けて見える。したがって、表面パターン裏面側から認
識することで、裏面からでも正確なレーザ加工位置合わ
せを行うことができる。

【００６１】また、半導体素子の切り出しと同様に、レ
ーザによる貫通穴加工時の熱により熱酸化反応が生じ、
図１７に示すように貫通穴３０の内側に酸化膜である絶
縁膜３１が形成される。この絶縁膜３１は電極パッド３
２と半導体素子の基材（バルクシリコン）との間の短絡
を防止する役目を果たす。

【００６２】また、貫通穴を金型によるパンチングによ
り形成することもできる。図１８は金型によりウェハに
貫通穴を形成する方法の説明図である。図１８では、ウ
ェハ全体の貫通穴を一括で打ち抜く構成を示している
が、貫通穴の数によっては、ウェハの一部分の貫通穴の
みを加工する金型サイズにし、金型を移動させてウェハ
全体に貫通穴を形成してもよい。

【００６３】図１５に示すレーザ方式と比較して、金型
による穴あけのほうが生産性に富んでおり大量品種の場
合は有利である。ただし、金型による穴あけ方式では貫
通穴内部に絶縁膜が形成されないため、パッド部とバル
クシリコンとがショートしてしまうおそれがある。そこ
で貫通穴を形成した後、貫通穴内部に絶縁膜（酸化膜）
を形成する必要がある。絶縁膜はウェハ全体を酸素雰囲
気中で加熱したり、温水洗浄すること等により形成す
る。なお、図１５で説明したレーザ方式において、貫通
穴形成時の熱反応では十分な絶縁性を有する酸化膜が形
成できない場合は、レーザ方式による穴あけ後にこの酸
化膜形成工程を行ってもよい。図では省略されている
が、半導体素子の回路形成面には表面保護膜が形成され
ているため、この熱酸化膜形成工程による回路へのダメ
ージはない。

【００６４】図１９は、本発明において形成される貫通
穴と電極パッドとの位置関係を説明するための図であ
る。上述の実施例では図１９（ａ）に示すように、半導
体素子の電極パッド３２の中央に貫通穴３０が配置され
ているが、貫通穴３０の全部分が電極パッド３２内に収
まっている必要はない。すなわち、貫通穴３０は、図１
９（ｂ）、（ｃ）、（ｄ）に示すように、電極パッド３
０につながる配線が引き出されている方向にはみ出さ
ず、且つ電極パッド３０に接触していればよい。

【００６５】図２０は、貫通穴の他の例について説明す
る図である。図１９では、貫通穴３０は電極パッドに接
触するように配置してあるが、図２０に示すように電極
パッド３２接触しないように隣接部に貫通穴３０を配置
してもよい。細長い形状のハンダバンプ３３等を用い
て、貫通穴３０と電極パッド３２との電気的接続を行
う。

【００６６】上述のように、本発明の実施例では、複数
の半導体素子を1パッケージ内に混載するチップ・オン
・チップ構造のＭＣＰ型半導体装置において、半導体素
子を３０μｍ厚以下まで薄型化する。このように半導体
素子を極薄化し、半導体素子を積層したときに半導体素
子のパッド部が露出するように半導体素子の外形を加工
する（切り欠きを入れる）。その後、パッド部が露出す
るように半導体素子を積層し、パッド間を再配線により
直接接続する。この再配線は、階段状になった切り欠き
部にそって形成されるが、半導体素子厚が３０μｍ厚と
極めて薄いため、この段差の影響をほとんど受けること
なく二次元平面上と同様に容易に形成することができ
る。このように再配線を用いることで、同電位パッドが
大きく離れている異種チップ間の組み合わせでも１パッ
ケージ化が可能となり、パッケージラインアップを大幅
に増やすことができる。さらに、半導体素子間の接続が
金ワイヤと比較して極めて短くなること、材料の抵抗率
が低いこと（再配線は通常銅で形成。抵抗率は、金 ＞
銅）から、回路の高速動作を実現できる。また半導体素
子を薄型化することで、半導体装置そのものの薄型化に
も貢献できる。

【００６７】以上の如く、本明細書は以下の発明を開示
する。

【００６８】（付記１）複数の半導体素子を積層して搭
載した半導体装置であって、電極パッドが回路形成面に
形成された第１の半導体素子と、前記第１の半導体素子
の電極パッドと同電位の電極パッドが回路形成面に形成
され、前記第１の半導体素子上に回路形成面を上にして
積層された第２の半導体素子とを有し、前記第１の半導
体素子の電極パッドは、前記第２の半導体素子の外形よ
り外側に位置して露出しており、前記第１の半導体素子
の前記露出した電極パッドと前記第２の半導体素子の前
記同電位の電極パッドとを電気的に接続する再配線が形
成され、該再配線は前記第２の半導体素子の外形を規定
する端面に形成された部分を含むことを特徴とする半導
体装置。

【００６９】（付記２）付記１記載の半導体装置であっ
て、前記第２の半導体素子は前記第１の半導体素子の前
記電極パッドを露出させるための切り欠きを有し、該切
り欠きの端面が前記第２の半導体素子の外形を規定する
端面の一部であることを特徴とする半導体装置。

【００７０】（付記３）付記１記載の半導体装置であっ
て、前記第２の半導体素子は、前記第１の半導体素子の
電極パッドが露出するように前記第１の半導体素子の端
面位置から所定距離異なる位置に端面が配置されるよう
に積層されたことを特徴とする半導体装置。

【００７１】（付記４）付記１乃至３のうちいずれか一
項記載の半導体装置であって、前記第２の半導体素子の
前記端面は、絶縁膜により覆われていることを特徴とす
る半導体装置。

【００７２】（付記５）付記１乃至４のうちいずれか一
項記載の半導体装置であって、前記第１及び第２の半導
体素子の厚みは、３０μｍ以下であることを特徴とする
半導体装置。

【００７３】（付記６）付記１乃至５のうちいずれか一
項記載の半導体装置の製造方法であって、前記第２の半
導体素子が形成された基板の厚みを３０μｍ以下となる
まで研削し、前記第２の半導体素子の外形をレーザを用
いて切断し、前記第１の半導体素子の前記電極パッドが
露出するように前記第２の半導体素子を前記第１の半導
体素子上に積層し、前記第１の半導体素子の前記電極パ
ッドと前記第２の半導体素子の前記電極パッドとの間に
前記再配線を形成する各工程を有することを特徴とする
半導体装置の製造方法。

【００７４】（付記７）付記１乃至５のうちいずれか一
項記載の半導体装置の製造方法であって、前記第２の半
導体素子が形成された基板の厚みを３０μｍ以下となる
まで研削し、前記第２の半導体素子の外形を金型を用い
て切断し、前記第２の半導体素子の端面に絶縁膜を形成
し、前記第１の半導体素子の前記電極パッドが露出する
ように前記第２の半導体素子を前記第１の半導体素子上
に積層し、前記第１の半導体素子の前記電極パッドと前
記第２の半導体素子の前記電極パッドとの間に前記再配
線を形成する各工程を有することを特徴とする半導体装
置の製造方法。

【００７５】（付記８）付記６又は７記載の半導体装置
の製造方法であって、前記再配線を形成する工程は、導
電材をスパッタにより前記第２の半導体装置の前記端面
上にスパッタにより導電材を堆積させる工程を含むこと
を特徴とする半導体装置の製造方法。

【００７６】（付記９）複数の半導体素子を積層して搭
載した半導体装置であって、電極パッドが回路形成面に
形成された第１の半導体素子と、前記第１の半導体素子
の電極パッドと同電位の電極パッドが回路形成面に形成
され、前記第１の半導体素子上に回路形成面を上にして
積層された第２の半導体素子とを有し、前記第２の半導
体素子は、前記電極パッドに接続された貫通穴を有し、
前記第２の半導体素子の前記電極パッドと前記第１の半
導体素子の前記電極パッドとは、前記貫通穴内に設けら
れた導電材と、前記第１の半導体素子の回路形成面に形
成された再配線と前記第２の半導体素子の回路形成面と
は反対側の裏面に形成された再配線との少なくとも一方
とにより電気的に接続されたことを特徴とする半導体素
子。

【００７７】（付記１０）付記９記載の半導体装置の製
造方法であって、前記第２の半導体素子が形成された基
板の厚みを３０μｍ以下となるまで研削し、前記第２の
半導体素子にレーザを用いて前記貫通穴を形成し、前記
第２の半導体素子を前記基板から切り出し、前記第１及
び第２の半導体素子の少なくとも一方に再配線を形成
し、前記第１の半導体素子の電極パッドと前記第２の半
導体素子の電極パッドとが前記貫通穴に設けられた導電
材と前記再配線とにより電気的に接続されるように、前
記第２の半導体素子を前記第１の半導体素子上に積層す
る各工程を有することを特徴とする半導体装置の製造方
法。

【発明の効果】上述の如く本発明によれば、次に述べる
種々の効果を実現することができる。

【００７８】請求項１記載の発明によれば、上側の半導
体素子の端面に沿って形成された再配線により上下の半
導体素子の電極パッドを接続するため、積層された半導
体素子の同電位の電極パッド同士を貫通穴を用いること
なく、容易に接続することができる。また、再配線は半
導体素子の表面上において任意のパターンに形成するこ
とができるため、上下の半導体素子の同電位の電極パッ
ドが離れていても、再配線により容易に接続することが
できる。

【００７９】請求項２記載の発明によれば、切り欠きを
介して下側の半導体素子の電極パッドを露出することが
でき、切り欠き部の端面に再配線を形成することで再配
線を容易に形成することができる。

【００８０】請求項３記載の発明によれば、半導体素子
の厚みが３０μｍ以下と非常に薄いため、上下の半導体
素子の回路形成面の距離（段差）が減少する。これによ
り、段差の影響をほとんど受けることなく二次元平面上
と同様に再配線を形成することができる。また、半導体
素子の外形をレーザ加工で切断することにより、切断と
同時に絶縁膜（酸化膜）を形成することができる。

【００８１】請求項４記載の発明によれば、半導体素子
の厚みが３０μｍ以下と非常に薄いため、上下の半導体
素子の回路形成面の距離（段差）が減少する。これによ
り、段差の影響をほとんど受けることなく二次元平面上
と同様に再配線を形成することができる。また、複数の
半導体素子の外形を金型により一括して切断することに
より、効率のよい切断が達成できる。

【００８２】請求項５記載の発明によれば、貫通穴と再
配線とを組合わせることにより、上下の半導体素子の同
電位の電極パッドが離れていても電気的に接続すること
ができる。また、再配線を半導体素子の両面に形成する
ことにより、一層効率的に再配線を形成するスペースを
確保することができる。

【図面の簡単な説明】

【図１】従来の半導体装置における半導体素子の積層構
造を示す断面図である。

【図２】従来の半導体装置における半導体素子の積層構
造を示す断面図である。

【図３】図１に示す積層構造において、貫通穴の径を変
化させた例を示す部分断面図である。

【図４】本発明の第１実施例による半導体装置の積層構
造を示す斜視図である。

【図５】スパッタ処理工程を説明するための図である。

【図６】本実施例による半導体装置の他の例の構成を示
す斜視図である。

【図７】図６に示す半導体装置の再配線を形成する工程
を説明する図である。

【図８】レーザを用いてウェハから半導体素子を切り出
す例を示す図である。

【図９】レーザ加工により切り出された半導体素子の拡
大斜視図である。

【図１０】金型を用いてウェハから半導体素子を切り出
す例を示す図である。

【図１１】本発明の第１実施例の変形例による半導体素
子の積層構造を示す斜視図である。

【図１２】図１１に示す積層構造をさらに変形した積層
構造を有する導体装置の断面図である。

【図１３】本発明の第２実施例による半導体装置の断面
図である。

【図１４】半導体素子の両面に再配線を形成した半導体
素子を積層して形成した半導体装置の断面図である。

【図１５】レーザ方式による穴あけ加工を説明するため
の図である。

【図１６】レーザ穴あけ加工に用いられるウェハ支持台
の平面図である。

【図１７】レーザ加工による貫通穴が設けられた半導体
装置の拡大断面図である。

【図１８】金型方式による穴あけ加工を説明するための
図である。

【図１９】貫通穴と電極パッドとの位置関係を示す平面
図である。

【図２０】貫通穴が電極パッドに接触していない例を示
す図である。

【符号の説明】

１１，１２，１３ 半導体素子 １１，１２，１３，１４，２１，２２，２４，３２ 電
極パッド １１ｄ、１２ｄ，１２ｃ，１３ｃ，３０ 貫通穴 １４ パッケージ基板 １２ｂ、１３ｂ 切り欠き １５，１７，１８，１９，２０ 再配線 １６ ダイボンディング材 ２５ モールドレジン ２６ ハンダボール ２７，３０ 上側再配線 ２８，２９ 下側再配線

フロントページの続き (72)発明者 平岡 哲也 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 高島 晃 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 鈴木 孝章 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 松崎 康郎 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 平岩 克朗 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数の半導体素子を積層して搭載した半
   導体装置であって、 電極パッドが回路形成面に形成された第１の半導体素子
   と、 前記第１の半導体素子の電極パッドと同電位の電極パッ
   ドが回路形成面に形成され、前記第１の半導体素子上に
   回路形成面を上にして積層された第２の半導体素子とを
   有し、 前記第１の半導体素子の電極パッドは、前記第２の半導
   体素子の外形より外側に位置して露出しており、 前記第１の半導体素子の前記露出した電極パッドと前記
   第２の半導体素子の前記同電位の電極パッドとを電気的
   に接続する再配線が形成され、 該再配線は前記第２の半導体素子の外形を規定する端面
   に形成された部分を含むことを特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置であって、 前記第２の半導体素子は前記第１の半導体素子の前記電
   極パッドを露出させるための切り欠きを有し、該切り欠
   きの端面が前記第２の半導体素子の外形を規定する端面
   の一部であることを特徴とする半導体装置。
3. 【請求項３】 請求項１又は２記載の半導体装置の製造
   方法であって、 前記第２の半導体素子が形成された基板の厚みを３０μ
   ｍ以下となるまで研削し、 前記第２の半導体素子の外形をレーザを用いて切断し、 前記第１の半導体素子の前記電極パッドが露出するよう
   に前記第２の半導体素子を前記第１の半導体素子上に積
   層し、 前記第１の半導体素子の前記電極パッドと前記第２の半
   導体素子の前記電極パッドとの間に前記再配線を形成す
   る各工程を有することを特徴とする半導体装置の製造方
   法。
4. 【請求項４】 請求項１又は２記載の半導体装置の製造
   方法であって、 前記第２の半導体素子が形成された基板の厚みを３０μ
   ｍ以下となるまで研削し、 前記第２の半導体素子の外形を金型を用いて切断し、 前記第２の半導体素子の端面に絶縁膜を形成し、 前記第１の半導体素子の前記電極パッドが露出するよう
   に前記第２の半導体素子を前記第１の半導体素子上に積
   層し、 前記第１の半導体素子の前記電極パッドと前記第２の半
   導体素子の前記電極パッドとの間に前記再配線を形成す
   る各工程を有することを特徴とする半導体装置の製造方
   法。
5. 【請求項５】 複数の半導体素子を積層して搭載した半
   導体装置であって、 電極パッドが回路形成面に形成された第１の半導体素子
   と、 前記第１の半導体素子の電極パッドと同電位の電極パッ
   ドが回路形成面に形成され、前記第１の半導体素子上に
   回路形成面を上にして積層された第２の半導体素子とを
   有し、 前記第２の半導体素子は、前記電極パッドに接続された
   貫通穴を有し、 前記第２の半導体素子の前記電極パッドと前記第１の半
   導体素子の前記電極パッドとは、前記貫通穴内に設けら
   れた導電材と、前記第１の半導体素子の回路形成面に形
   成された再配線と前記第２の半導体素子の回路形成面と
   は反対側の裏面に形成された再配線との少なくとも一方
   とにより電気的に接続されたことを特徴とする半導体素
   子。