JP2008235295A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】本発明に係る半導体装置は、積層された複数の半導体チップと;前記半導体チップ間に充填された絶縁性樹脂部とを備える。そして、前記複数の半導体チップの各々は、少なくとも絶縁性樹脂を注入する側辺に内側に向かって凹んだ複数の切欠きを有することを特徴とする。
【選択図】図11
Description
104 絶縁性樹脂
107 インターポーザ
211,311 貫通孔
211a,311a 切欠き
221,335 半導体チップ
331 貫通孔
Claims (11)
- 積層された複数の半導体チップと;前記半導体チップ間に充填された絶縁性樹脂部とを備え、
前記複数の半導体チップの各々は、少なくとも絶縁性樹脂を注入する側辺に、内側に向かって凹んだ複数の切欠きを有することを特徴とする半導体装置。 - 前記複数の半導体チップの各々は、前記絶縁性樹脂の充填時に当該樹脂が通る複数の貫通孔を内部に有することを特徴とする請求項1に記載の半導体装置。
- 前記貫通孔の内径は、10〜20μmであることを特徴とする請求項2に記載の半導体装置。
- 前記切欠きの開口幅は、毛細管現象により前記絶縁性樹脂が前記半導体チップ間に導かれるような大きさに設定されていることを特徴とする請求項1,2又は3に記載の半導体装置。
- 前記切欠きの開口幅は、前記積層された複数の半導体チップの上下チップ間隔と概ね等しく設定されていることを特徴とする請求項4に記載の半導体装置。
- 前記切欠きは、矩形の前記半導体チップの一辺又は二辺に形成されることを特徴とする請求項1,2,3,4又は5に記載の半導体装置。
- 複数の半導体チップをインターポーザ上に積層し、当該半導体チップ間に絶縁性樹脂を充填してなる半導体装置の製造方法において、
前記各半導体チップの製造工程において、半導体基板上のダイシングラインに沿って複数の第1貫通孔を形成し、ダイシングにより前記半導体チップの側辺に複数の切欠きを形成し、
前記半導体チップを前記インターポーザ上に積層した後、前記複数の切欠きが形成された方向から前記絶縁性樹脂を注入することを特徴とする半導体装置の製造方法。 - 前記第1貫通孔を形成する際に、同時に複数の第2貫通孔を前記半導体チップ中に形成し、前記絶縁性樹脂の充填時に当該樹脂が前記第2貫通孔通って前記半導体チップ間に充填されることを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記第2貫通孔の内径は、10〜20μmであることを特徴とする請求項8に記載の半導体装置の製造方法。
- 前記切欠きの開口幅は、毛細管現象により前記絶縁性樹脂が前記半導体チップ間に導かれるような大きさに設定されていることを特徴とする請求項7,8又は9に記載の半導体装置の製造方法。
- 前記切欠きの開口幅は、前記積層された複数の半導体チップの上下チップ間隔と概ね等しく設定されていることを特徴とする請求項10に記載の半導体装置。
Priority Applications (1)
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000286380A (ja) * | 1999-03-30 | 2000-10-13 | Nec Corp | 半導体の実装構造および製造方法 |
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