JP2012138628A - 配線基板及び半導体装置 - Google Patents

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Abstract

【課題】 配線基板及び半導体装置に関し、配線基板に加わる応力によるフィルドスタックビアのビア破断を防止する。
【解決手段】 導体層と、前記導体層の表面に形成される第１の凸部と、前記導体層上に形成される第１の絶縁層と、前記第１の絶縁層に形成され、前記第１の凸部を露出させる第１の開口部と、前記第１の開口部内に配置され、前記第１の凸部が底部に埋め込まれる第１のフィルドビアと、前記第１の絶縁膜及び前記第１のフィルドビア上に形成される第２の絶縁層と、前記第２の絶縁層に形成される第２の開口部と、前記第２の開口部内に配置され、前記第１のフィルドビアに接続される第２のフィルドビアとを備える。
【選択図】 図１

Description

本発明は配線基板及び半導体装置に関するものであり、特に、多層ビルドアップ基板の配線基板に設けるフィルドスタックビアの接合強度を高めるための構成及びその配線基板を用いた半導体装置に関するものである。
従来より、半導体素子の実装構造としてはフリップチップパッケージが知られているので、図１８及び図１９を参照して説明する。図１８は、従来のフリップチップパッケージの構成説明図であり、図１８（ａ）は概略的平面図であり、図１８（ｂ）は平面図におけるＡ−Ａ′を結ぶ一点鎖線に沿った概略的断面図である。従来のフリップチップパッケージは、半導体素子２０１と、半導体素子２０１の表面電極（図示は省略）上に半田等で形成されたバンプ２０２、表面に配線が施され、半導体素子２０１のバンプ２０２と対になる部位に電極開口部が設けられ、開口部以外の箇所はソルダーレジスト２１５で被覆された多層ビルドアップ基板２１０と、半導体素子２０１を保護するために、半導体素子２０１と多層ビルドアップ基板２１０の間隙に充填されるアンダーフィル樹脂２０３と、フリップチップパッケージをマザーボードに実装する際、接続端子となる半田ボール２１６から構成される。なお、符号２０４は、ポリイミド樹脂コート層である。
図１９は、フィルドスタックビア構造を表す拡大図であり、多層ビルドアップ基板２１０としては６層〜８層のビルドアップ多層基板が一般的に用いられている。このビルドアップ多層基板２１０は、貫通スルーホール２１２を有するとともに表裏に配線が予めなされたコア基板２１１上に、ビルドアップ樹脂２１３を積層し、レーザ等でビルドアップ樹脂２１３に穿孔した後、Ｃｕメッキで各層間をフィルドビアで接続している。
従来、各層に設けるフィルドビアは、図１９に示すように、積層したフィルドビア同士の位置をオフセットした、スパイラルビア２１７で接続していた。しかし、近年の半導体の高集積化、高密度化に伴い、基板の配線密度が上がった結果、スパイラルビアでは配線引き回しが困難な状況にあり、より配線密度が高くできる、各層間のビアを直線上に接続するフィルドスタックビア２１８が主流になってきている。
従来のフィルドスタックビアを使用した多層ビルドアップ基板では、半導体素子と基板の熱膨張係数差による応力によりフィルドスタックビアの底部に応力が集中する。特に、全層フィルドスタックビアの場合は、基板コア層との接続部に応力が集中し、温度サイクル等でビア接合部が破断する問題が発生しているので、この事情を図２０を参照して説明する。
図２０（ａ）に示すように、半導体素子と基板の熱膨張係数差により応力が印加された場合には、全層フィルドスタックビアは全体が一個の剛体として作用するために、テコの原理で、作用点となるコア基板２１１と接する最下層のフィルドスタックビア２１８に応力が集中するため、図２０（ｂ）に示すように、最下層のフィルドスタックビア２１８でビア破断部２１９が発生しやすくなる。
そこで、ビア破断を防止するために、最下層のフィルドスタックビアのサイズをその上に設けるフィルドスタックビアのサイズより大きくして接着強度を高めることが提案されている（例えば、特許文献１参照）。
或いは、一層分の層間絶縁膜を互いに特性の異なる二層のドライフィルムで構成し、レーザ照射により二層のドライフィルムに順テーパ状のビアホールを形成したのち、ウェット・エッチングを施すことにより下層のドライフィルムに設けたビアホールを拡大することにより、フィルドスタックビアの中央部に括れ部を形成することが提案されている（例えば、特許文献２参照）。
この場合、半導体素子と基板の熱膨張係数差により発生した応力は、括れ部に集中するため、コア層と接する部分に印加される応力が低減して、ビア破断を免れることになる。
特開２００６−２１６７１３号公報 特開２００６−２５３１８９号公報
しかし、上述の特許文献１のように、上層のフィルドスタックビアのサイズを小さくすると、位置合わせが困難になるという問題がある。一方、上層のフィルドスタックビアのサイズを従来通りにすると、最下層のフィルドスタックビアのサイズはそれより大きくする必要があるため、高集積化の妨げになる。
一方、上述の特許文献２の場合には、２種類のドライフィルムが必要になるため、製造コストの上昇をもたらす虞がある。また、メッキで充填するビアホールの断面形状が中間部に括れを有する鼓状となるため空気等を巻き込み、メッキ不良になって下層側にボイドが発生しやすく、製造歩留りが低下する虞がある。
したがって、フィルドスタックビアを備えた配線基板において、配線基板に加わる応力によるフィルドスタックビアのビア破断を防止することを目的とする。
この配線基板は、導体層と、前記導体層の表面に形成される第１の凸部と、前記導体層上に形成される第１の絶縁層と、前記第１の絶縁層に形成され、前記第１の凸部を露出させる第１の開口部と、前記第１の開口部内に配置され、前記第１の凸部が底部に埋め込まれる第１のフィルドビアと、前記第１の絶縁膜及び前記第１のフィルドビア上に形成される第２の絶縁層と、前記第２の絶縁層に形成される第２の開口部と、前記第２の開口部内に配置され、前記第１のフィルドビアに接続される第２のフィルドビアとを備えることを要件とする。
また、別の観点からは、半導体装置としては、上記の配線基板に半導体素子を実装することを要件とする。
開示の配線基板によれば、応力の最も集中する最下層のフィルドスタックビアの底面が、それと接する導電体パターンに設けた突起パターンと組み込み合うビア構造とし、フィルドスタックビアの底面の接触面積を三次元的に広げて大きくしているので、接着強度が高まり、ビア破断を効果的に抑制することができる。
本発明の実施の形態の包込ビア構造の説明図である。 本発明の参考例１の多層ビルドアップ基板の製造工程の途中までの説明図である。 本発明の参考例１の多層ビルドアップ基板の製造工程の図２以降の途中までの説明図である。 本発明の参考例１の多層ビルドアップ基板の製造工程の図３以降の説明図である。 本発明の実施例１の多層ビルドアップ基板の製造工程の途中までの説明図である。 本発明の実施例１の多層ビルドアップ基板の製造工程の図５以降の途中までの説明図である。 本発明の実施例１の多層ビルドアップ基板の製造工程の図６以降の説明図である。 本発明の実施例２の多層ビルドアップ基板の製造工程の途中までの説明図である。 本発明の実施例２の多層ビルドアップ基板の製造工程の図８以降の途中までの説明図である。 本発明の実施例２の多層ビルドアップ基板の製造工程の図９以降の説明図である。 本発明の実施例３の多層ビルドアップ基板の製造工程の途中までの説明図である。 本発明の実施例３の多層ビルドアップ基板の製造工程の図１１以降の途中までの説明図である。 本発明の実施例３の多層ビルドアップ基板の製造工程の図１２以降の説明図である。 本発明の実施例４のフリップチップパッケージの構成説明図である。 本発明の実施例５のフリップチップパッケージの要部拡大図である。 本発明の実施例６のフリップチップパッケージの要部拡大図である。 本発明の実施例７の多層ビルドアップ基板の構成説明図である。 従来のフリップチップパッケージの構成説明図である。 フィルドスタックビア構造を表す拡大図である。 ビア破断の説明図である。
ここで、図１を参照して、本発明の第１の実施の形態を説明する。図１（ａ）に示すように、内壁面にＣｕメッキ層１２が形成された貫通スルーホールに樹脂１３を充填するとともに、表裏に所定の配線パターン１４が形成されたコア基板１１にフィルドスタックビア１８を形成する際に、少なくとも、最下層のフィルドスタックビア１８１の底部を、それと接する導電体パターン、典型的には配線パターン１４の表面に電解メッキにより設けた突起部１９を包み込むように形成する。
図１（ｂ）に示すように、この場合の突起部１９の高さｈは、５μｍ以上で、フィルドスタックビア１８１の厚さの１／３以下の条件を満たすようにする。
このように、フィルドスタックビア１８１を包込ビア構造にすることによって、フィルドスタックビア１８１の接合面積は増加し、接合強度が高まる。この場合、順次積層するフィルドスタックビア１８２，１８３も図に示すように埋込ビア構造にしても良いし、或いは、従来通りの非埋込ビア構造にしても良い。
また、各フィルドスタックビアの径は、上述の特許文献１のように意図的にサイズを変更することなく、基本的に同一ビア径とする。また、突起部１９の高さｈ１，ｈ２，ｈ３は、基本的に各フィルドスタックビアで同一高さとするが、各フィルドスタックビアで異なっていても良い。
このような、包込ビア構造とするためには、フィルドスタックビア１８を形成する際に、予めフィルドスタックビア直下に位置する導電体パターン、即ち、配線パターン１４の表面に所定の開口部を形成したドライフィルムをメッキフレームとして貼り付け、電解メッキ法により突起部１９を形成したのち、この突起部１９を包み込むようにフィルドスタックビア１８を形成する。
また、図１（ａ）に示すように、この配線基板１０上に半田バンプ２２によって半導体チップ２１をボンディングしたのち、半導体チップ２１と配線基板１０との間にアンダーフィル樹脂２３を充填することによってフリップチップパッケージを構成する。
このようなフリップチップパッケージにおいては、少なくとも応力が集中して加わる最下層のフィルドスタックビア１８１を包込ビア構造としているため、フィルドスタックビア１８１のビア破断が発生することがなく、信頼性の高いフリップチップパッケージを実現することができる。
次に、本発明の実施例１を説明する前に、図２乃至図４を参照して、本発明の前提となる参考例１の多層ビルドアップ基板の製造工程を説明する。まず、図２（ａ）に示すように、貫通ビア３１を設けるとともに、貫通ビア３１の内壁面及び主表面にＣｕパターン３２を形成したコア基板３０を用意する。
次いで、図２（ｂ）に示すように、貫通ビア３１に例えば、エポキシ樹脂を埋め込んでビア充填樹脂層３３を形成する。この時、ビア充填樹脂層３３の表面がコア基板３０の主面に対して凹まないように複数回エポキシ樹脂を塗布する。
次いで、図２（ｃ）に示すように、全面に無電解メッキでＣｕメッキシード層（図示は省略）を形成したのち、電解メッキを施すことによって厚さが、例えば、１０〜２０μｍのＣｕメッキ層３４を形成する。なお、この時の厚さはＣｕメッキシード層を含んだ厚さである。なお、以後の工程及び他の実施例においては、メッキシード層については説明を省略する。
次いで、図２（ｄ）に示すように、貫通ビア３１の位置に対応するとともに、中央部に開口部３６を有するレジストパターン３５を設け、このレジストパターン３５をマスクとしてＣｕメッキ層３４をエッチングして配線パターン３７を形成する。なお、この時の開口部３６の径は、以降に層間絶縁膜に形成するビアホールのテーパ形状に整合するサイズとし、また、配線パターン３７に形成された凹部３８の底部はビア充填樹脂３３に達する。
次いで、図３（ｅ）に示すように、レジストパターン３５を除去したのち、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜３９とする。なお、この工程はコア基板３０の表裏に行うものであるが、図示及び説明を簡単にするために、一方の面についてのみ説明する。
次いで、図３（ｆ）に示すように、レーザ光４０を照射することによって、層間絶縁膜３９にビアホール４１を形成する。次いで、図３（ｇ）に示すように、全面にＣｕメッキ層４２を形成する。この時、表面が平坦になるように研磨する。なお、以降の工程及び他の実施例においても、凹部をＣｕメッキ層で埋め込む場合には平坦化処理を行うが、以降は説明を省略する。
次いで、図３（ｈ）に示すように、レジストパターン４３を設け、このレジストパターン４３をマスクとしてエッチングを施すことによって、配線パターン４５と一体になったフィルドスタックビア４４が形成される。この時、フィルドスタックビア４４の底部は、配線パターン３７の厚さ分だけ埋め込まれた埋込ビア構造になるため、接合面積が増大して強度が高まる。
次いで、図４（ｉ）に示すように、レジストパターン４３を除去したのち、再び、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜４６とする。次いで、図４（ｊ）に示すように、レーザ光４７を照射することによって、層間絶縁膜４６にビアホール４８を形成する。
以降は、図３（ｇ）及び図４（ｉ）の工程を行うことによって、図４（ｋ）に示すように、２層目の配線パターン５０と一体になったフィルドスタックビア４９を形成する。この、層間絶縁膜の形成工程、レーザ照射によるビアホールの形成工程、Ｃｕメッキ工程、及び、エッチング工程を必要とする層数だけ繰り返すことによって本発明の参考例１の多層ビルドアップ基板が完成する。なお、図４（ｋ）は、３層構造として示しており、符号５１，５２，５３は、それぞれ、層間絶縁膜、フィルドスタックビア、及び、フィルドスタックビア５２と一体に形成された配線パターンである。
このように、本発明の参考例１においては、コア基板に接する配線層にエッチングにより凹部を形成し、この凹部にその底部を埋め込むように最下層のフィルドスタックビアを形成しているので、ビア破断の発生を防止することができる。
以上を前提として、次に、図５乃至図７を参照して、本発明の実施例１の多層ビルドアップ基板の製造工程を説明する。まず、図５（ａ）に示すように、参考例１と同様に、貫通ビア３１を設けるとともに、貫通ビア３１の内壁面及び主表面にＣｕパターン３２を形成したコア基板３０を用意する。
次いで、図５（ｂ）に示すように、貫通ビア３１に例えば、エポキシ樹脂を埋め込んでビア充填樹脂層３３を形成する。この時、ビア充填樹脂層３３の表面がコア基板３０の主面に対して凹まないように複数回エポキシ樹脂を塗布する。
次いで、図５（ｃ）に示すように、全面に厚さが、例えば、１０〜２０μｍのＣｕメッキ層３４を形成する。次いで、図５（ｄ）に示すように、貫通ビア３１の位置に対応するとともに、レジストパターン８８を設け、このレジストパターン８８をマスクとしてＣｕメッキ層３４をエッチングして配線パターン８９を形成する。
次いで、図６（ｅ）に示すように、レジストパターン８８を除去したのち、例えば、厚さが１０〜３０μｍのドライフィルムレジスト９０を貼り付け、例えば、直径が２０μｍの開口部を形成したのち、開口部を電解ＣｕメッキすることによってＣｕ突起部９１を形成する。なお、この工程はコア基板３０の表裏に行うものであるが、図示及び説明を簡単にするために、一方の面についてのみ説明する。
次いで、図６（ｆ）に示すように、ドライフィルムレジスト９０を除去したのち、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜３９を形成する。次いで、図６（ｇ）に示すように、レーザ光４０を照射することによって、層間絶縁膜３９にビアホール４１を形成する。
次いで、図６（ｈ）に示すように、全面にＣｕメッキ層４２を形成する。この時、表面が平坦になるように研磨する。
次いで、図７（ｉ）に示すように、レジストパターン４３を設け、このレジストパターン４３をマスクとしてエッチングを施すことによって、配線パターン９３と一体になったフィルドスタックビア９２が形成される。この時、フィルドスタックビア９２の底部は、Ｃｕ突起部９１を包み込む包込ビア構造になるため、接合面積が増大して強度が高まる。
次いで、図７（ｊ）に示すように、レジストパターン４３を除去したのち、再び、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜４６とする。以降は、図７（ｋ）に示すように、上記の参考例１と同様に、レーザ照射によるビアホールの形成工程、Ｃｕメッキ工程、エッチング工程、及び、層間絶縁膜の形成工程を必要とする層数だけ繰り返すことによって本発明の実施例１の多層ビルドアップ基板が完成する。
このように、本発明の実施例１においては、配線パターンの表面に電解メッキでＣｕ突起部を設けており、このＣｕ突起部をその底部が包み込むように最下層のフィルドスタックビアを形成しているので、ビア破断の発生を防止することができる。
次に、図８乃至図１０を参照して、本発明の実施例２の多層ビルドアップ基板の製造工程を説明する。まず、図８（ａ）に示すように、実施例１と同様に、貫通ビア３１を設けるとともに、貫通ビア３１の内壁面及び主表面にＣｕパターン３２を形成したコア基板３０を用意する。
次いで、図８（ｂ）に示すように、貫通ビア３１に例えば、エポキシ樹脂を埋め込んでビア充填樹脂層３３を形成する。この時、ビア充填樹脂層３３の表面がコア基板３０の主面に対して凹まないように複数回エポキシ樹脂を塗布する。
次いで、図８（ｃ）に示すように、全面に厚さが、例えば、１０〜２０μｍのＣｕメッキ層３４を形成する。次いで、図８（ｄ）に示すように、貫通ビア３１の位置に対応するとともに、レジストパターン８８を設け、このレジストパターン８８をマスクとしてＣｕメッキ層３４をエッチングして配線パターン８９を形成する。
次いで、図９（ｅ）に示すように、レジストパターン８８を除去したのち、例えば、厚さが１０〜３０μｍのドライフィルムレジスト９０を貼り付け、例えば、直径が２０μｍの開口部を形成したのち、開口部を電解ＣｕメッキすることによってＣｕ突起部９１を形成する。なお、この工程はコア基板３０の表裏に行うものであるが、図示及び説明を簡単にするために、一方の面についてのみ説明する。
次いで、図９（ｆ）に示すように、ドライフィルムレジスト９０を除去したのち、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜３９を形成する。次いで、図９（ｇ）に示すように、レーザ光４０を照射することによって、層間絶縁膜３９にビアホール４１を形成する。
次いで、図９（ｈ）に示すように、Ｃｕメッキ層４２を形成する。この時、表面が平坦になるように研磨する。
次いで、図１０（ｉ）に示すように、レジストパターン４３を設け、このレジストパターン４３をマスクとしてエッチングを施すことによって、配線パターン９３と一体になったフィルドスタックビア９２が形成される。この時、フィルドスタックビア９２の底部は、Ｃｕ突起部９１を包み込む包込ビア構造になるため、接合面積が増大して強度が高まる。
次いで、図１０（ｊ）に示すように、レジストパターン４３を除去したのち、再び、例えば、厚さが１０〜３０μｍのドライフィルムレジスト９４を貼り付け、例えば、直径が２０μｍの開口部を形成したのち、開口部を電解ＣｕメッキすることによってＣｕ突起部９５を形成する。
次いで、図１０（ｋ）に示すように、ドライフィルムレジスト９４を除去し、以降は、層間絶縁膜の形成工程、レーザ照射によるビアホールの形成工程、Ｃｕメッキ工程、エッチング工程、及び、Ｃｕ突起部の形成工程及を必要とする層数だけ繰り返すことによって本発明の実施例２の多層ビルドアップ基板が完成する。なお、図１０（ｋ）は、３層構造として示しており、符号９６，９９はフィルドスタックビアであり、符号９７，１００はそれぞれフィルドスタックビア９６，９９と一体に形成された配線パターンであり、また、符号９８はＣｕ突起部である。
このように、本発明の実施例２においては、全てのフィルドスタックビアを包込ビア構造にしているので、ビア破断耐性が高まる。
次に、図１１乃至図１３を参照して、本発明の実施例３の多層ビルドアップ基板の製造工程を説明する。まず、図１１（ａ）に示すように、実施例１と同様に、貫通ビア３１を設けるとともに、貫通ビア３１の内壁面及び主表面にＣｕパターン３２を形成したコア基板３０を用意する。
次いで、図１１（ｂ）に示すように、貫通ビア３１に例えば、エポキシ樹脂を埋め込んでビア充填樹脂層３３を形成する。この時、ビア充填樹脂層３３の表面がコア基板３０の主面に対して凹まないように複数回エポキシ樹脂を塗布する。次いで、図１１（ｃ）に示すように、全面に厚さが、例えば、１０〜２０μｍのＣｕメッキ層３４を形成する。
次いで、図１１（ｃ）に示すように、貫通ビア３１の位置に対応するとともに、レジストパターン８８を設け、このレジストパターン８８をマスクとしてＣｕメッキ層３４をエッチングして配線パターン８９を形成する。
次いで、図１２（ｅ）に示すように、レジストパターン８８を除去したのち、スクリン印刷法により配線パターン８９の上に、例えば、直径が２０μｍで、厚さが、５〜２０μｍのエポキシ樹脂による樹脂突起１０１を形成する。
次いで、図１２（ｆ）に示すように、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜３９を形成する。次いで、図１２（ｇ）に示すように、レーザ光４０を照射することによって、層間絶縁膜３９にビアホール４１を形成する。
次いで、図１２（ｈ）に示すように、全面にＣｕメッキ層４２を形成する。この時、表面が平坦になるように研磨する。次いで、図１３（ｉ）に示すように、レジストパターン４３を設け、このレジストパターン４３をマスクとしてエッチングを施すことによって、配線パターン９３と一体になったフィルドスタックビア９２が形成される。この時、フィルドスタックビア９２の底部は、樹脂突起部１０１を包み込む包込ビア構造になるため、接合面積が増大して強度が高まる。
次いで、図１３（ｊ）に示すように、レジストパターン４３を除去したのち、再び、例えば、厚さが３０〜４０μｍのドライフィルムを貼り付けて層間絶縁膜４６とする。以降は、図１３（ｋ）に示すように、上記の参考例１と同様に、レーザ照射によるビアホールの形成工程、Ｃｕメッキ工程、エッチング工程、及び、層間絶縁膜の形成工程を必要とする層数だけ繰り返すことによって本発明の実施例３の多層ビルドアップ基板が完成する。
次に、図１４を参照して、本発明の実施例４のフリップチップパッケージを説明する。図１４（ａ）は、本発明の実施例４のフリップチップパッケージの概略的断面図であり、また、図１４（ｂ）は要部拡大図であり、上記の実施例１の多層ビルドアップ基板に半導体素子を搭載したものである。半導体素子１１０は、半導体素子１１０の表面電極（図示は省略）上に形成された半田バンプ１１１を介して、多層ビルドアップ基板２９の最上層に形成されたＣｕ配線層、即ち、パッドに接続されている。
なお、半導体素子１１０の電極形成面にはポリイミド樹脂コート層１１２が設けられており、また、多層ビルドアップ基板２９と半導体素子１１０との間隙にはアンダーフィル樹脂１１３が充填される。
また、多層ビルドアップ基板２９の裏面には、フリップチップパッケージをマザーボードに実装する際の接続端子となる半田ボール１１４が設けられており、また、半田バンプ１１１と接続する側にはソルダーレジスト１１５が設けられている。
このように、本発明の実施例４においては、実施例１に示した最下層のフィルドスタックビアを包込ビア構造にした多層ビルドアップ基板を用いているので、この多層ビルドアップ基板に半導体素子を搭載してフリップチップパッケージを構成した場合、熱膨張係数の差に起因する応力が加えられても、ビア破断耐性が高まっているので、ビア破断が発生することがない。
次に、図１５を参照して、本発明の実施例５のフリップチップパッケージを説明するが、基本的構成は実施例４と同様であるので、ここでは、フィルドスタックビア構造を示す要部拡大図のみを示す。図１５は、本発明の実施例５のフリップチップパッケージの要部拡大図であり、上記の実施例２の多層ビルドアップ基板に半導体素子を搭載したものである。
このように、本発明の実施例５においては、実施例２に示した全層のフィルドスタックビアを包込ビア構造にした多層ビルドアップ基板を用いているので、この多層ビルドアップ基板に半導体素子を搭載してフリップチップパッケージを構成した場合、熱膨張係数の差に起因する応力が加えられても、ビア破断耐性がより高まっているので、ビア破断が発生することがない。
次に、図１６を参照して、本発明の実施例６のフリップチップパッケージを説明するが、基本的構成は実施例４と同様であるので、ここでは、フィルドスタックビア構造を示す要部拡大図のみを示す。図１６は、本発明の実施例６のフリップチップパッケージの要部拡大図であり、上記の実施例３の多層ビルドアップ基板に半導体素子を搭載したものである。
このように、本発明の実施例６においては、実施例３に示した最下層のフィルドスタックビアを樹脂突起部を利用した包込ビア構造にした多層ビルドアップ基板を用いているので、この多層ビルドアップ基板に半導体素子を搭載してフリップチップパッケージを構成した場合、熱膨張係数の差に起因する応力が加えられても、ビア破断耐性が高まっているので、安価な構成でもビア破断が発生することがない。
次に、図１７を参照して、本発明の実施例７の多層ビルドアップ基板を説明する。図１７（ａ）は、本発明の実施例７の多層ビルドアップ基板の概念的平面図であり、図１７（ｂ）は、平面図におけるＡ−Ａ′を結ぶ一点鎖線に沿った要部断面図であるが、ここでは説明の便宜上、参考例１のフィルドスタックビアを図示して説明する。図に示すように、この実施例７の多層ビルドアップ基板は、応力のかかる周辺部のフィルドスタックビアを埋込ビア構造１１６とし、内部のフィルドスタックビアを従来の平坦なフィルドスタックビア構造１１７にしたものである。
ここでは、図に示すように、外側の３列のフィルドスタックビアを埋込ビア構造１１６にしている。なお、２０００ピンクラスの多層ビルドアップ基板の場合には、外側の３列乃至５列を埋込ビア構造１１６とすることが望ましい。このようなビア構造の選択的配置は、上記の実施例１乃至実施例３に対して適用されるものである。
以上、本発明の実施の形態及び各実施例を説明したが、本発明は実施の形態及び各実施例に示した数値、材料、或いは、工程に限られるものではなく、各種の変更が可能である。例えば、上記の各実施例においては、積層数を片側３層の計６層の多層ビルドアップ基板としているが、積層数を片側を４層以上とし、計８層以上の多層ビルドアップ基板にしても良い。
１０ 配線基板
１１ コア基板
１２ Ｃｕメッキ層
１３ 樹脂
１４ 配線パターン
１６ 層間絶縁膜
１７ ソルダーレジスト
１８，１８１，１８２，１８３ フィルドスタックビア
１９ 突起部
２１ 半導体チップ
２２ 半田バンプ
２３ アンダーフィル樹脂
２４ ポリイミド樹脂コート層
２９ 多層ビルドアップ基板
３０ コア基板
３１ 貫通ビア
３２ Ｃｕパターン
３３ ビア充填樹脂層
３４ Ｃｕメッキ層
３５ レジストパターン
３６ 開口部
３７ 配線パターン
３８ 凹部
３９，４６，５１ 層間絶縁膜
４０，４７ レーザ光
４１，４８ ビアホール
４２ Ｃｕメッキ層
４３ レジストパターン
４４，４９，５２ フィルドスタックビア
４５，５０，５３ 配線パターン
８８ レジストパターン
８９ 配線パターン
９０，９４ ドライフィルムレジスト
９１，９５，９８ Ｃｕ突起部
９２，９６，９９ フィルドスタックビア
９３，９７，１００ 配線パターン
１０１ 樹脂突起
１１０ 半導体素子
１１１ 半田バンプ
１１２ ポリイミド樹脂コート層
１１３ アンダーフィル樹脂
１１４ 半田ボール
１１５ ソルダーレジスト
１１６ 埋込ビア構造
１１７ 平坦なフィルドスタックビア構造
２０１ 半導体素子
２０２ バンプ
２０３ アンダーフィル樹脂
２０４ ポリイミド樹脂コート層
２１０ 多層ビルドアップ基板
２１１ コア基板
２１２ 貫通スルーホール
２１３ ビルドアップ樹脂
２１４ フィルドビア
２１５ ソルダーレジスト
２１６ 半田ボール
２１７ スパイラルビア
２１８ フィルドスタックビア
２１９ ビア破断部

Claims (3)

  1. 導体層と、
    前記導体層の表面に形成される第１の凸部と、
    前記導体層上に形成される第１の絶縁層と、
    前記第１の絶縁層に形成され、前記第１の凸部を露出させる第１の開口部と、
    前記第１の開口部内に配置され、前記第１の凸部が底部に埋め込まれる第１のフィルドビアと、
    前記第１の絶縁膜及び前記第１のフィルドビア上に形成される第２の絶縁層と、
    前記第２の絶縁層に形成される第２の開口部と、
    前記第２の開口部内に配置され、前記第１のフィルドビアに接続される第２のフィルドビアと、
    を備えることを特徴とする配線基板。
  2. 請求項１に記載の配線基板において、
    前記第１のフィルドビアの表面に形成され、前記第２のフィルドビアの底部に埋め込まれる第２の凸部をさらに備えることを特徴とする配線基板。
  3. 請求項１または請求項２に記載の配線基板に半導体素子を実装してなる半導体装置。
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