JP5125531B2 - 配線基板及び半導体装置 - Google Patents

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Description

本発明は配線基板及び半導体装置に関するものであり、特に、多層ビルドアップ基板の配線基板に設けるフィルドスタックビアの接合強度を高めるための構成及びその配線基板を用いた半導体装置に関するものである。
従来より、半導体素子の実装構造としてはフリップチップパッケージが知られているので、図19及び図20を参照して説明する。
19参照
19は、従来のフリップチップパッケージの構成説明図であり、図19(a)は概略的平面図であり、図19(b)は平面図におけるA−A′を結ぶ一点鎖線に沿った概略的断面図である。
従来のフリップチップパッケージは、半導体素子201と、半導体素子201の表面電極(図示は省略)上に半田等で形成されたバンプ202、表面に配線が施され、半導体素子201のバンプ202と対になる部位に電極開口部が設けられ、開口部以外の箇所はソルダーレジスト215で被覆された多層ビルドアップ基板210と、半導体素子201を保護するために、半導体素子201と多層ビルドアップ基板210の間隙に充填されるアンダーフィル樹脂203と、フリップチップパッケージをマザーボードに実装する際、接続端子となる半田ボール216から構成される。
なお、符号204は、ポリイミド樹脂コート層である。
20参照
20は、フィルドスタックビア構造を表す拡大図であり、多層ビルドアップ基板210としては6層〜8層のビルドアップ多層基板が一般的に用いられている。
このビルドアップ多層基板210は、貫通スルーホール212を有するとともに表裏に配線が予めなされたコア基板211上に、ビルドアップ樹脂213を積層し、レーザ等でビルドアップ樹脂213に穿孔した後、Cuメッキで各層間をフィルドビアで接続している。
従来、各層に設けるフィルドビアは、図20に示すように、積層したフィルドビア同士の位置をオフセットした、スパイラルビア217で接続していた。
しかし、近年の半導体の高集積化、高密度化に伴い、基板の配線密度が上がった結果、スパイラルビアでは配線引き回しが困難な状況にあり、より配線密度が高くできる、各層間のビアを直線上に接続するフィルドスタックビア218が主流になってきている。
従来のフィルドスタックビアを使用した多層ビルドアップ基板では、半導体素子と基板の熱膨張係数差による応力によりフィルドスタックビアの底部に応力が集中する。
特に、全層フィルドスタックビアの場合は、基板コア層との接続部に応力が集中し、温度サイクル等でビア接合部が破断する問題が発生しているので、この事情を図21を参照して説明する。
21参照
21(a)に示すように、半導体素子と基板の熱膨張係数差により応力が印加された場合には、全層フィルドスタックビアは全体が一個の剛体として作用するために、テコの原理で、作用点となるコア基板211と接する最下層のフィルドスタックビア218に応力が集中するため、図21(b)に示すように、最下層のフィルドスタックビア218でビア破断部219が発生しやすくなる。
そこで、ビア破断を防止するために、最下層のフィルドスタックビアのサイズをその上に設けるフィルドスタックビアのサイズより大きくして接着強度を高めることが提案されている(例えば、特許文献1参照)。
或いは、一層分の層間絶縁膜を互いに特性の異なる二層のドライフィルムで構成し、レーザ照射により二層のドライフィルムに順テーパ状のビアホールを形成したのち、ウェット・エッチングを施すことにより下層のドライフィルム設けたビアホールを拡大することにより、フィルドスタックビアの中央部に括れ部を形成することが提案されている(例えば、特許文献2参照)。
この場合、半導体素子と基板の熱膨張係数差により発生した応力は、括れ部に集中するため、コア層と接する部分に印加される応力が低減して、ビア破断を免れることになる。
特開2006−216713号公報 特開2006−253189号公報
しかし、上述の特許文献1のように、上層のフィルドスタックビアのサイズを小さくすると、位置合わせが困難になるという問題がある。
一方、上層のフィルドスタックビアのサイズを従来通りにすると、最下層のフィルドスタックビアのサイズはそれより大きくする必要があるため、高集積化の妨げになる。
一方、上述の特許文献2の場合には、2種類のドライフィルムが必要になるため、製造コストの上昇をもたらす虞がある。
また、メッキで充填するビアホールの断面形状が中間部に括れを有する鼓状となるため空気等を巻き込み、メッキ不良になって下層側にボイドが発生しやすく、製造歩留りが低下する虞がある。
したがって、フィルドスタックビアを備えた配線基板において、配線基板に加わる応力によるフィルドスタックビアのビア破断を防止することを目的とする。
この配線基板は、基板と、前記基板に形成されたスルーホールと前記スルーホールの近傍の前記基板の表面と前記スルーホールの側壁を覆う第1の導体層と、前記スルーホール内に、該スルーホールの中心位置において前記第1の導体層の平坦部の表面より低い位置まで充填されて第1の凹部を形成する樹脂と、前記第1の導体層と前記第1の凹部を覆うとともに、前記第1の凹部に対応する部分に形成された第2の凹部を有する第2の導体層と、前記第2の導体層上に形成される第1の絶縁層と、前記第1の絶縁層に形成され、前記第2の凹部を露出させる第1の開口部と、前記第1の開口部内に配置され、少なくとも一部が前記第2の凹部内に埋め込まれる第1のフィルドビアと、前記第1の絶縁膜及び前記第1のフィルドビア上に形成される第2の絶縁層と、前記第2の絶縁層に形成され、前記第1のフィルドビアを露出させる第2の開口部と、前記第2の開口部内に配置され、前記第1のフィルドビアに接続される第2のフィルドビアとを要件とする。
また、別の観点からは、半導体装置としては、上述の配線基板に半導体素子を実装することを要件とする。
開示の配線基板によれば、応力の最も集中する最下層のフィルドスタックビアの底面が、それと接する導電体パターンに設けた凹部と組み込み合うビア構造とし、フィルドスタックビアの底面の接触面積を三次元的に広げて大きくしているので、接着強度が高まり、ビア破断を効果的に抑制することができる。
ここで、図1を参照して、本発明の実施の形態を説明する。
図1(a)参照
内壁面にCuメッキ層12が形成された貫通スルーホールに貫通スルーホールの中心位置において凹部を形成するように樹脂13を充填するとともに、表裏に所定の配線パターン14が形成されたコア基板11にフィルドスタックビア15を形成する際に、少なくとも、最下層のフィルドスタックビア15の底部を、それと接する配線パターン14に設けた凹部に埋め込むように形成する。
図1(b)参照
この場合の埋め込み深さdは、5μm以上、或いは、最下層のフィルドスタックビア15底部が埋め込まれる配線パターン14の厚さtの1/3以上のいずれかの条件を満たすようにする。
因に、配線パターン14の厚さtは、15〜20μm程度である。
このように、フィルドスタックビア15を埋込ビア構造にすることによって、フィルドスタックビア15の接合面積は増加し、接合強度が高まる。
この場合、順次積層するフィルドスタックビア15,15も図に示すように埋込ビア構造にしても良いし、或いは、従来通りの非埋込ビア構造にしても良い。
また、フィルドスタックビアの径a,a,aは、上述の特許文献1のように意図的にサイズを変更することなく、基本的に同一ビア径、即ち、a=a=aとする。
なお、この場合、各フィルドスタックビアの断面形状は、レーザ照射による開口形成に伴って、フィルドスタックビアの厚さが30〜40μmの場合、底部の幅が、頂部の幅、即ち、径a,a,aの80〜90%の逆テーパ状となる。
また、埋め込み深さも、基本的に各フィルドスタックビアで同一深さを基本とするが、各フィルドスタックビアで異なっていても良い。
このような、埋込ビア構造とするためには、フィルドスタックビア15を形成する際に、予めフィルドスタックビア直下に位置する導電体パターン、即ち、配線パターン14に、エッチング等で凹みを形成し、その凹みを埋め込むようにフィルドスタックビア15を形成する。
また、図1(a)に示すように、この配線基板10上に半田バンプ22によって半導体チップ21をボンディングしたのち、半導体チップ21と配線基板10との間にアンダーフィル樹脂23を充填することによってフリップチップパッケージを構成する。
なお、図における符号16、17、24は、それぞれドライフィルムによる層間絶縁膜、ソルダーレジスト、及び、ポリイミド樹脂コート層である。
このようなフリップチップパッケージにおいては、少なくとも応力が集中して加わる最下層のフィルドスタックビア15を埋込ビア構造としているため、フィルドスタックビア15のビア破断が発生することがなく、信頼性の高いフリップチップパッケージを実現することができる。
次に、本発明の実施例1を説明する前に、乃至図を参照して、本発明の前提となる参考例1の多層ビルドアップ基板の製造工程を説明する。
(a)参照
まず、貫通ビア31を設けるとともに、貫通ビア31の内壁面及び主表面にCuパターン32を形成したコア基板30を用意する。
(b)参照
次いで、貫通ビア31に例えば、エポキシ樹脂を埋め込んでビア充填樹脂層33を形成する。
この時、ビア充填樹脂層33の表面がコア基板30の主面に対して凹まないように複数回エポキシ樹脂を塗布する。
(c)参照
次いで、全面に無電解メッキでCuメッキシード層(図示は省略)を形成したのち、電解メッキを施すことによって厚さが、例えば、10〜20μmのCuメッキ層34を形成する。
なお、この時の厚さはCuメッキシード層を含んだ厚さである。
なお、以後の工程及び他の実施例においては、メッキシード層については説明を省略する。
(d)参照
次いで、貫通ビア31の位置に対応するとともに、中央部に開口部36を有するレジストパターン35を設け、このレジストパターン35をマスクとしてCuメッキ層34をエッチングして配線パターン37を形成する。
なお、この時の開口部36の径は、以降に層間絶縁膜に形成するビアホールのテーパ形状に整合するサイズとし、また、配線パターン37に形成された凹部38の底部はビア充填樹脂33に達する。
(e)参照
次いで、レジストパターン35を除去したのち、例えば、厚さが30〜40μmのドライフィルムを貼り付けて層間絶縁膜39とする。
なお、この工程はコア基板30の表裏に行うものであるが、図示及び説明を簡単にするために、一方の面についてのみ説明する。
(f)参照
次いで、レーザ光40を照射することによって、層間絶縁膜39にビアホール41を形成する。
(g)参照
次いで、全面にCuメッキ層42を形成する。
この時、表面が平坦になるように研磨する。
なお、以降の工程及び他の実施例においても、凹部をCuメッキ層で埋め込む場合には平坦化処理を行うが、以降は説明を省略する。
(h)参照
次いで、レジストパターン43を設け、このレジストパターン43をマスクとしてエッチングを施すことによって、配線パターン45と一体になったフィルドスタックビア44が形成される。
この時、フィルドスタックビア44の底部は、配線パターン37の厚さ分だけ埋め込まれた埋込ビア構造になるため、接合面積が増大して強度が高まる。
(i)参照
次いで、レジストパターン43を除去したのち、再び、例えば、厚さが30〜40μmのドライフィルムを貼り付けて層間絶縁膜46とする。
(j)参照
次いで、レーザ光47を照射することによって、層間絶縁膜46にビアホール48を形成する。
(k)参照
以降は、図(g)及び図(i)の工程を行うことによって2層目の配線パターン50と一体になったフィルドスタックビア49を形成する。
この、層間絶縁膜の形成工程、レーザ照射によるビアホールの形成工程、Cuメッキ工程、及び、エッチング工程を必要とする層数だけ繰り返すことによって本発明の参考例1の多層ビルドアップ基板が完成する。
なお、図(k)は、3層構造として示しており、符号51,52,53は、それぞれ、層間絶縁膜、フィルドスタックビア、及び、フィルドスタックビア52と一体に形成された配線パターンである。
このように、本発明の参考例1においては、コア基板に接する配線層にエッチングにより凹部を形成し、この凹部にその底部を埋め込むように最下層のフィルドスタックビアを形成しているので、ビア破断の発生を防止することができる。
次に、図乃至図を参照して、本発明の前提となる参考例2の多層ビルドアップ基板の製造工程を説明する。
(a)参照
まず、上記の参考例1と同様に、貫通ビア31を設けるとともに、貫通ビア31の内壁面及び主表面にCuパターン32を形成したコア基板30を用意する。
(b)参照
次いで、貫通ビア31に例えば、エポキシ樹脂を埋め込んでビア充填樹脂層33を形成する。
この時、ビア充填樹脂層33の表面がコア基板30の主面に対して凹まないように複数回エポキシ樹脂を塗布する。
(c)参照
次いで、例えば、10〜20μmのCuメッキ層34を形成する。
(d)参照
次いで、貫通ビア31の位置に対応するとともに、中央部に開口部36を有するレジストパターン35を設け、このレジストパターン35をマスクとしてCuメッキ層34をエッチングして配線パターン37を形成する。
なお、この時の開口部36の径は、以降に層間絶縁膜に形成するビアホールのテーパ形状に整合するサイズとし、また、配線パターン37に形成された凹部38の底部はビア充填樹脂33に達する。
(e)参照
次いで、レジストパターン35を除去したのち、例えば、厚さが30〜40μmのドライフィルムを貼り付けて層間絶縁膜39とする。
なお、この工程はコア基板30の表裏に行うものであるが、図示及び説明を簡単にするために、一方の面についてのみ説明する。
(f)参照
次いで、レーザ光40を照射することによって、層間絶縁膜39にビアホール41を形成する。
(g)参照
次いで、全面にCuメッキ層42を形成する。
(h)参照
次いで、中央に開口部55を有するレジストパターン54を設け、このレジストパターン54をマスクとしてエッチングを施すことによって、配線パターン57と一体になったフィルドスタックビア56が形成される。
この時、フィルドスタックビア56の底部は、配線パターン37の厚さ分だけ埋め込まれた埋込ビア構造になるため、接合面積が増大して強度が高まる。
また、同時に、フィルドスタックビア56と一体に形成された配線パターン57の表面にも凹部58が形成される。
この凹部58の深さは、配線パターン57の厚さと同じかそれより深くなる。
因に、配線パターン57の厚さは12μm程度である。
(i)参照
次いで、レジストパターン54を除去したのち、再び、例えば、厚さが30〜40μmのドライフィルムを貼り付けて層間絶縁膜46とする。
(j)参照
次いで、レーザ光47を照射することによって、層間絶縁膜46にビアホール48を形成する。
(k)参照
以降は、図(g)及び図(i)の工程を行うことによって2層目の配線パターン60と一体になったフィルドスタックビア59を形成する。
この時、フィルドスタックビア59の底部は、配線パターン57に形成された凹部58埋め込まれた埋込ビア構造になるため、接合面積が増大して強度が高まる。
また、同時に、フィルドスタックビア59と一体に形成された配線パターン60の表面にも凹部61が形成される。
この、層間絶縁膜の形成工程、レーザ照射によるビアホールの形成工程、Cuメッキ工程、及び、エッチング工程を必要とする層数だけ繰り返すことによって本発明の参考例2の多層ビルドアップ基板が完成する。
なお、図(k)は、3層構造として示しており、符号62,63は、フィルドスタックビア、及び、フィルドスタックビア62と一体に形成された配線パターンである。
このように、本発明の参考例2においては、最下層のフィルドスタックビアのみならず、全てのフィルドスタックビアも埋込ビア構造にしているため、接合強度はより高まり、ビア破断に対する耐性がより高まる。
以上を前提として、次に、図乃至図10を参照して、本発明の実施例の多層ビルドアップ基板の製造工程を説明する。
(a)参照
まず、上記の参考例1と同様に、貫通ビア31を設けるとともに、貫通ビア31の内壁面及び主表面にCuパターン32を形成したコア基板30を用意する。
(b)参照
次いで、貫通ビア31に例えば、エポキシ樹脂を埋め込んでビア充填樹脂層33を形成する。
この時、エポキシ樹脂の塗布工程を一回にすることによって、ビア充填樹脂層33に凹部64を形成することができる。
(c)参照
次いで、平坦部における厚さが例えば、10〜20μmになるようにCuメッキ層65を形成する。
(d)参照
次いで、貫通ビア31の位置に対応するとともに、中央部に開口部36を有するレジストパターン35を設け、このレジストパターン35をマスクとしてCuメッキ層65をエッチングして配線パターン66を形成するとともに、配線パターン66に凹部67を形成する。
なお、この時の開口部36の径は、以降に層間絶縁膜に形成するビアホールのテーパ形状に整合するサイズとする。
また、この凹部67の深さは、配線パターン66の厚さと同じかそれより深くなる。
因に、配線パターン66の厚さは12μm程度である。
(e)参照
次いで、レジストパターン35を除去したのち、例えば、厚さが30〜40μmのドライフィルムを貼り付けて層間絶縁膜39とする。
なお、この工程はコア基板30の表裏に行うものであるが、図示及び説明を簡単にするために、一方の面についてのみ説明する。
(f)参照
次いで、レーザ光40を照射することによって、層間絶縁膜39にビアホール41を形成する。
(g)参照
次いで、全面にCuメッキ層68を形成する。
(h)参照
次いで、レジストパターン43を設け、このレジストパターン43をマスクとしてエッチングを施すことによって、配線パターン70と一体になったフィルドスタックビア69が形成される。
この時、フィルドスタックビア69の底部は、配線パターン66に形成された凹部67に埋め込まれた埋込ビア構造になるため、接合面積が増大して強度が高まる。
10(i)参照
次いで、レジストパターン43を除去したのち、再び、例えば、厚さが30〜40μmのドライフィルムを貼り付けて層間絶縁膜46とする。
10(j)参照
次いで、レーザ光47を照射することによって、層間絶縁膜46にビアホール48を形成する。
10(k)参照
以降は、図(g)及び図10(i)の工程を行うことによって2層目の配線パターン72と一体になったフィルドスタックビア71を形成する。
この、層間絶縁膜の形成工程、レーザ照射によるビアホールの形成工程、Cuメッキ工程、及び、エッチング工程を必要とする層数だけ繰り返すことによって本発明の実施例の多層ビルドアップ基板が完成する。
なお、図10(k)は、3層構造として示しており、符号73,74は、フィルドスタックビア、及び、フィルドスタックビア73と一体に形成された配線パターンである。
このように、本発明の実施例においては、ビア充填樹脂に形成される凹部を利用して、最下層のフィルドスタックビアを埋込ビア構造としており、フィルドスタックビアの底面との接合面全面がCu層となるため、接合強度が高まり、ビア破断の発生を防止することができる。
また、凹部の深さは、ビア充填樹脂の充填量により制御できるので、フィルドスタックビアの底部と組み込み合う凹部深さを深くすることができ、それによって、フィルドスタックビアの底面との接合面積をさらに増大することができる。
次に、図11及び図12を参照して、本発明の実施例の多層ビルドアップ基板の製造工程を説明する。
11(a)参照
まず、上記の実施例と同様に、貫通ビア31を設けるとともに、貫通ビア31の内壁面及び主表面にCuパターン32を形成したコア基板30を用意する。
11(b)参照
次いで、貫通ビア31に例えば、エポキシ樹脂を埋め込んでビア充填樹脂層33を形成する。
この時、エポキシ樹脂の塗布工程を一回にすることによって、ビア充填樹脂層33に凹部64を形成することができる。
11(c)参照
次いで、全面に厚さが、例えば、10〜20μmのCuメッキ層75を形成する。
この時、Cuメッキ層75は凹部64に沿って湾曲するので凹部76が形成される。
11(d)参照
次いで、貫通ビア31の位置に対応するとともに、レジストパターン77を設け、このレジストパターン77をマスクとしてCuメッキ層75をエッチングして配線パターン78を形成する。
12(e)参照
次いで、レジストパターン77を除去したのち、例えば、厚さが30〜40μmのドライフィルムを貼り付けて層間絶縁膜39とする。
なお、この工程はコア基板30の表裏に行うものであるが、図示及び説明を簡単にするために、一方の面についてのみ説明する。
12(f)参照
次いで、レーザ光40を照射することによって、層間絶縁膜39にビアホール41を形成する。
12(g)参照
次いで、全面にCuメッキ層68を形成する。
12(h)参照
以降は実施例における図(h)乃至図10(k)の工程を順次行うことによって3層構造のフィルドスタックビアを備えた多層ビルドアップ基板が完成する。
本発明の実施例においては、コア基板にCuメッキ層を形成する際に、ビア充填樹脂層33に形成された凹部64を埋め込まないようにしているので、埋込ビア構造を形成するための凹部のエッチング工程が不要になり、製造工程が簡素化される。
次に、図13乃至図15を参照して、本発明の実施例の多層ビルドアップ基板の製造工程を説明する。
13(a)参照
まず、上記の実施例と同様に、貫通ビア31を設けるとともに、貫通ビア31の内壁面及び主表面にCuパターン32を形成したコア基板30を用意する。
13(b)参照
次いで、貫通ビア31に例えば、エポキシ樹脂を埋め込んでビア充填樹脂層33を形成する。
この時、エポキシ樹脂の塗布工程を一回にすることによって、ビア充填樹脂層33に凹部64を形成することができる。
13(c)参照
次いで、平坦部における厚さが例えば、10〜20μmになるようにCuメッキ層65を形成する。
13(d)参照
次いで、貫通ビア31の位置に対応するとともに、中央部に開口部36を有するレジストパターン35を設け、このレジストパターン35をマスクとしてCuメッキ層65をエッチングして配線パターン66を形成するとともに、配線パターン66に凹部67を形成する。
なお、この時の開口部36の径は、以降に層間絶縁膜に形成するビアホールのテーパ形状に整合するサイズとする。
また、この凹部67の深さは、配線パターン66の厚さと同じかそれより深くなる。
因に、配線パターン66の厚さは12μm程度である。
14(e)参照
次いで、レジストパターン35を除去したのち、例えば、厚さが30〜40μmのドライフィルムを貼り付けて層間絶縁膜39とする。
なお、この工程はコア基板30の表裏に行うものであるが、図示及び説明を簡単にするために、一方の面についてのみ説明する。
14(f)参照
次いで、レーザ光40を照射することによって、層間絶縁膜39にビアホール41を形成する。
14(g)参照
次いで、全面にCuメッキ層68を形成する。
14(h)参照
次いで、参考例2と同様に、中央に開口部80を有するレジストパターン79を設け、このレジストパターン79をマスクとしてエッチングを施すことによって、配線パターン82と一体になったフィルドスタックビア81が形成される。
この時、フィルドスタックビア81の底部は、凹部67の厚さ分だけ埋め込まれた埋込ビア構造になるため、接合面積が増大して強度が高まる。
また、同時に、フィルドスタックビア81と一体に形成された配線パターン82の表面にも凹部83が形成される。
この凹部83の深さは、配線パターン82の厚さと同じかそれより深くなる。
15(i)参照
次いで、レジストパターン79を除去したのち、再び、例えば、厚さが30〜40μmのドライフィルムを貼り付けて層間絶縁膜46とする。
15(j)参照
次いで、レーザ光47を照射することによって、層間絶縁膜46にビアホール48を形成する。
15(k)参照
以降は、図(g)及び図(i)の工程を行うことによって2層目の配線パターン85と一体になったフィルドスタックビア84を形成する。
この時、フィルドスタックビア84の底部は、配線パターン82に形成された凹部83が埋め込まれた埋込ビア構造になるため、接合面積が増大して強度が高まる。
また、同時に、フィルドスタックビア84と一体に形成された配線パターン85の表面にも凹部が形成される。
この、層間絶縁膜の形成工程、レーザ照射によるビアホールの形成工程、Cuメッキ工程、及び、エッチング工程を必要とする層数だけ繰り返すことによって本発明の実施例2の多層ビルドアップ基板が完成する。
なお、図15(k)は、3層構造として示しており、符号86,87は、フィルドスタックビア、及び、フィルドスタックビア86と一体に形成された配線パターンである。
このように、本発明の実施例においては、実施例2と同様に全てのフィルドスタックビアを埋込ビア構造にしているのでビア破断耐性が大きくなる。
また、実施例と同様に、ビア充填樹脂に形成される凹部を利用して、最下層のフィルドスタックビアを埋込ビア構造としており、フィルドスタックビアの底面との接合面全面がCu層となるため、接合強度が高まり、ビア破断の発生を防止することができる。
次に、図16を参照して、本発明の実施例のフリップチップパッケージを説明する。
16参照
16(a)は、本発明の実施例のフリップチップパッケージの概略的断面図であり、また、図16(b)は要部拡大図であり、上記の実施例1の多層ビルドアップ基板に半導体素子を搭載したものである。
半導体素子110は、半導体素子110の表面電極(図示は省略)上に形成された半田バンプ111を介して、多層ビルドアップ基板29の最上層に形成されたCu配線層、即ち、パッドに接続されている。
なお、半導体素子110の電極形成面にはポリイミド樹脂コート層112が設けられており、また、多層ビルドアップ基板29と半導体素子110との間隙にはアンダーフィル樹脂113が充填される。
また、多層ビルドアップ基板29の裏面には、フリップチップパッケージをマザーボードに実装する際の接続端子となる半田ボール114が設けられており、また、半田バンプ111と接続する側にはソルダーレジスト115が設けられている。
このように、本発明の実施例においては、実施例1に示した最下層のフィルドスタックビアをビア充填樹脂に設けた凹部を利用して埋め込んだ埋込ビア構造にした多層ビルドアップ基板を用いているので、この多層ビルドアップ基板に半導体素子を搭載してフリップチップパッケージを構成した場合、熱膨張係数の差に起因する応力が加えられても、ビア破断耐性がより高まっているので、ビア破断が発生することがない。
なお、上記の実施例2の多層ビルドアップ基板を用いても同様の構造が得られる。
次に、図17を参照して、本発明の実施例のフリップチップパッケージを説明するが、基本的構成は実施例と同様であるので、ここでは、フィルドスタックビア構造を示す要部拡大図のみを示す。
17参照
17は、本発明の実施例のフリップチップパッケージの要部拡大図であり、上記の実施例の多層ビルドアップ基板に半導体素子を搭載したものである。
このように、本発明の実施例においては、実施例に示した最下層のフィルドスタックビアをビア充填樹脂に設けた凹部を利用して埋め込んだ埋込ビア構造にするとともに、その上のフィルドスタックビアも埋込ビア構造にした多層ビルドアップ基板を用いているので、この多層ビルドアップ基板に半導体素子を搭載してフリップチップパッケージを構成した場合、熱膨張係数の差に起因する応力が加えられても、ビア破断耐性がより高まっているので、ビア破断が発生することがない。
次に、図18を参照して、本発明の実施例の多層ビルドアップ基板を説明する。
18参照
18(a)は、本発明の実施例の多層ビルドアップ基板の概念的平面図であり、図18(b)は、平面図におけるA−A′を結ぶ一点鎖線に沿った要部断面図であるが、ここでは説明の便宜上、参考例1のフィルドスタックビアを図示して説明する。
図に示すように、この実施例の多層ビルドアップ基板は、応力のかかる周辺部のフィルドスタックビアを埋込ビア構造116とし、内部のフィルドスタックビアを従来の平坦なフィルドスタックビア構造117にしたものである。
ここでは、図に示すように、外側の3列のフィルドスタックビアを埋込ビア構造116にしている。
なお、2000ピンクラスの多層ビルドアップ基板の場合には、外側の3列乃至5列を埋込ビア構造116とすることが望ましい。
このようなビア構造の選択的配置は、上記の実施例乃至実施例対して適用されるものである。
以上、本発明の実施の形態及び各実施例を説明したが、本発明は実施の形態及び各実施例に示した数値、材料、或いは、工程に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施例においては、積層数を片側3層の計6層の多層ビルドアップ基板としているが、積層数を片側を4層以上とし、計8層以上の多層ビルドアップ基板にしても良い。
本発明の実施の形態の埋込ビア構造の説明図である。 本発明の参考例1の多層ビルドアップ基板の製造工程の途中までの説明図である。 本発明の参考例1の多層ビルドアップ基板の製造工程の図2以降の途中までの説明図である 本発明の参考例1の多層ビルドアップ基板の製造工程の図3以降の説明図である。 本発明の参考例2の多層ビルドアップ基板の製造工程の途中までの説明図である。 本発明の参考例2の多層ビルドアップ基板の製造工程の図5以降の途中までの説明図である。 本発明の参考例2の多層ビルドアップ基板の製造工程の図6以降の説明図である。 本発明の実施例1の多層ビルドアップ基板の製造工程の途中までの説明図である。 本発明の実施例1の多層ビルドアップ基板の製造工程の図8以降の途中までの説明図である。 本発明の実施例1の多層ビルドアップ基板の製造工程の図9以降の説明図である。 本発明の実施例2の多層ビルドアップ基板の製造工程の途中までの説明図である。 本発明の実施例2の多層ビルドアップ基板の製造工程の図11以降の説明図である。 本発明の実施例3の多層ビルドアップ基板の製造工程の途中までの説明図である。 本発明の実施例3の多層ビルドアップ基板の製造工程の図13以降の途中までの説明図である。 本発明の実施例3の多層ビルドアップ基板の製造工程の図14以降の説明図である。 本発明の実施例4のフリップチップパッケージの構成説明図である。 本発明の実施例5のフリップチップパッケージの要部拡大図である。 本発明の実施例6の多層ビルドアップ基板の構成説明図である。 従来のフリップチップパッケージの構成説明図である。 フィルドスタックビア構造を表す拡大図である。 ビア破断の説明図である。
10 配線基板
11 コア基板
12 Cuメッキ層
13 樹脂
14 配線パターン
15,15,15,15 フィルドスタックビア
16 層間絶縁膜
17 ソルダーレジスト
21 半導体チップ
22 半田バンプ
23 アンダーフィル樹脂
24 ポリイミド樹脂コート層
29 多層ビルドアップ基板
30 コア基板
31 貫通ビア
32 Cuパターン
33 ビア充填樹脂層
34 Cuメッキ層
35 レジストパターン
36 開口部
37 配線パターン
38 凹部
39,46,51 層間絶縁膜
40,47 レーザ光
41,48 ビアホール
42 Cuメッキ層
43 レジストパターン
44,49,52 フィルドスタックビア
45,50,53 配線パターン
54 レジストパターン
55 開口部
56,59,62 フィルドスタックビア
57,60,63 配線パターン
58,61 凹部
64 凹部
65 Cuメッキ層
66 配線パターン
67 凹部
68 Cuメッキ層
69,71,73 フィルドスタックビア
70,72,74 配線パターン
75 Cuメッキ層
76 凹部
77 レジストパターン
78 配線パターン
79 レジストパターン
80 開口部
81,84,86 フィルドスタックビア
82,85,87 配線パターン
83 凹部
110 半導体素子
111 半田バンプ
112 ポリイミド樹脂コート層
113 アンダーフィル樹脂
114 半田ボール
115 ソルダーレジスト
116 埋込ビア構造
117 平坦なフィルドスタックビア構造
201 半導体素子
202 バンプ
203 アンダーフィル樹脂
204 ポリイミド樹脂コート層
210 多層ビルドアップ基板
211 コア基板
212 貫通スルーホール
213 ビルドアップ樹脂
214 フィルドビア
215 ソルダーレジスト
216 半田ボール
217 スパイラルビア
218 フィルドスタックビア
219 ビア破断部

Claims (3)

  1. 基板と、
    前記基板に形成されたスルーホールと
    前記スルーホールの近傍の前記基板の表面と前記スルーホールの側壁を覆う第1の導体層と、
    前記スルーホール内に、該スルーホールの中心位置において前記第1の導体層の平坦部の表面より低い位置まで充填されて第1の凹部を形成する樹脂と、
    前記第1の導体層と前記第1の凹部を覆うとともに、前記第1の凹部に対応する部分に形成された第2の凹部を有する第2の導体層と
    前記第2の導体層上に形成される第1の絶縁層と、
    前記第1の絶縁層に形成され、前記第2の凹部を露出させる第1の開口部と、
    前記第1の開口部内に配置され、少なくとも一部が前記第2の凹部内に埋め込まれる第1のフィルドビアと、
    前記第1の絶縁膜及び前記第1のフィルドビア上に形成される第2の絶縁層と、
    前記第2の絶縁層に形成され、前記第1のフィルドビアを露出させる第2の開口部と、
    前記第2の開口部内に配置され、前記第1のフィルドビアに接続される第2のフィルドビアと、
    を備えることを特徴とする配線基板。
  2. 請求項1に記載の配線基板において、
    前記第1のフィルドビアの表面に形成され、前記第2のフィルドビアの少なくとも一部が埋め込まれる第3の凹部をさらに備えることを特徴とする配線基板。
  3. 請求項1または請求項2に記載の配線基板に半導体素子を実装してなる半導体装置。
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