CN110784994B - 印刷电路板结构及其制造方法 - Google Patents
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Abstract
一种印刷电路板结构及其制造方法。一般而言,本揭露提供关于印刷电路板(printed circuit board,PCB)的多个例示实施例。在一实施例中,结构包含PCB,PCB包括具有各自的金属层的多个绝缘层,且此些金属层是配置在绝缘层之间。此些绝缘层的多个第一层的每一者包括第一玻璃纤维含量。此些绝缘层的第二层的每一者具有少于第一玻璃纤维含量的第二玻璃纤维含量。举例来说,在一些实施例中,第二绝缘层不包含玻璃纤维基体。
Description
技术领域
本揭露是关于一种印刷电路板,且特别是印刷电路板结构及其制造方法。
背景技术
在电子工业中,集成电路一般是形成在半导体晶粒上。随着半导体制程的改进,在半导体晶粒上的集成电路的特征是逐渐地变得更小。(具有集成电路的)半导体晶粒通常是封装于包含内连接的封装中。封装的内连接可形成为封装的不可或缺的部分,或可形成为独立于封装的其他组件(例如封装基材)。在封装中的内连接一般于半导体晶粒的集成电路与其他组件之间提供接口。
接着,封装(可能为其他表面装配装置)可附接至印刷电路板(printed circuitboard,PCB)。举例来说,PCB可为任何数目的组件所附接的基板,以形成系统层级的装置。
发明内容
本揭露提出一种结构。前述结构包含印刷电路板(PCB),PCB包括具有各自的多个金属层的多个绝缘层,金属层是配置在绝缘层之间,其中绝缘层的第一层包括第一玻璃纤维含量;以及绝缘层的第二层具有少于第一玻璃纤维含量的第二玻璃纤维含量。
根据本揭露的另一态样,提出一种结构。前述结构包含印刷电路板(PCB),PCB包括第一外绝缘层、第一内绝缘层及第二外绝缘层,第一外绝缘层包括第一玻璃纤维基体,第一内绝缘层不具有玻璃纤维基体,以及第二外绝缘层包括第二玻璃纤维基体。其中,第一内绝缘层是配置在第一外绝缘层及第二外绝缘层间。
根据本揭露的另一态样,提出一种方法。前述方法包含形成印刷电路板(PCB)。形成PCB包括涂覆第二绝缘层在第一绝缘层上及在第一金属层上,第一绝缘层包含玻璃纤维,第一金属层在第一绝缘层上,第二绝缘层为不具玻璃纤维的树脂层。在涂覆第二绝缘层后,沉积第二金属层在第二绝缘层上。以及,连接在第二绝缘层上的第三绝缘层及第二金属层,第三绝缘层包含玻璃纤维。
附图说明
当结合随附附图阅读时,自以下详细描述将最佳地理解本揭露的态样。应注意,根据工业中的标准实务,附图中的各特征并非按比例绘制。实际上,可出于论述清晰的目的任意增减所说明的特征的尺寸。
图1是根据一些实施例的封装的剖视图,且封装是机械地附接及电性耦接至PCB;
图2是根据一些实施例的封装基材的部分的剖视图;
图3是根据一些实施例封装基材的角落部分的布局视图;
图4是根据一些实施例的PCB的部分的剖视图;
图5、图6及图7是根据一些实施例的PCB的部分的布局视图;
图8是根据一些实施例的形成附接至PCB的封装的流程图;
图9是根据一些实施例的形成封装的流程图;
图10是根据一些实施例的形成PCB的流程图。
具体实施方式
须理解的是,以下揭露提供许多不同实施例或例示,以实施发明的不同特征。以下叙述的成份和排列方式的特定例示是为了简化本揭露。这些当然仅是做为例示,其目的不在构成限制。举例而言,第一特征形成在第二特征之上或上方的描述包含第一特征和第二特征有直接附接的实施例,也包含有其他特征形成在第一特征和第二特征之间,以致第一特征和第二特征没有直接附接的实施例。再者,本揭露可重复使用元件标号/文字符号于不同的实施例中。该重复使用的目的在于简化与明确叙述内容,而不具决定不同实施例中特定元件或组合的关系。
此外,空间相对性用语,例如“下方(beneath)”、“在…之下(below)”、“低于(lower)”、“在…之上(above)”、“高于(upper)”等,是为了易于描述附图中所绘示的元素或特征和其他元素或特征的关系。空间相对性用语除了附图中所描绘的方向外,还包含元件在使用或操作时的不同方向。装置可以其他方式定向(旋转90度或在其他方向),而本文所用的空间相对性描述也可以如此解读。
一般来说,本揭露提供关于数个关于印刷电路板(printed circuit board,PCB)的实施例。PCB包含若干的绝缘层及设置在此些绝缘层的相邻对之间的金属层。一些绝缘层分别包含玻璃纤维基体,且此玻璃纤维基体提供结构强度予PCB,而其他绝缘层不包含玻璃纤维基体,且其可容许在此些绝缘层上所形成的金属层内,形成较小宽度及较小间距的金属线。在一些实施例中,具有玻璃纤维基体(例如预浸层)的绝缘层可具有相对大的表面粗糙度。由于大表面粗糙度可避免在绝缘层上的金属(例如来自于金属箔)的完全除去(例如通过蚀刻),以形成金属线,故此大表面粗糙度可避免金属线的间距的缩减。由于大表面粗糙度可导致金属线的缺陷,以致于可实施较大的宽度,以确保金属线的连续性,故此大表面粗糙度可避免金属线的宽度的缩减。不具有玻璃纤维基体的绝缘层可不具这些挑战,因此,在不具有玻璃纤维基体的绝缘层上,金属线的间距及宽度可更小。较小宽度及较小间距的金属线可增加PCB内的金属线的密度,透过PCB,其可增加可布线的信号的数量。其他益处可达成。
一些例示的方法及结构的变化是被揭露。在所属领域中具通常知识者将轻易地理解其他可行的修饰是被考虑作为其他实施例的范围内。虽方法实施例可以特别的顺序做说明,各种其他的方法实施例可以任何逻辑顺序进行,且相较于此处的说明,各种其他的方法实施例可包含较多或较少的步骤。在一些附图中,此处所绘示的元件或特征的一些符号说明可删去,以避免模糊其他的元件或特征,此是为了易于说明附图。
图1是绘示根据一些实施例的封装20的剖视图,且封装20是机械地附接及电性耦接至PCB 22。封装20包含封装基材24及在封装基材24上的一或多个晶粒26。通过封装材料28,如模塑料(molding compound),此一或多个晶粒26是封装在封装基材24上。
封装20可以是任何封装。如图所绘示,封装20包含封装基材24,但此封装基材24可以在其他例示中省略,例如:像是在集成扇出型封装(integrated fan-out package)内,当封装是集成内连接时。通过适合的技术,一或多个晶粒26可机械地附着及电性耦接至封装基材24,其中此或此些晶粒26可包含任何合适的集成电路。举例来说,通过使用覆晶技术,一或多个晶粒26可机械地附接及电性耦接至封装基材24。覆晶互连技术(controlledcollapse chip connects,C4)可实施于一或多个晶粒26上且可用于附接一或多个晶粒26至封装基材24。在另一个例子中,通过粘着剂,一或多个晶粒26可机械地附接至封装基材24,此外,通过打线接合,一或多个晶粒26可电性耦接至封装基材24。可使用任何其他技术于机械附接及电性耦接一或多个晶粒26至封装基材24。如一或多个晶粒26是包含于封装20内,可实施任何技术的接合,如覆晶或打线接合等,以机械附接及电性耦接晶粒26至封装基材24。
在一或多个晶粒26机械附接及电性耦接晶粒26至封装基材24后,一或多个晶粒26是封装在封装基材24上。在一些实施例中,通过封装材料28,如使用压缩成型、转移成型或其他成型技术的模塑料,封装一或多个晶粒26。
封装基材24包含若干金属层,这些金属层包含布线内连接的导通孔及线路。通过金属层的导通孔及线路,封装基材24可再分配及/或内互连各种信号及/或组件。例示的封装基材的额外细节如下所述。
通过焊球30,封装20是机械附接及电性耦接至PCB 22。焊球30是无铅焊料,或者焊球30包含无铅焊料。无铅焊料如锡银铜(Sn-Ag-Cu或SAC)焊料或其他焊料。例如通过印刷、电镀(plating)、蒸镀(evaporation)或其他制程,焊料可以形成在封装基材24的衬垫上。封装20可置于PCB 22上,如此焊料对准PCB 22上各自的衬垫,且进行回焊制程以回焊焊料,借此形成附接封装20至PCB 22的焊球30。多个封装可机械附接及电性耦接PCB。
PCB 22包含多个金属层,每个金属层包含线路,其中通过通孔连接器,此些线路可在多层间内连接。通过通孔连接器及/或线,PCB 22可再分配及/或内连接各种信号及/或组件。具有各种封装的PCB 22可实施系统或系统的部分,前述各种封装是附接至PCB 22。例示PCB的额外细节如下所述。
图2是绘示根据一些实施例的封装基材24的部分的剖视图。封装基材24包含核心40。核心40为封装基材24提供机械强度及刚性。在一些实施例中,核心40是预浸层,或者包含预浸层[预浸层例如为以环氧树脂注射的玻璃纤维基体(例如FR-4)]。在相对侧上,预浸层可具有金属箔(例如铜箔)。通孔可被形成穿过预浸层,并以金属(如铜)镀覆,以形成通孔连接器42。在相对侧上的金属箔可使用微影及蚀刻制程蚀刻,以在相对侧上形成金属线。因此,核心40可包含通孔连接器42,且此通孔连接器42电性耦接至在核心40相对侧上的各种金属线44及46。
接着,形成多个层级的绝缘层及金属层在核心40上。为了便于表示,“前侧”在此是用以代表核心40被一或多个晶粒26附接的一侧,而“后侧”在此是用以代表相对于前侧的核心40的一侧。
如图所示,第一前侧绝缘层50是形成在核心40及金属线44上。在一些实施例中,第一前侧绝缘层50为味之素增层膜(Ajinomoto Build-up Film,ABF)或其他类似材料,且第一前侧绝缘层50是涂覆(如通过积层或其他制程)在核心40及金属线44上。举例来说,使用激光钻孔,形成贯穿第一前侧绝缘层50,并至其下方的金属线44的导通孔开口。例如通过物理气相沈积(physical vapor deposition,PVD),在第一前侧绝缘层50上形成金属晶种层,及在金属晶种层上形成光阻并图案化光阻。进行镀覆制程(如无电电镀或电镀),而形成金属线52及导通孔(非逐个编号),以连结金属线52与其下方的金属线44。接着,例如通过使用湿式剥除制程,除去光阻,并如通过使用湿式蚀刻制程,除去暴露的金属晶种层。金属晶种层可为(或包括)铜、钛、其他金属或前述材料的结合,而金属线52及导通孔可为(或包含)铜、其他金属或前述的结合。在第一前侧绝缘层50及金属线52上,形成第二前侧绝缘层54及具有导通孔的晶粒连结衬垫56。使用相同于所述关于第一前侧绝缘层50及具有导通孔的金属线52的制程,可形成第二前侧绝缘层54及具有导通孔的晶粒连结衬垫56。根据一或多个晶粒26是如何附接至封装基材242,可配置及排列晶粒连结衬垫56。举例来说,晶粒连结衬垫56可被配置及安排,以容纳覆晶连接件、打线接合或其他连接件。
在核心40及金属线46上,形成第一后侧绝缘层60。形成金属线62及导通孔(非逐个编号),以连接金属线62及其下方的金属线46。使用相同于所述关于第一前侧绝缘层50及具有导通孔的金属线52的制程,可形成第一后侧绝缘层60及具有导通孔的金属线62。在第一后侧绝缘层60及金属线62上,形成第二后侧绝缘层64及具有导通孔的焊球垫66。使用如前所述与第一前侧绝缘层50及具有导通孔的金属线52的相同制程,可形成第二后侧绝缘层64及具有导通孔的焊球垫66。根据球栅阵列(ball grid array,BGA)基体,可配置及排列焊球垫66,举例来说,焊球可形成在球栅阵列上。
在形成封装基材24的多个时间点,一或多个晶粒26可附接至封装基材24。举例来说,在进行后侧制程(例如,形成第一后侧绝缘层60及第二后侧绝缘层64、金属线62及焊球垫66)后,一或多个晶粒26可附接(如通过覆晶连接、打线接合等)于封装基材24的前侧。在其他实施例中,在进行后侧制程前,一或多个晶粒26可附接于封装基材24的前侧上。于此些例子中,在进行后侧制程前,一或多个晶粒26可附接于封装基材24的前侧上且是通过封装材料28(如前所述)封装。
封装基材24仅是例示。任何数量的绝缘层与包含金属线及导通孔的金属层可在核心的前侧及/或后侧形成。在一些例示中,封装基材可省略核心或任何相关的组件。根据任何技术,封装基材可通过任何制程形成。
图3是绘示根据一些实施例封装基材24的角落部分24a的布局视图。在一些例示中,封装基材24的布局是矩形的,如正方形或长方形。在此些例子中,角落部分24a代表封装基材24的布局中的四个角落的每一者。在布局中,焊球垫66是以阵列排列。如图绘示,邻近于角落24c,角落部分24a是减少焊球垫66。举例来说,图3绘示两行(row)的减少,然而,在其他例子中,可实施一行的减少或者三行或更多行的减少。在其他例子中,不存在减少数量,且阵列的外侧行及外侧列(columns)形成矩形的形状。再者,虽非必须说明,阵列可包含遍布阵列区域的焊球垫66,或可在一些位置省略焊球垫,例如在封装基材24的布局的中央区域。
如图所示,阵列包含多行(如此处所示,x数目的行)的焊球垫66,其中第一行包含焊球垫66-1j,第二行包含焊球垫66-2j,第三行包含焊球垫66-3j等(其中,依适当的数目,j是指1至y)。阵列包含多列(如此处所示,y数目的列)的焊球垫66,其中第一列包含焊球垫66-i1,第二列包含焊球垫66-i2,第三列包含焊球垫66-i3等(其中,依适当的数目,i是指1至x)。沿着行或沿着列的相邻的焊球垫66间的第一间距P1可实质为200μm至1000μm的范围,例如实质为1000μm。如图3所示,第一间距P1是介于在一列内的焊球垫66-51及焊球垫66-61之间,且是介于在一行内的焊球垫66-61及焊球垫66-62之间。焊球垫66具有第一宽度W1(例如直径),且沿着行或沿着列,焊球垫66与相邻焊球垫66之间具有第一距离S1。第一宽度W1加上第一距离S1等于第一间距P1。第一宽度W1可实质为100μm至600μm的范围,例如实质为600μm,而第一距离S1可为实质为100μm至400μm的范围,例如实质为400μm。虽附图所示的焊球垫66为圆形,焊球垫66可为任何几何形状,例如任何多边形。
图4是绘示根据一些实施例的PCB 22的部分的剖视图。PCB 22包含若干的绝缘层80、84、88、92、96、100、104、108、112、116、120与124及若干的金属层。如图所示的各种金属层包含金属线82、86、90、94、98、102、106、110、114、118与122。在一些例子中,PCB 22包含10至30层具有金属层的不同绝缘层,其中金属层是设置于此些绝缘层的每一相邻对的绝缘层之间。
在一些例子中,一些绝缘层包含玻璃纤维基体,而其他绝缘层不包含玻璃纤维基体,或者具有相较于包含玻璃纤维基体的绝缘层较少的玻璃纤维含量。包含玻璃纤维基体的绝缘层可提供PCB 22机械强度,而不包含玻璃纤维基体的绝缘层可容许合适间距的金属线形成于此些绝缘层上。为了绘示的目的,以下说明或图中所绘示的特定的绝缘层是作为包含或不包含玻璃纤维基体。然而,在各种例子中,任何数量的层及/或组合的层可包含或不包含玻璃纤维基体。
如图4所示,PCB 22的每个绝缘层80、84、96、100、104、108、120及124是玻璃纤维基体,或者或包含玻璃纤维基体。举例来说,每个绝缘层80、84、96、100、104、108、120及124是预浸层,或包含预浸层(预浸层可例如为注射环氧树脂的玻璃纤维基体,如FR-4)。再者,PCB22的每个绝缘层88、92、112及116不包含玻璃纤维基体。举例来说,每个绝缘层88、92、112及116是树脂层,或包含树脂层,如ABF或类似的材料,其可进一步包含或不包含填充材料,如硅石(silica)或类似的材料。
当绝缘层80、84、96、100、104、108、120及124是预浸时,在一或两相对侧上,每个预浸层可初始地具有金属箔(如铜箔)。使用微影或蚀刻制程,每个金属箔是被图案化为相对应的金属线82、94、98、102、106、110及122。在图案化金属箔,以形成对应金属线后,一些预浸层(其将不具有无玻璃纤维基体的中介层)是结合在一起。这些预浸层是对准并挤压在一起,以结合为绝缘层。在所绘示的例子中,具有对应金属线94、98、102、106及110的绝缘层96、100、104、108是结合在一起,其中金属线94、98、102、106及110是形成于绝缘层96、100、104及108上。
在结合此些预浸层后,于此些连接的预浸层的一边上,形成树脂层。树脂层涂覆在连接的预浸的层的此边上。举例来说,使用激光钻孔,介层窗开口可形成穿过树脂层,并至其下方的金属线。例如使用无电电镀(electroless plating)或类似的技术,形成金属晶种层在树脂层上,且在金属晶种层上形成光阻并图案化光阻。进行镀覆制程(如无电电镀或电镀),以形成金属线,并可能地形成导通孔,其中导通开孔是形成来连接金属线与其下方的金属线。接着,如通过湿式剥除制程去除光阻,而如通过湿式蚀刻制程,去除暴露的金属晶种层。金属晶种层可为(或包含)铜、钛、其他金属或前述材料的结合,而金属线及导通孔可为(或包含)铜、其他金属或前述材料的结合。为于后续所形成的树脂层及相关的金属线与导通孔,此制程可被重复。
在形成树脂层及相关的金属线与导通孔,以及可能形成的导通孔后具有图案化金属线的一或多个预浸层可结合至外侧的树脂层,且此外侧树脂层是形成在先前所接合的预浸层上。一或多个预浸层是对准并挤压在一起于外侧的树脂层上,以连结绝缘层。此制程可重复任何数目的次数,以制造具有预浸层及树脂层的任何配置的PCB。
继续图4中绘示的例子,绝缘层112是涂覆于绝缘层108及金属线110上。利用如前所述的晶种层、微影及镀覆,形成金属线114,其中金属线114具有或不具有贯通绝缘层112的导通孔。然后,绝缘层116是涂覆于绝缘层112及金属线114上,并形成具有或不具有贯通绝缘层116的导通孔的金属线118。接着,绝缘层120与124是对齐绝缘层96、100、104、108、112及116,并被挤压,以与绝缘层96、100、104、108、112、116、120及124结合在一起,其中绝缘层120与124具有形成于其上的相对应的金属线122。
之后,绝缘层92是涂覆于绝缘层96及金属线94上。形成金属线90,其中金属线90具有或不具有贯通绝缘层92的导通孔。接着,绝缘层88是涂覆于绝缘层92及金属线90上,并形成具有或不具有贯通绝缘层88的导通孔的金属线86。之后,绝缘层80与84是对齐绝缘层88、92、96、100、104、108、112、116、120及124,并被挤压,以与绝缘层80、84、88、92、96、100、104、108、112、116、120及124结合在一起,其中绝缘层80与84具有形成于其上的相对应的金属线82。
在一些例子中,具有玻璃纤维基体的每个绝缘层的厚度大于不具有玻璃纤维基体的每个绝缘层的厚度。举例来说,在图4中,绝缘层108(具有玻璃纤维基体)具有第一厚度T1,且绝缘层112(不具有玻璃纤维基体)具有第二厚度T2。在一些实施例中,第一厚度T1大于第二厚度T2。在一些实施例中,第一厚度T1的范围实质为100μm至200μm,第二厚度T2的范围实质为10μm至100μm。
在连接绝缘层后,形成贯通于绝缘层的通孔连接器126。举例来说,使用钻孔技术,形成通过连接的绝缘层的孔洞。在形成孔洞后,连接的绝缘层可以金属(如铜及/或锡)镀覆。镀覆在孔洞内形成通孔连接器126,且亦可在连接的绝缘层的外表面上形成金属层。图案化外表面上的金属层。在外表面上,图案化具有金属线的焊球垫128,其中金属线连接焊球垫128至通孔连接器126。在另一外表面上,图案化金属线130或其他图案。通过微影与蚀刻制程,及/或微影制程与沉积金属的镀覆,可实施具有金属线的焊球垫128及/或金属线130的图案化。前述的焊球垫128及/或金属线130是在外表面上。
焊罩(Solder masks)[或焊阻(solder resists)]132及134形成于各自连接的绝缘层外表面上。可图案化焊罩132及134,以暴露其下方的金属图案。举例来说,如图所绘示,使用微影制程图案化焊罩132,以定义暴露焊球垫128的开口136。
图5是绘示根据一些实施例的PCB 22的部分22a的布局视图。此布局视图为具玻璃纤维基体的绝缘层的布局的一例示,例如预浸层。图5是绘示其上具有金属线94的绝缘层96作为一例示,前述的金属线94是在绝缘层96上。每个金属线94具有最小第二宽度W2。相邻的金属线94具有最小第二距离S2及最小第二间距P2。
图6是绘示根据一些实施例的PCB 22的部分22b的布局示意图。前述的布局为不具玻璃纤维基体的绝缘层92的布局的一例示,例如树脂层。图6是绘示具有金属线90的绝缘层92作为一例示,前述的金属线90是在绝缘层92上。每个金属线90具有第三宽度W3。相邻的金属线90具有第三距离S3及第三间距P3。
相较于不包含玻璃纤维基体的绝缘层,包含玻璃纤维基体的绝缘层可具有更大表面粗糙度。举例来说,预浸层的表面粗糙度的范围可实质为自1μm均方根(root meansquare,RMS)至10μm RMS,而ABF层的表面粗糙度的范围可实质为0.05μm RMS至0.5μm RMS。为测量在绝缘层上所形成的金属线的间距及宽度,具玻璃纤维基体的绝缘层的表面粗糙度可被限制。为助于确保具玻璃纤维基体的绝缘层上的金属线的连续性与适当的电流,由于绝缘层的表面粗糙度可造成金属线中的缺陷的缘故,金属线的最小宽度(例如最小第二宽度W2)是相对地大的。类似地,由于具玻璃纤维基体的绝缘层的表面粗糙度,金属的蚀刻更加困难,以由一些位置完全地去除金属,故在金属线间的最小距离(例如最小第二距离S2)是相对地大,以助于确定足够的金属是被去除,而避免金属线之间的短路。
相反地,于在绝缘层上形成金属线时,不包含玻璃纤维基体的绝缘层的表面粗糙度不产生此些相同的挑战。因此,在不包含玻璃纤维基体的绝缘层上所形成的金属线可具有较小的宽度,且于相邻的金属线间可具有较小的距离。如图5及图6所示,最小第二宽度W2实质为25μm,而第三宽度W3可实质为20μm或更小(例如:实质为10μm或更小),像是范围实质自10μm至20μm(或者在一些实施例中,大于20μm)。类似地,最小第二距离S2实质为25μm,而第三距离S3可实质为20μm或更小(例如:实质为10μm或更小)(或在一些实施例中,大于20μm),像是范围实质自10μm至20μm。因此,可提升于不包含玻璃纤维基体的绝缘层上的金属线的密度。
在一些例子中,具玻璃纤维基体的绝缘层是作为PCB 22最外层的绝缘层(例如绝缘层80及124)。借着具有含各自的玻璃纤维基体的最外层绝缘层,可在PCB 22的外部分提供机械强度。举例来说,绝缘层可对附接至焊球的衬垫提供更多的机械强度。具玻璃纤维基体的绝缘层可具有低热膨胀系数(coefficient of thermal expansion,CTE)。低CTE可减少在附接至封装的焊球上的压力。因此,焊球连接可靠度风险(joint reliability risk)可最小化。
在一些例子中,不具玻璃纤维基体的绝缘层可组成为在PCB 22中高达一半的绝缘层。举例来说,如果PCB 22包含10层绝缘层,其中5层的绝缘层可包含玻璃纤维基体,而高达5层的绝缘层可省略玻璃纤维基体。类似地,举例来说,若PCB 22包含30层绝缘层,其中15层的绝缘层可包含玻璃纤维基体,而高达15层的绝缘层可省略玻璃纤维基体。在其他例子中,不具玻璃纤维基体的绝缘层可组成为在PCB 22中任何数目的绝缘层。
图7是绘示根据一些实施例的PCB 22的部分22c的布局示意图。在布局中,焊球垫128是配置在包含行(如此处所示,x数目的行)及列(如此处所示,y数目的列)的阵列中。焊球垫128的阵列与在封装基材24上的焊球垫128的阵列相对应。如图所示,对应于封装20的角落部分为减数的焊球垫128。举例来说,图7是绘示两行的减少,然而在其他例子中,可实施一行的减少或者两或三行的减少。在其他例子中,无呈现减少,且阵列外侧的行及列可形成为矩形。再者,虽非必须说明,阵列可包含遍布阵列区域的焊球垫128,或可在一些位置(如在阵列的布局的中央区域内)省略焊球垫。
如图所示,阵列包含多行的焊球垫128,其中第一行包含焊球垫128-1j,第二行包含焊球垫128-2j,第三行包含焊球垫128-3j等(其中,依适当的数目,j是指1至y)。阵列包含多列的焊球垫128,其中第一列包含焊球垫128-i1,第二列包含焊球垫128-i2,第三列包含焊球垫128-i3等(其中,依适当的数目,i是指1至x)。每个焊球垫128透过各自的开口136被暴露出,其中开口136是穿过焊罩132。第一间距P1是介于沿者行或沿着列的相邻的焊球垫128之间及/或相邻的开口136之间。
焊球垫128具有第四宽度W4(如直径)。开口136具有第五宽度W5(如直径)。第五宽度W5较第四宽度W4大。在一些例子中,第四宽度W4的范围实质为自90μm至550μm,例如实质为500μm,而第五宽度W5的范围实质为自150μm至600μm,例如实质为575μm。虽图绘示为圆形,焊球垫128及开口136可为任何几何形状,例如任何多边形。
焊球垫128的边缘及各自的开口136的侧壁之间定义出间隙。在焊球垫128的边缘及开口136的侧壁之间,空隙具有第四距离S4。在一些例子中,第四距离S4的范围实质为自25μm至60μm,例如实质为30μm。在其他例子中,遍布阵列的开口136可具有不同的直径,及/或在开口136内形成的空隙的距离可为相等的或多样化的。
如绘示及说明所示,焊球垫128为无焊罩定义的垫。如图所示,开口136是大于焊球垫128的区域,且此形成空隙于焊球垫128的边缘及开口136的侧壁之间。在其他例子中,焊球垫可为焊罩定义的垫。在这些例子中,开口136定义焊球垫的区域,而焊球垫是形成于此区域上。
图8是绘示根据一些实施例的形成附接至PCB的封装的流程图。在操作202中,形成封装,例如后续参阅图9的说明。在操作204中,形成PCB,例如参阅图10后续的说明。在操作206中,附接封装至PCB。举例来说,在封装及/或PCB上的焊球垫上可形成焊料。封装可置于PCB上且是对齐的,故在封装上的焊球垫对齐在PCB上的合适的焊球垫,且封装是以设置于此些焊球垫之间的焊料来对齐。接着,回焊焊料,以在封装的焊球垫及PCB的焊球垫间形成更固定的机械与电性附接。
图9是绘示根据一些实施例的形成封装的流程图。在操作222中,形成具有通孔连接器的核心。核心的形成可对应于图2前述的内容。在操作224中,进行前侧制程,以在核心的前侧上形成具有一或多层金属层的一或多层的绝缘层。对应于图2前述的内容,在前侧上可形成任何数目的绝缘层及金属层。在操作226中,进行后侧制程,以在核心的后侧上形成具有一或多层金属层的一或多层的绝缘层。对应于图2前述的内容,在后侧上可形成任何数目的绝缘层及金属层。在前侧或后侧上的绝缘层、设置在绝缘层内的金属层及核心形成封装基材。在操作228中,附接一或多个晶粒于封装基材的前侧,如图2的上述说明。在操作230中,一或多个晶粒是封装在封装基材的前侧上。举例来说,封装材料(例如模制化合物)可用于封装一或多个晶粒,譬如使用压缩模制、转移模制或其他模制的制程。
图10是绘示根据一些实施例的形成PCB的流程图。在操作242中,在包含玻璃纤维基体的绝缘层上形成金属层。如图4的上述说明,金属层(例如具有图案化的金属线)可在包含玻璃纤维基体的绝缘层上形成。譬如绝缘层80、84、96、100、104、108、120与124及对应的金属线82、94、98、102、106、110与122。
在操作244中,包含玻璃纤维基体的一些绝缘层(具有金属层)可结合在一起,如图4的上述说明,例如绝缘层96、100、104与108及对应的金属线94、98、102、106与110。在操作246中,形成不包含玻璃纤维基体的绝缘层,在操作246的第一例子中,在不包含玻璃纤维基体的绝缘层上,如图4的上述说明,譬如绝缘层112。在操作248中,在不包含玻璃纤维基体的绝缘层上形成金属层,如图4的上述说明,如金属线114绝缘层112上。可接着重复操作246及248,以依序形成额外的一或多层不具玻璃纤维基体的绝缘层,以及在先前所形成的不具玻璃纤维基体的绝缘层上的金属层,对应于图7前述的内容,譬如绝缘层116及金属层118。
在操作250中,包含玻璃纤维基体的一或多层的绝缘层(具有金属层)是与外侧不包含玻璃纤维基体的绝缘层结合在一起,如图4的上述说明,譬如绝缘层120及124与相对应的金属线122。接着,可重复操作246、248及250(在操作246、248及250的重复中,操作246及248可被重复数次)。在图4的说明内容中,重复操作246及248,以形成绝缘层92与88及金属线90与86,并重复操作250,以结合绝缘层84与80。此些操作可重复任何数目的次数,以形成具有任何结构的PCB。
在操作252中,形成通孔连接器,且此通孔连接器穿透所结合的绝缘层,如图4的上述说明。通孔连接器的形成还包含在结合的绝缘层的外表面上形成金属层。在操作254中,在外表面上形成焊罩,且图案化焊罩以暴露焊球垫。
一些实施例可达成多个优点。如说明所述,一些例子可使在PCB中较小间距及较小宽度的金属线是可能的。较小间距及较小宽度的金属线可容许在PCB中较高密度的线路。较高的密度可容许更多的信号(例如输入/输出信号)被传送通过PCB。此外,可实施对PCB具有足够机械强度的一些例子。通过实施具有前述的玻璃纤维基体的层,焊球连接可靠度的问题可被减少。
一些实施例是一种结构。前述结构包含印刷电路板(PCB),PCB包括具有各自的多个金属层的多个绝缘层,金属层是配置在绝缘层之间,其中绝缘层的第一层包括第一玻璃纤维含量;以及绝缘层的第二层具有少于第一玻璃纤维含量的第二玻璃纤维含量。
在一实施例中,第二玻璃纤维含量是实质为零。在一实施例中,绝缘层的第二层是树脂层。在一实施例中,绝缘层的第二层是味之素增层膜(Ajinomoto Build-up Film,ABF)。在一实施例中,绝缘层的第二层包含填充材料。在一实施例中,绝缘层的第二层是不具有填充材料。在一实施例中,绝缘层的第一层是预浸层。在一实施例中,金属层的第一金属层是配置在绝缘层的第一层的一层上,金属层的第二金属层是配置在绝缘层的第二层上,在第一金属层内的金属线的第一间距是大于第二金属层内的金属线的第二间距。
在一实施例中,金属层的第一金属层是配置在绝缘层的第一层的一层上,金属层的第二金属层是配置在绝缘层的第二层上,在第一金属层内的金属线的第一宽度是大于第二金属层内的金属线的第二宽度。在一实施例中,金属层的第一金属层是配置在绝缘层的第二层上。第一金属层内的金属线的宽度是等于或小于10微米(μm)。第一金属层内相邻金属线之间的距离是等于或小于10微米。在一实施例中,绝缘层的最外层分别包含玻璃纤维基体,绝缘层的第二层是配置在绝缘层的最外层之间。
另一实施例是一种结构。前述结构包含印刷电路板(PCB),PCB包括第一外绝缘层、第一内绝缘层及第二外绝缘层,第一外绝缘层包括第一玻璃纤维基体,第一内绝缘层不具有一玻璃纤维基体,以及第二外绝缘层包括第二玻璃纤维基体。其中,第一内绝缘层是配置在第一外绝缘层及第二外绝缘层间。
在一实施例中,PCB还包含第二内绝缘层。第二内绝缘层包括第三玻璃纤维基体,第二内绝缘层配置在第一外绝缘层及第二外绝缘层间。在一实施例中,包含多个第一金属线的第一金属层是在第一内绝缘层上,第一距离是在第一金属线间。包含第二金属线的第二金属层是在第二内绝缘层上,第二距离是在第二金属线间。以及,第一距离是小于第二距离。在一实施例中,第一距离是10微米或更小。在一实施例中,第一外绝缘层是第一预浸层。第一内绝缘层是味之素增层膜(ABF)层。以及,第二绝缘层是第二预浸层。在一实施例中,上述结构还包含封装及焊球。封装包含一或多个晶粒。焊球附接至封装及印刷电路板。
再更进一步的实施例为一方法。前述方法包含形成印刷电路板(PCB)。形成PCB包括涂覆第二绝缘层在第一绝缘层上及在第一金属层上,第一绝缘层包含玻璃纤维,第一金属层在第一绝缘层上,第二绝缘层为不具玻璃纤维的树脂层。在涂覆第二绝缘层后,沉积第二金属层在第二绝缘层上。以及,连接在第二绝缘层上的第三绝缘层及第二金属层,第三绝缘层包含玻璃纤维。
在一实施例中,第一绝缘层及第三绝缘层是由预浸形成。第二绝缘层是由味之素增层膜(ABF)形成。在一实施例中,第一金属层包含第一金属线,第一距离及第一间距是在第一金属线的相邻对之间。以及,第二金属层包含第二金属线,第二距离及第二间距是在第二金属线的相邻对之间,第一距离大于第二距离,第一间距大于第二间距。
前述多个实施方式的特征可使本技术领域中具有通常知识者更佳地理解本揭露的各个态样。本技术领域中具有通常知识者应可了解,为了达到相同的目的及/或本揭露的实施方式的相同优点,其可利用本揭露为基础,进一步设计或修饰其他制程及结构。在本技术领域中具有通常知识者亦应了解,这样的均等结构并未背离本揭露的精神及范围,而在不背离本揭露的精神及范围下,本技术领域中具有通常知识者可在此进行各种改变、替换及修正。
Claims (20)
1.一种印刷电路板结构,其特征在于,该印刷电路板结构包含:
一印刷电路板,包括具有各自的多个金属层的多个绝缘层,所述多个金属层是配置在所述多个绝缘层之间,其中
所述多个绝缘层的多个第一层的每一者包括一第一玻璃纤维含量,所述多个第一层的一者位于所述多个第一层的另一者上,所述多个第一层的该者与所述多个第一层的该另一者之间无介入绝缘层;
所述多个绝缘层的一第二层具有少于该第一玻璃纤维含量的一第二玻璃纤维含量,所述第二层位于所述多个第一层的该者上;以及
所述多个第一层的又一者位于所述第二层上。
2.根据权利要求1所述的印刷电路板结构,其特征在于,其中该第二玻璃纤维含量是实质为零。
3.根据权利要求1所述的印刷电路板结构,其特征在于,其中所述多个绝缘层的该第二层是一树脂层。
4.根据权利要求1所述的印刷电路板结构,其特征在于,其中所述多个绝缘层的该第二层是味之素增层膜。
5.根据权利要求1所述的印刷电路板结构,其特征在于,其中所述多个绝缘层的该第二层包含一填充材料。
6.根据权利要求1所述的印刷电路板结构,其特征在于,其中所述多个绝缘层的该第二层是不具有一填充材料。
7.根据权利要求1所述的印刷电路板结构,其特征在于,其中所述多个绝缘层的所述多个第一层的每一者是一预浸层。
8.根据权利要求1所述的印刷电路板结构,其特征在于,其中所述多个金属层的一第一金属层是配置在所述多个绝缘层的所述多个第一层的一层上,所述多个金属层的一第二金属层是配置在所述多个绝缘层的该第二层上,在该第一金属层内的多个金属线的一第一间距是大于该第二金属层内的多个金属线的一第二间距。
9.根据权利要求1所述的印刷电路板结构,其特征在于,其中所述多个金属层的一第一金属层是配置在所述多个绝缘层的所述多个第一层的一层上,所述多个金属层的一第二金属层是配置在所述多个绝缘层的该第二层上,在该第一金属层内的一金属线的一第一宽度是大于该第二金属层内的一金属线的一第二宽度。
10.根据权利要求1所述的印刷电路板结构,其特征在于,其中
所述多个金属层的一第一金属层是配置在所述多个绝缘层的该第二层上;
该第一金属层内的一金属线的一宽度是等于或小于10微米;以及
该第一金属层内相邻金属线之间的一距离是等于或小于10微米。
11.根据权利要求1所述的印刷电路板结构,其特征在于,其中所述多个绝缘层的多个最外层分别包含一玻璃纤维基体,所述多个绝缘层的该第二层是配置在所述多个绝缘层的所述多个最外层之间。
12.一种印刷电路板结构,其特征在于,该印刷电路板结构包含:
一印刷电路板,包括:
多个第一外绝缘层,每一该多个第一外绝缘层包括一第一玻璃纤维基体,该多个第一外绝缘层的一者是直接位于该多个第一外绝缘层的另一者上;
至少一第一内绝缘层,位于该多个第一外绝缘层的该者上,其中该至少一第一内绝缘层不具有一玻璃纤维基体;以及
一第二外绝缘层,包括一第二玻璃纤维基体,其中该第一内绝缘层是配置在该第一外绝缘层及该第二外绝缘层间。
13.根据权利要求12所述的印刷电路板结构,其特征在于,其中该印刷电路板还包含一第二内绝缘层,该第二内绝缘层包括一第三玻璃纤维基体,该第二内绝缘层配置在该多个第一外绝缘层及该第二外绝缘层间。
14.根据权利要求13所述的印刷电路板结构,其特征在于,其中
包含多个第一金属线的一第一金属层是在该至少一第一内绝缘层上,一第一距离是在所述多个第一金属线间;
包含多个第二金属线的一第二金属层是在该第二内绝缘层上,一第二距离是在所述多个第二金属线间;以及
该第一距离是小于该第二距离。
15.根据权利要求14所述的印刷电路板结构,其特征在于,其中该第一距离是10微米或更小。
16.根据权利要求12所述的印刷电路板结构,其特征在于,其中
每一该多个第一外绝缘层是一第一预浸层;
该至少一第一内绝缘层是一味之素增层膜层;以及
该第二外绝缘层是一第二预浸层。
17.根据权利要求12所述的印刷电路板结构,其特征在于,还包含:
包含一或多个晶粒的一封装;以及
附接至该封装及该印刷电路板的多个焊球。
18.一种印刷电路板结构的制造方法,其特征在于,该印刷电路板结构的制造方法包含:
形成一印刷电路板,包括:
涂覆一第二绝缘层在多个第一绝缘层上及在多个第一金属层上,该多个第一绝缘层包含玻璃纤维,该多个第一金属层分别在该多个第一绝缘层上,该第二绝缘层为不具玻璃纤维的一树脂层,该多个第一绝缘层的一者是直接位于该多个第一绝缘层的另一者上;
在涂覆该第二绝缘层后,沉积一第二金属层在该第二绝缘层上;以及
连接在该第二绝缘层上的一第三绝缘层及该第二金属层,该第三绝缘层包含玻璃纤维。
19.根据权利要求18所述的印刷电路板结构的制造方法,其特征在于,其中
该多个第一绝缘层及该第三绝缘层的每一者是由预浸形成;以及
该第二绝缘层是由一味之素增层膜形成。
20.根据权利要求18所述的印刷电路板结构的制造方法,其特征在于,其中
该多个第一金属层的一者包含多个第一金属线,一第一距离及一第一间距是在所述多个第一金属线的相邻对之间;以及
该第二金属层包含多个第二金属线,一第二距离及一第二间距是在所述多个第二金属线的相邻对之间,该第一距离大于该第二距离,该第一间距大于该第二间距。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16/051,127 US10506712B1 (en) | 2018-07-31 | 2018-07-31 | Printed circuit board |
US16/051,127 | 2018-07-31 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN110784994A CN110784994A (zh) | 2020-02-11 |
CN110784994B true CN110784994B (zh) | 2022-02-22 |
Family
ID=68766258
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201910299790.0A Active CN110784994B (zh) | 2018-07-31 | 2019-04-15 | 印刷电路板结构及其制造方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US10506712B1 (zh) |
CN (1) | CN110784994B (zh) |
TW (1) | TWI708335B (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11476707B2 (en) * | 2020-10-06 | 2022-10-18 | Apple Inc. | Wireless power system housing |
JP2022119655A (ja) * | 2021-02-04 | 2022-08-17 | イビデン株式会社 | 配線基板 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69936235T2 (de) * | 1998-02-26 | 2007-09-13 | Ibiden Co., Ltd., Ogaki | Mehrschichtige Leiterplatte mit gefüllten Kontaktlöchern |
US6323435B1 (en) * | 1998-07-31 | 2001-11-27 | Kulicke & Soffa Holdings, Inc. | Low-impedance high-density deposited-on-laminate structures having reduced stress |
DE60232383D1 (de) * | 2001-03-14 | 2009-06-25 | Ibiden Co Ltd | Mehrschichtige Leiterplatte |
KR20130036599A (ko) * | 2011-10-04 | 2013-04-12 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조방법 |
KR20140047967A (ko) * | 2012-10-15 | 2014-04-23 | 삼성전기주식회사 | 다층형 코어리스 인쇄회로기판 및 그 제조 방법 |
KR102054967B1 (ko) * | 2012-12-28 | 2019-12-12 | 삼성전기주식회사 | 절연 재료, 이를 포함하는 절연층 조성물, 및 상기 절연층 조성물을 이용한 기판 |
JP2014232837A (ja) * | 2013-05-30 | 2014-12-11 | イビデン株式会社 | 配線板 |
KR20150047879A (ko) * | 2013-10-25 | 2015-05-06 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조방법 |
EP2940729A1 (en) * | 2014-04-28 | 2015-11-04 | AT & S Austria Technologie & Systemtechnik Aktiengesellschaft | Electronic assembly comprising a carrier structure made from a printed circuit board |
KR20150135046A (ko) * | 2014-05-23 | 2015-12-02 | 삼성전기주식회사 | 패키지 기판, 패키지 기판의 제조 방법 및 이를 포함하는 적층형 패키지 |
JP6298722B2 (ja) * | 2014-06-10 | 2018-03-20 | 新光電気工業株式会社 | 配線基板、半導体装置及び配線基板の製造方法 |
US9357640B2 (en) * | 2014-09-22 | 2016-05-31 | Oce'-Technologies B.V. | Method of manufacturing a multi-layer printed circuit board |
KR20170002179A (ko) * | 2015-06-29 | 2017-01-06 | 삼성전기주식회사 | 인쇄회로기판 및 인쇄회로기판의 제조방법 |
CN105307386B (zh) * | 2015-09-15 | 2018-07-06 | 三星半导体(中国)研究开发有限公司 | 印刷电路板以及包括其的半导体封装件 |
JP6751910B2 (ja) * | 2016-10-05 | 2020-09-09 | パナソニックIpマネジメント株式会社 | 多層プリント配線板、多層プリント配線板の製造方法 |
JP7492807B2 (ja) * | 2016-12-06 | 2024-05-30 | Jx金属株式会社 | 表面処理銅箔、キャリア付銅箔、積層体、プリント配線板の製造方法及び電子機器の製造方法 |
-
2018
- 2018-07-31 US US16/051,127 patent/US10506712B1/en active Active
-
2019
- 2019-04-11 TW TW108112750A patent/TWI708335B/zh active
- 2019-04-15 CN CN201910299790.0A patent/CN110784994B/zh active Active
- 2019-11-04 US US16/673,813 patent/US10912194B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
TW202008527A (zh) | 2020-02-16 |
US10912194B2 (en) | 2021-02-02 |
TWI708335B (zh) | 2020-10-21 |
US10506712B1 (en) | 2019-12-10 |
US20200077515A1 (en) | 2020-03-05 |
CN110784994A (zh) | 2020-02-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
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GR01 | Patent grant | ||
GR01 | Patent grant |