CN110729254B - 封装体的接着结构及其制造方法 - Google Patents

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Abstract

一种封装体的接着结构及其制造方法。本揭露内容大致上提供了示例性的实施方式，其关于可能接着至印刷电路板(PCB)的封装体。在一实施方式中，结构包括封装体。封装体包括一个或多个晶粒，和在封装体的外表面上的金属焊垫。至少一些金属焊垫是第一焊球焊垫。结构还包括多个接脚，且多个接脚中的每个接脚接着至金属焊垫中的一相应的金属焊垫。

Description

封装体的接着结构及其制造方法
技术领域
本揭示内容是关于半导体装置的构装。
背景技术
在电子产业中，一般而言，集成电路形成在半导体晶粒上。在半导体晶粒上的集成电路的特征随着半导体制程上的进展逐渐变小。半导体晶粒(具有集成电路)通常封装在包含互连结构的封装体中。封装体的互连结构可以形成为封装体的整体的部分，或者可以独立于封装体的其他组件(诸如封装基板)而形成。封装体内的互连结构通常提供介于半导体晶粒的集成电路和其他组件之间的介面。
封装体，以及可能的其他表面安装装置，可以之后接着至印刷电路板(PCB)。例如，印刷电路板可以是接着任意数量的组件的基板，以形成系统级装置。
发明内容
本揭示内容的一些实施方式提供了一种封装体的接着结构，包含封装体以及多个接脚。封装体包含：至少一个晶粒、多个第一焊球金属焊垫、和多个接脚金属焊垫。多个第一焊球金属焊垫在封装体的外表面上。多个接脚金属焊垫在封装体的外表面上。多个接脚中的每个接脚接着至多个接脚金属焊垫中的一相应的接脚金属焊垫。
本揭示内容的另一些实施方式提供了一种封装体的接着结构，包含：封装体、印刷电路板、多个焊球、以及多个接脚。封装体包含一个或多个晶粒。多个焊球设置在介于封装体和印刷电路板之间，多个焊球接着至封装体和印刷电路板。多个接脚设置在介于封装体和印刷电路板之间，多个接脚接着至封装体。
本揭示内容的另一些实施方式提供了一种封装体的接着结构的制造方法，包含：设置焊料在封装体的一侧上的多个第一焊垫上，封装体包括一个或多个晶粒；以及将多个接脚接着至封装体的此侧上的多个第二焊垫上。
附图说明
本揭示内容的各方面，可由以下的详细描述，并与所附附图一起阅读，而得到最佳的理解。值得注意的是，根据业界的标准惯例，各个特征并未按比例绘制。事实上，为了清楚地讨论，各个特征的尺寸可能任意地增加或减小。
图1是根据一些实施方式，机械地接着并电性耦合至印刷电路板的封装体的截面图；
图2是根据一些实施方式，封装基板的一部分的截面图；
图3是根据一些实施方式，封装基板的拐角部分的布局图；
图4是根据一些实施方式，印刷电路板的一部分的截面图；
图5是根据一些实施方式，印刷电路板的一部分的布局图；
图6A和图6B是根据一些实施方式，机械地接着和电性耦合至印刷电路板的封装体的截面图；
图7是根据一些实施方式，形成接着至印刷电路板的封装体的流程图；
图8是根据一些实施方式，形成封装体的流程图；
图9是根据一些实施方式，形成印刷电路板的流程图。
具体实施方式
之后的揭示内容提供了许多不同的实施方式或实施例，以实现所提供的标的的不同的特征。以下描述组件和配置的具体实施例，以简化本揭示内容。这些当然仅是实施例，并不意图限定。例如，在随后的描述中，第二特征形成于第一特征的上方、或是高于第一特征，可能包括其中第一和第二特征形成直接接触的实施方式，并且还可能形成附加的特征在介于第一和第二特征之间，因此可能包括第一和第二特征不为直接接触的实施方式。此外，本揭示内容可能在各个实施例中重复标示数字和/或字母。这样的重复，是为了是简化和清楚起见，并不是意指所讨论的各个实施方式之间和/或配置之间的关系。
此外，为了便于描述一个元件或特征与另一个元件或特征之间，如附图中所绘示的关系，在此可能使用空间上的相对用语，诸如“之下”、“下方”、“低于”、“之上”、“高于”、和类似用语。除了图示中绘示的方向之外，空间上的相对用语旨在涵盖装置在使用中或操作中的不同方向。设备可能有其他方向(旋转90度或其他方向)，并且此处所使用的空间上相对用语也可能相应地进行解释。
大致上，本揭示内容提供了关于可能接着至印刷电路板(PCB)的封装体的示例性的实施方式。在一些实施例中，封装体和印刷电路经板由使用焊料(例如：焊球)来接着。印刷电路板和封装体各具有焊垫，其接着至焊料。一些焊垫，诸如在封装体布局的拐角处的焊垫，具有接着至其上的相应的接脚。在回焊的制程期间，接脚可以减少在印刷电路板上封装体的塌陷。减少塌陷可以降低焊料的桥接和短路的风险，特别是在封装体的布局的外部部分之处。桥接和短路的风险可能是由于焊料的侧向凸出引起的，肇因于在回焊期间焊料由于塌陷而高度变低。其他的益处也可能实现。
在此描述了示例性方法和结构的一些变化。本领域普通技术人员将容易地理解，可能在其他实施方式的范围内构思其他修改。虽然方法实施方式可能以特定的顺序描述，但是可能以任何逻辑顺序执行各种其他方法实施方式，并且可以包括并本文所述的更少或更多的步骤。在一些附图中，可能省略其中所示的组件或特征的标示数字，以避免模糊其他组件或特征；这是为了易于描述这些附图。
图1绘示了根据一些实施方式，封装体20的截面图，封装体20机械地接着且电性耦合至印刷电路板22。封装体20包括封装基板24和在封装基板24之上的一个或多个晶粒26。经由封装物(encapsulant)28，诸如模塑化合物，一个或多个晶粒26包封在封装基板24之上。
封装体20可以是任何封装体。如图所示，封装体20包括封装基板24，但是在其他的实施例中，这样的封装基板可以省略，诸如当封装体具有集成的互连结构时，例如在集成扇出型封装体。一个或多个晶粒26，其可以包括任何合适的集成电路，可以经由任何合适的技术，机械地接着和电性耦合至封装基板24。例如，可以使用覆晶技术，将一个或多个晶粒26机械地接着或电性耦合至封装基板24。可以在一个或多个晶粒26之上执行控制塌陷高度晶片连接(Controlled collapse chip connects，C4)，并且可以用来将一个或多个晶粒26接着至封装基板24。在另一个实施例中，一个或多个晶粒26可以经由黏合剂而机械地接着至封装基板24，并且可以经由打线接合而电性耦合至封装基板24。可以使用任何其他技术，将一个或多个晶粒26机械地接着和电性耦合至封装基板24。如果在封装体20内包括多于一个晶粒26，则可以执行例如覆晶技术、打线接合等任何技术的组合，以将晶粒26机械地接着和电性耦合至封装基板24。
在将一个或多个晶粒26机械地接着和电性耦合至封装基板24之后，将一个或多个晶粒26包封在封装基板24之上。在一些实施例中，经由使用压缩模塑、转移模塑、或其他模塑制程的模塑化合物，将一个或多个晶粒26包封。
封装基板24包括多个金属层，包括导孔和线路，用于布线互连结构。封装基板24可以通过金属层的导孔和/或线路，重新分布和/或互相连接各种讯号和/或组件。以下描述示例性封装基板的其他细节。
封装体20经由焊球30，机械地接着和电性耦合至印刷电路板22。焊球30是或包括无铅焊料，诸如锡、银、铜(Sn-Ag-Cu或SAC)，或其他焊料。焊料可以形成在封装基板24的焊垫之上，诸如经由印刷、镀、蒸发、或其他制程。封装体20可以放置在印刷电路板22之上，使得焊料与印刷电路板22上的相应的焊垫对准，并且可以执行回焊制程以回焊焊料，从而形成焊球30，焊球30将封装体20接着至印刷电路板22。多个封装体可以机械地接着和电性耦合至印刷电路板22。
此外，接脚32在封装体20上的不同位置处接着至封装体20，诸如在封装体20的布局中的外部区域，例如在拐角处。每个接脚32包括刚性材料，诸如含金属材料，其具有的熔点高于焊球30所用的焊料的熔点。在一些实施例中，接脚32是铜、镀金铜、或类似物。接脚32可以接着至封装基板24的焊垫之上，诸如经由将接脚32焊接至相应的焊垫，或经由将接脚32金属接合至相应的焊垫。在焊球30的回焊期间，接脚32可以为封装体20提供机械的支撑框架，以预防封装体20的塌陷。随后描述接脚32的附加细节。
印刷电路板22包括多个金属层，每个金属层包括线路，线路可能经由通孔连接器(through-hole connectors)在层之间互相连接。经由通孔连接器和/或线路，印刷电路板22可以重新分布和/或互相连接各种讯号和/或组件。具有接着各种封装体的印刷电路板22可能实施为系统或系统的一部分。以下描述示例性印刷电路板的附加细节。
图2绘示封装基板24的一部分的截面图。封装基板24包括核心40。核心40提供了封装基板24的机械强度和刚性。在一些实施方式中，核心40是或包括预浸材料(pre-preg，例如注入有环氧树脂的玻璃纤维基质，诸如FR-4)的层。预浸材料的层可以在相对侧上具有金属箔(例如：铜箔)。通孔可以穿过预浸材料的层和镀以金属(例如：铜)而形成，以形成通孔连接器42。可以利用光刻和蚀刻制程，蚀刻相对侧上的金属箔，以在相对侧上形成金属线。因此，核心40可以包括通孔连接器42，其电性耦合至核心40的相对侧上的各个金属线44、46。
然后在核心40之上形成不同层级的绝缘层和金属层。为了方便起见，这里使用“前侧”来表示核心40的将要接着一个或多个晶粒26的一侧，并且这里使用“背侧”来表示核心40的与前侧相对的那一侧。
如图所示，第一前侧绝缘层50形成在核心40和金属线44之上。在一些实施例中，第一前侧绝缘层50，是味之素增层膜(Ajinomoto Build-up Film(ABF))或类似物，并且在核心40和金属线44之上经由另一种制程而层迭或形成。使用例如雷射钻孔，穿过第一前侧绝缘层50至下方的金属线44，形成导孔开孔。在第一前侧绝缘层50之上形成金属晶种层，诸如经由使用物理气相沉积(PVD)，并在金属晶种层上形成并图案化光阻。执行镀制程(诸如无电镀或电镀)以形成金属线52和导孔(未个别地标示号码)，以将金属线52与下方的金属线44连接。然后移除光阻，诸如经由湿法剥离制程，并且移除暴露的金属晶种层，诸如经由湿法蚀刻制程。金属晶种层可以是或包括铜、钛、另一种金属、或其组合，并且金属线52和导孔可以是或包括铜、另一种金属、或其组合。在第一前侧绝缘层50和金属线52之上，形成第二前侧绝缘层54和晶粒连接垫56与导孔。可以使用与形成第一前侧绝缘层50和金属线52与导孔相关的相同制程，来形成第二前侧绝缘层54和晶粒连接垫56与导孔。可以根据一个或多个晶粒26被接着至封装基板24的方式，来配置和排列晶粒连接垫56。例如，晶粒连接垫56可以配置和排列为相容于覆晶连接、打线接合、或其他连接。
在核心40和金属线46上形成第一背侧绝缘层60。形成金属线62和导孔(未个别编号)以连接金属线62与下面的金属线46。可以使用与形成第一前侧绝缘层50和金属线52与导孔相关的相同制程，来形成第一背侧绝缘层60和金属线62与导孔。在第一背侧绝缘层60和金属线62上，形成第二背侧绝缘层64和焊垫66与导孔。可以使用与形成第一前侧绝缘层50和金属线52与导孔相关的相同制程，来形成第二背侧绝缘层64和焊垫66与导孔。可以根据球栅阵列(ball grid array,BGA)矩阵，配置和排列焊垫66，例如，在焊垫上可以形成焊球30。
在形成封装基板24的不同时期，可以将一个或多个晶粒26接着至封装基板24。例如，在执行背侧制程(例如，形成背侧绝缘层60、64，金属线62，和焊垫66)之后，一个或多个晶粒26可以接着(诸如经由覆晶连接，打线接合等)至封装基板24的前侧上。在其他实施例中，在执行背侧制程之前，一个或多个晶粒26可以接着至封装基板24的前侧上。在这样的实施例中，在执行背侧制程之前，一个或多个晶粒26可以接着至封装基板24的前侧上并且由封装物28(如上所述)包封。
封装基板24仅是实施例。任何数目的绝缘层和包括金属导线和导孔的金属层可以形成在核心的前侧和/或背侧上。在一些实施例中，封装基板可以省略核心和任何相关的组件。可以根据任何技术，通过任何制程来形成封装基板。
图3绘示了根据一些实施方式，封装基板24的拐角部分24a的布局图。在一些实施例中，封装基板24的布局是矩形的，诸如方形或矩形。在这样的实施例中，拐角部分24a代表封装基板24的布局中的四个拐角中的每个拐角。在布局中，焊垫66排列成矩阵，矩阵包含列(如本文所述，x列数)和行(如本文所述，y行数)。虽然不一定绘示，矩阵可以包括按照列和行遍及矩阵的区域的焊垫66，或者可以在某些位置省略焊垫，诸如在封装基板24的布局的中心区域内。如图所示，矩阵包括多列的焊垫66，其中第一列包括焊垫66-1j，第二列包括焊垫66-2j，第三列包括焊垫66-3j，诸如此类(其中j为1至y)。矩阵包括多行的焊垫66，其中第一行包括焊垫66-i1，第二行包括焊垫66-i2，第三行包括焊垫66-i3，诸如此类(其中i为1至x)。介在沿着列或沿着行的相邻焊垫66之间的节距P可以在从约200μm至约1000μm的范围内，诸如约1000μm。如图3所示，节距P介在一行中的焊垫66-51和66-61之间，并且在一列中的焊垫66-61和66-62之间。焊垫66具有第一直径D1，并且沿着一行或沿着一列在相邻焊垫66之间具有第一间距S1。第一直径D1加上第一间距S1等于节距P。第一直径D1可以在从约90μm至约600μm的范围内，诸如约525μm，并且第一间距S1可以在从约100μm至约500μm的范围内，诸如约475μm。虽然将焊垫66描述为具有直径并且绘示为圆形，但是焊垫66可以具有任何几何形状，诸如任何多边形。
在封装基板24的布局是矩形的实施例中，焊垫66的矩阵的外部列(例如，焊垫66-1j和66-xj)和焊垫66的矩阵的外部行(例如，焊垫66-i1和66-iy)也形成矩形的形状。因此，焊垫66的矩阵包括4个拐角焊垫66-11、66-1y、66-x1、和66-xy。各别的四个拐角焊垫66-11、66-1y、66-x1、和66-xy中的每个焊垫分别是最靠近封装基板24的布局的拐角的焊垫66。例如，如图所示，拐角焊垫66-11是最靠近封装基板24的布局的拐角24c的矩阵的焊垫66。如随后将变得明显的，拐角焊垫66-11、66-1y、66-x1、和66-xy可以在热循环期间接着至接脚32以用于机械支撑，因此，这些拐角焊垫66-11、66-1y、66-x1、和66-xy，在一些实施例中，可能不与封装基板24内的其他导电特征电性连接。在一些实施例中，拐角焊垫可电性连接至封装基板24内的其他导电特征。
在一些实施例中，诸如在附图中绘示和在此所述，接脚32接着在四个拐角焊垫66-11、66-1y、66-x1、和66-xy中的每个焊垫之处。在其他实施例中，接脚32可以接着至其他焊垫66，诸如沿着焊垫的矩阵的外部的行和/或列。可以实现任意数量的接脚32，并且可以位于矩阵内的任意位置。此外，可以形成一个或多个接脚焊垫(其可被相应的接脚接着)在焊垫66的矩阵外部，并且矩阵可以包括焊垫66以接着任何数目的焊球和接脚，或可以省略用于接着任何接脚的任何焊垫。例如，接脚焊垫可以沿着焊垫66-44、66-33、66-22、和66-11的对角线，并且比矩阵内任何焊垫66更靠近拐角24c，特别是，比焊垫66-11更靠近拐角24c。
图3还绘示截面6B，其在图6B进一步详细绘示。截面6B横跨焊垫66-11、66-22、66-33、和66-44。
图4绘示了根据一些实施方式的印刷电路板22的一部分截面图。印刷电路板22包括多个绝缘层80、84、88、92、96、100、104、108、112、116、120、和124，以及多个金属层。所绘示的各金属层包括金属线82、86、90、94、98、102、106、110、114、118、和122。在一些实施例中，印刷电路板22包括十至三十个不同的绝缘层，在每相邻的绝缘层对之间设置金属层。
在一些实施例中，印刷电路板22的绝缘层80、84、88、92、96、100、104、108、112、116、120、和124中的每个绝缘层是或包括一层预浸料(例如，注入环氧树脂的玻璃纤维基质，如FR-4)的层。预浸料的层最初可以在一侧或二个相对侧上具有金属箔(例如，铜箔)。使用光刻和蚀刻制程，将每个金属箔图案化为相应的金属线82、86、90、94、98、102、106、110、114、118、和122。在金属箔图案化以形成相应的金属线之后，将绝缘层连接在一起。将绝缘层对齐并压在一起以接合这些绝缘层。
在绝缘层连接之后，穿过绝缘层形成通孔连接器126。例如，可以使用钻孔穿过连接的绝缘层而形成孔。在形成孔之后，可用金属(例如，铜和/或锡)镀在连接的绝缘层。镀制程形成了在孔内的通孔连接器126，并且也在连接的绝缘层的外表面上形成金属层。将外表面上的金属层图案化。在外表面上，图案化焊垫128与金属线(其连接焊垫128至通孔连接器126)。在另一个外表面上，图案化金属线130或其他图案。经由光刻和蚀刻制程，和/或蚀刻制程和沉积金属的镀制程，可以实现图案化外表面上的焊垫128与金属线和/或金属线130。
在连接的绝缘层的各自的外表面上，形成焊料遮罩(或阻焊剂)132和134。可以将焊料遮罩132和134图案化以暴露下面的金属图案。例如，如图所示，使用光刻制程图案化焊料遮罩132，以定义暴露焊垫128的开口136。
图5绘示根据一些实施方式的印刷电路板22的一部分22a的布局图。在布局中，焊垫128排列成矩阵，焊垫128包含列(如本文所述，x列数)和行(如本文所述，y行数)。焊垫128的矩阵对应于封装基板24上的焊垫66的矩阵。尽管不一定绘示，矩阵可以包括按照列和行遍及矩阵的区域的焊垫128，或在某些位置可以省略焊垫，诸如在矩阵的布局的中间区域内。如图所示，矩阵包括焊垫128的列，其中第一列包括焊垫128-1j，第二列包括焊垫128-2j，第三列包括焊垫128-3j，诸如此类，(其中j为1至y)。矩阵包括焊垫128的行，其中第一行包括焊垫128-i1，第二行包括焊垫128-i2，第三行包括焊垫128-i3，诸如此类，(其中i为1至x)。每个焊垫128通过穿过焊料遮罩132的各自的开口136而暴露。
节距P介在沿着列或沿着行的相邻的焊垫128和/或开口136之间。焊垫128具有第二直径D2。开口136中的每个开口具有第三直径D3。第三直径D3大于第二直径D2中的每个第二直径D2。在一些实施例中，第二直径D2在从约100μm至约550μm的范围内，诸如约525μm，且第三直径D3在从约150μm至约600μm的范围内，诸如约575μm。虽然将焊垫128描述为具有直径且绘示为圆形，焊垫128可以具有任何几何形状，诸如任何多边形。
间隙定义为在介于焊垫128的边缘和开口136的各自的侧壁之间。间隙具有第二间距S2，其在介于焊垫128的边缘和开口136的侧壁之间。在一些实施例中，第二间距S2在从约15μm至约50μm的范围内，诸如约25μm。在其他实施例中，开口136可以具有不同的直径，和/或在开口136内形成的间隙的间距可以在整个矩阵中相等或变化。虽然将开口136描述为具有直径并且绘示为圆形，开口136可以具有任何几何形状，诸如任何多边形。
如图所示和描述的焊垫128是非焊料遮罩定义的焊垫。开口136，如图所示，大于焊垫128的区域，开口136形成介于焊垫128的边缘和开口136的侧壁之间的间隙。在其他实施例中，焊垫可是焊料遮罩定义的焊垫。在这样的实施例中，开口136定义焊垫的区域，其上将形成焊球。
如前所述，在一些实施例中，接脚32接着至拐角焊垫66-11、66-1y、66-x1、和66-xy中的每个焊垫。在图5中的印刷电路板22的布局中，对应的焊垫128(例如，焊垫128-11、128-1y、128-x1、和128-xy)可以被包括在矩阵内或被省略。既然在这些区域接脚32接着至相应的焊垫66，所以在这些位置制造为没有电性连接且没有机械地接着至印刷电路板22。接脚32可能或可能不接触印刷电路板22，且接脚32可能或可能不直接地、永久地接着至印刷电路板22。在印刷电路板22上的焊垫可形成在与接脚32的置放处相对应的每个位置处，接脚32可位于矩阵内和/或矩阵外。在一些实施例中，印刷电路板22的这样的焊垫(如果实现的话)，可能不与印刷电路板内的其他导电特征电性连接，而在一些实施例中，这样的焊垫可与印刷电路板内的其他导电特征电性连接。在一些其他实施例中，焊料遮罩132可能形成在对应的接脚32的置放处的位置处。可以实施其他修改和变化。
图5还绘示截面6B，其在图6B中进一步详细绘示。截面6B横跨焊垫128-11、128-22、128-33、和128-44。
图6A和图6B绘示根据一些实施方式，封装体20的截面图，封装体20机械地接着和电性耦合至印刷电路板22。图6B绘示图6A中所示的拐角部分140。图6A和图6B绘示热循环之后的封装体20和印刷电路板22，诸如在用于回焊焊球30的回焊制程之后。在一些实施例中，在封装基板24之上的封装物28(例如模塑化合物)和/或其他组件的热膨胀系数(coefficient of thermal expansion，CTE)大于封装基板24的热膨胀系数。因此，当在回焊制程期间加热封装体20时，封装物28和/或其他组件可以比封装基板24膨胀更大的量。膨胀量的差异可以导致封装体20的翘曲。如图所示，当封装物28和/或其他组件比封装基板24膨胀更大的量时，封装基板24的底表面(例如，被焊球30接着处)可以变成凹形。封装体20内距离封装体20的中心最远的位置可以经历最大的翘曲变形WD。例如，当封装体20的布局是矩形时，如上所述，布局的拐角通常是封装体20内离封装体20的中心最远的位置，因而，可观察到在拐角处有最大的翘曲变形WD。甚至进一步，封装体20的布局越大(诸如对于50mm x50mm布局)，翘曲变形WD可以变地越大。
当在焊球30的回焊期间发生翘曲变形WD时，可用于外部焊球的体积的焊量可以减小，并且更具体地，可用于靠近拐角处的焊球30的体积的焊量可以减小。翘曲变形WD可以导致介于封装基板24上的焊垫66和印刷电路板22上的焊垫128之间的高度减小。假设封装基板24上的焊垫66具有相同的接着面积和节距，并且印刷电路板22上的焊垫128具有相同的接着面积和节距，则拐角处的焊球30有侧向凸出的风险以适应由于翘曲而减小的高度。这种凸出会导致焊球30之间的桥接和短路。
根据一些实施方式，接脚32定位在不同的位置，诸如在封装体20上沿着周围(例如，拐角)，以预防在回焊期间封装体20的一些塌陷量。接脚32可以在回焊期间对于封装体20提供机械的支撑，以避免塌陷。例如，当翘曲变形WD发生时，最大翘曲变形WD可以在封装体20的拐角处，这会导致更多的力(例如，封装体20的重量)施加在靠近拐角的焊球30上。这可能导致靠近拐角处的焊球30的高度减小和坍陷。在一些实施例中，接脚32位于封装体的拐角处，并且当焊球由于翘曲而开始塌陷时，接着至封装体20的接脚32可以接触印刷电路板22，以在回焊期间对于封装体20提供机械的支撑。这种机械的支撑可以防止焊球的进一步塌陷，且可以降低介于焊球之间的凸出和短路的风险。
图6B绘示在图3和图5的布局图中所示的一些组件。更具体而言，图6B绘示图3所示的封装基板24上的焊垫66-11、66-22、66-33、和66-44，和图5所示的印刷电路板22上的焊垫128-11、128-22、128-33、和128-44。接脚32接着至焊垫66-11。对应的焊球30-22、30-33、和30-44接着至焊垫66-22、66-33、和66-44，以及焊垫128-22、128-33、和128-44。
图6B进一步绘示在矩阵的拐角处的接脚32的第一高度H1，和靠近矩阵的拐角的焊球30-22的第二高度H2。如图所示，在焊球30的回焊期间，焊球30-22的第二高度H2可能部分地由于封装体20的翘曲而变小。随着第二高度H2减小，接脚32靠近焊垫128-11，直到接脚32接触焊垫128-11。一旦接脚32接触焊垫128-11，接脚32对于封装体20提供机械的支撑，以防止第二高度H2的进一步减小。接脚32在回焊制程中保持刚性以提供机械的支撑。例如，假如接脚32是金属，接脚32的金属具有的熔点高于在回焊制程中使用的温度和焊球30的熔点。经由防止第二高度的进一步减小，可能防止焊球30-22的进一步鼓胀，这可以防止介于焊球30之间的短路。当接脚32接触印刷电路板22时，在具有多个接脚32的情况下，接脚32可提供用于支撑封装体20的机械支撑框架。
使用焊料142，将图6B所示的接脚32接着至焊垫66-11。在其他实施例，接脚32可以使用金属对金属接合(metal-to-metal bond)或其他机制而接着至焊垫66-11。所绘示的接脚32具有第四直径D4，其可以在从约0.1mm至约0.2mm的范围内。在一些实施例中，接脚32的第一高度H1，在任何焊球30的侧向直径的约50％至约80％的范围内，和/或焊球30的平均中间的、侧向直径的范围内。第一高度H1可以根据接脚32的置放处而变化。例如，假如接脚32更靠近封装体20的布局的中心，则第一高度H1可能较大。第一高度H1也可能考虑印刷电路板22的设计。第一高度H1，经由小于一个或多个焊球30的直径，可以在焊球30的回焊期间允许焊球30与焊垫66和焊垫128的适当接触。如图所示，接脚32的置放处对应于焊垫128-11，其经由穿过焊料遮罩132的开口136而暴露。在其他实施例中，接脚32的置放处可能具有在印刷电路板22上的焊料遮罩132的对应位置。因此，在这样的实施例中，第一高度H1可能减小，以考虑在回焊期间接脚32可能接触的焊料遮罩132的厚度。所绘示的接脚32为圆柱形，但这仅是一实施例。接脚32可以锥形的，可以具有接着至焊垫66的基部的具有任何形状的延伸部分，或任何其他几何形状。
虽然这里已描述接脚32在不同的位置被接着至封装体20，在一些实施例中，接脚32接着至印刷电路板22而不是封装体20。在其他实施例中，一些接脚32接着至封装体20而其他接脚32接着至印刷电路板。在各个实施例中接脚32的位置可以如前所述的那样变化。
图7是根据一些实施方式，形成接着至印刷电路板的封装体的流程图。在操作202，形成封装体，诸如随后参看图8所述的内容。在操作204，形成印刷电路板，诸如随后参看图9所述的内容。在操作206，接脚接着至封装体和/或印刷电路板。例如，可以经由焊料、金属对金属接合、或另一种机制，将接脚接着至封装体上和/或印刷电路板上的相应的焊垫。在操作208，封装体接着至印刷电路板。例如，焊料可以形成在封装体上的焊垫上和/或印刷电路板上的焊垫上。封装体可以放置在印刷电路板上并对准，使得封装体上的焊垫对准于印刷电路板上的适当的焊垫与设置在其间的焊料。然后回焊焊料，以在介于封装体的焊垫和印刷电路板的焊垫之间，形成更持久的机械的和电性接着。
图8是根据一些实施方式，用于形成封装体的流程图。在操作222中，形成具有通孔连接器的核心。可以参看图2所述的内容，形成核心。在操作224中，执行前侧制程以在核心的前侧上形成一个或多个绝缘层与一个或多个金属层。如参看图2所述的内容，可能在前侧上形成任意数量的绝缘层和金属层。在操作226，执行背侧制程以在核心的背侧上形成一个或多个绝缘层与一个或多个金属层。如参看图2所述的内容，可能在背侧上形成任意数量的绝缘层和金属层。前侧上和背侧上的绝缘层、设置在绝缘层中的金属层、和核心，形成了封装基板。在操作228中，一个或多个晶粒接着至封装基板的前侧，诸如以上参看图2所述的内容。在操作230中，将一个或多个晶粒包封在封装基板的前侧上。例如，诸如模塑化合物的封装物可以用于封装体一个或多个晶粒，诸如经由使用压缩模塑、转移模塑或其他模塑制程。
图9是根据一些实施方式，形成印刷电路板的流程图。在操作242，在绝缘层上形成金属层。金属层(例如，具有图案化的金属线)可以形成在绝缘层上，如以上参看图4所述的内容。在操作244，绝缘层与金属层可以连接在一起，如以上参看图4所述的内容。在操作246，穿过连接的绝缘层形成通孔连接器，如以上参看图4所述的内容。通孔连接器的形成可进一步地在连接的绝缘层的外表面上形成金属层。在操作248中，在外表面上形成焊料遮罩并图案化以暴露焊垫。
一些实施方式可以实现优点。例如，如上所述，可以减少焊球的架桥和短路的风险，这可以增加接着至印刷电路板的封装体的良率。此外，利用如一些实施方式中所揭露的接脚，焊球可以形成在封装体布局的拐角部分附近，以增加来自封装体的输入和/或输出的数量，同时降低桥接和短路的风险。
一个实施方式是一种结构。结构包括封装体。封装体包括至少一个晶粒，第一焊球金属焊垫其在封装体外表面上，以及接脚金属焊垫其在封装体的外表面上。结构还包括接脚，且接脚中的每个接脚接着至相应的一个接脚金属焊垫。
另一个实施方式是一种结构。结构包括封装体，其包含一个或多个晶粒，印刷电路板(PCB)，焊球，以及接脚。焊球设置在介于封装体和印刷电路板之间。焊球接着在封装体和印刷电路板上。接脚设置在介于封装体和印刷电路板之间。接脚接着至封装体。
另一个实施方式是一种方法。焊料设置在封装体的一侧上的第一焊垫上。封装体包括一个或多个晶粒。接脚接着至封装体的此侧上的第二焊垫上。
本揭示内容的一些实施方式提供了一种封装体的接着结构，包含封装体以及多个接脚。封装体包含：至少一个晶粒、多个第一焊球金属焊垫、和多个接脚金属焊垫。多个第一焊球金属焊垫在封装体的外表面上。多个接脚金属焊垫在封装体的外表面上。多个接脚中的每个接脚接着至多个接脚金属焊垫中的一相应的接脚金属焊垫。
在一些实施方式中，其中多个接脚中的每个接脚由一刚性材料形成。
在一些实施方式中，其中多个第一焊球金属焊垫和多个接脚金属焊垫在外表面上共同地排列成矩阵，其中多个接脚中的每个接脚在矩阵的最外侧的列或最外侧的行。
在一些实施方式中，其中封装体的外表面是矩形形状，多个第一焊球金属焊垫和多个接脚金属焊垫在外表面上共同地排列成矩阵，在矩阵内的每个拐角处的多个接脚中的至少一个接脚最靠近矩形形状的一相应的拐角。
在一些实施方式中，其中封装体还包含封装基板，至少一个晶粒位于封装基板的一侧上，封装体的外表面在相对于封装基板的此侧。
在一些实施方式中，其中封装体还包含封装物，其在封装基板的一侧上包封至少一个晶粒。
在一些实施方式中，还包含多个焊球，接着至多个第一焊球金属焊垫。
在一些实施方式中，其中多个接脚中的每个接脚由一金属形成，此金属具有熔化温度其高于多个焊球的材料的熔化温度。
在一些实施方式中，其中多个接脚中的每个接脚从多个接脚金属焊垫中的相应的接脚金属焊垫延伸一距离，其范围在多个焊球中的至少一个焊球的一直径的50％至80％。
在一些实施方式中，还包含印刷电路板(PCB)其包含多个第二焊球金属焊垫，多个焊球还接着至多个第二焊球金属焊垫。
本揭示内容的另一些实施方式提供了一种封装体的接着结构，包含：封装体、印刷电路板、多个焊球、以及多个接脚。封装体包含一个或多个晶粒。多个焊球设置在介于封装体和印刷电路板之间，多个焊球接着至封装体和印刷电路板。多个接脚设置在介于封装体和印刷电路板之间，多个接脚接着至封装体。
在一些实施方式中，其中多个接脚包括一刚性金属，其具有熔化温度其高于多个焊球的熔化温度。
在一些实施方式中，其中多个接脚从封装体延伸一距离，其范围在多个焊球中的至少一个焊球的侧向直径的50％至80％。
在一些实施方式中，其中封装体具有矩形的布局，多个接脚中的至少一个接脚设置在矩形的布局的每个拐角处。
在一些实施方式中，其中封装体还包含：封装基板以及封装物。封装基板其具有多个焊垫，多个焊球中的每个焊球接着至多个焊垫中的一相应的焊垫，多个接脚中的每个接脚接着至多个焊垫中的一相应的焊垫，多个焊垫排列成矩阵，多个接脚中的至少一些焊垫接着至在矩阵的拐角处的多个焊垫。封装物，在封装基板的相对于多个焊垫的一侧上包封一个或多个晶粒。
本揭示内容的另一些实施方式提供了一种封装体的接着结构的制造方法，包含：设置焊料在封装体的一侧上的多个第一焊垫上，封装体包括一个或多个晶粒；以及将多个接脚接着至封装体的此侧上的多个第二焊垫上。
在一些实施方式中，还包含将封装体接着至印刷电路板(PCB)，此步骤包含回焊焊料。
在一些实施方式中，其中多个接脚为金属，其具有比在回焊焊料期间使用的温度更高的熔化温度。
在一些实施方式中，其中多个第一焊垫和多个第二焊垫一起形成矩阵在封装体的一侧上，多个第二焊垫位于矩阵的外列、外行或其组合。
在一些实施方式中，其中多个第一焊垫和多个第二焊垫一起形成矩阵在封装体的一侧上，多个第二焊垫中的至少一些第二焊垫设置在矩阵的每个拐角。
以上概述了数个实施方式，以便本领域技术人员可较佳地理解本揭示内容的各个方面。本领域的技术人员应理解，他们可能容易地使用本揭示内容，作为其他制程和结构的设计和修改的基础，以实现与在此介绍的实施方式的相同的目的，或是达到相同的优点。本领域技术人员亦应理解，与这些均等的建构不脱离本揭示内容的精神和范围，并且他们可能在不脱离本揭示内容的精神和范围的情况下，进行各种改变、替换、和变更。

Claims (16)

1.一种封装体的接着结构，其特征在于，包含：
一封装体包含：封装基板、至少一个晶粒；多个第一焊球金属焊垫，在该封装体的该封装基板的一外表面上；和多个接脚金属焊垫，在该封装体的该封装基板的该外表面上，其中该封装体具有翘曲，该封装基板之内包含多个导电特征，所述多个接脚金属焊垫位于靠近该封装基板的拐角处且电性连接该封装基板的所述多个导电特征；
多个焊球，接着至所述多个第一焊球金属焊垫，其中所述多个焊球为经回焊制程的多个焊球；以及
多个接脚，所述多个接脚中的每个接脚接着至所述多个接脚金属焊垫中的一相应的接脚金属焊垫,其中所述多个接脚中的每个接脚从所述多个接脚金属焊垫中的该相应的接脚金属焊垫延伸一距离，其范围在所述多个焊球中的至少一个焊球的一直径的50％至80％，所述多个接脚的高度小于所述经回焊制程的多个焊球的高度，所述多个接脚中的每个接脚由一金属形成，该金属具有一熔化温度其高于所述多个焊球的一材料的熔化温度；
其中该封装体的该外表面是一矩形形状，所述多个第一焊球金属焊垫和所述多个接脚金属焊垫在该外表面上共同地排列成一矩阵，所述焊球中位于该矩阵的外部的焊球的体积小于位于该矩阵的内部的焊球的体积。
2.根据权利要求1所述的封装体的接着结构，其特征在于，其中所述多个接脚中的每个接脚由一刚性材料形成。
3.根据权利要求1所述的封装体的接着结构，其特征在于，其中所述多个接脚中的每个接脚在该矩阵的一最外侧的列或一最外侧的行。
4.根据权利要求1所述的封装体的接着结构，其特征在于，在该矩阵内的每个拐角处的所述多个接脚中的至少一个接脚最靠近该矩形形状的一相应的拐角。
5.根据权利要求1所述的封装体的接着结构，其特征在于，该至少一个晶粒位于该封装基板的一侧上，该封装体的该外表面在相对于该封装基板的该侧。
6.根据权利要求5所述的封装体的接着结构，其特征在于，其中该封装体还包含一封装物，其在该封装基板的该侧上包封该至少一个晶粒。
7.根据权利要求1所述的封装体的接着结构，其特征在于，其中所述多个接脚中的每个接脚的材料为铜、或镀金铜。
8.根据权利要求1所述的封装体的接着结构，其特征在于，还包含一印刷电路板(PCB)其包含多个第二焊球金属焊垫，所述多个焊球还接着至所述多个第二焊球金属焊垫。
9.一种封装体的接着结构，其特征在于，包含：
一封装体，包含一封装基板和在所述封装基板上方的一个或多个晶粒，其中该封装体的该封装基板具有翘曲；
一印刷电路板；
多个焊球，设置在介于该封装体和该印刷电路板之间，所述多个焊球接着至该封装体和该印刷电路板，其中所述多个焊球为经回焊制程的多个焊球；以及
多个接脚，设置在介于该封装体和该印刷电路板之间，所述多个接脚接着至该封装体，其中所述多个接脚从该封装体延伸一距离，其范围在所述多个焊球中的至少一个焊球的侧向直径的50％至80％，所述多个接脚的高度小于所述经回焊制程的多个焊球的高度，所述多个接脚中的每个接脚由一金属形成，该金属具有一熔化温度其高于所述多个焊球的一材料的熔化温度；
其中，所述封装基板具有多个第一焊垫,该封装基板之内包含多个导电特征，所述多个焊球中的每个焊球接着至所述多个第一焊垫中的一相应的第一焊垫，所述多个接脚中的每个接脚接着至所述多个第一焊垫中的一相应的第一焊垫，所述多个第一焊垫排列成一矩阵，所述多个接脚至少接着至位在该矩阵的各拐角处的所述第一焊垫，所述各拐角处的所述第一焊垫电性连接至该封装基板之内的所述多个导电特征，其中所述焊球中位于该矩阵的外部的焊球的体积小于位于该矩阵的内部的焊球的体积；
其中该印刷电路板具有一焊料遮罩和多个第二焊垫，通过在所述焊料遮罩中的多个开口暴露所述多个第二焊垫，所述多个焊球中的每个焊球接着至所述多个第二焊垫中的一相应的第二焊垫。
10.根据权利要求9所述的封装体的接着结构，其特征在于，其中所述多个接脚包括一刚性金属，所述多个接脚的材料为铜或镀金铜。
11.根据权利要求9所述的封装体的接着结构，其特征在于，其中该封装体具有一矩形的布局，所述多个接脚中的至少一个接脚设置在该矩形的布局的每个拐角处。
12.根据权利要求9所述的封装体的接着结构，其特征在于，其中该封装体还包含：
一封装物，在该封装基板的相对于所述多个第一焊垫的一侧上包封该一个或多个晶粒。
13.一种封装体的接着结构的制造方法，其特征在于，包含：
设置焊料在一封装体的一侧上的多个第一焊垫上，该封装体包括一个或多个晶粒和一封装基板，其中该封装基板之内包含多个导电特征；
将多个接脚接着至该封装体的该侧上的多个第二焊垫上，所述多个第二焊垫位于靠近该封装基板的拐角处且电性连接该封装基板的所述多个导电特征；以及
将该封装体接着至一印刷电路板，该接着 步骤包含回焊所述焊料而在该第一焊垫和该印刷电路板之间形成多个焊球，其中该封装体发生翘曲，其中该印刷电路板具有一焊料遮罩和多个第三焊垫，通过在所述焊料遮罩中的多个开口暴露所述多个第三焊垫，其中所述多个焊球接着至所述印刷电路板的所述多个第三焊垫；
其中所述多个第一焊垫和所述多个第二焊垫一起形成一矩阵在该封装体的该侧上，所述焊球中位于该矩阵的外部的焊球的体积小于位于该矩阵的内部的焊球的体积，并且所述多个接脚从该封装体延伸一距离，其范围在所述多个焊球中的至少一个焊球的侧向直径的50％至80％，所述多个接脚的高度小于经所述回焊的所述多个焊球的高度，所述多个接脚中的每个接脚由一金属形成，该金属具有一熔化温度其高于所述多个焊球的一材料的熔化温度。
14.根据权利要求13所述的封装体的接着结构的制造方法，其特征在于，其中所述多个接脚的材料为铜或镀金铜。
15.根据权利要求13所述的封装体的接着结构的制造方法，其特征在于，其中所述多个第二焊垫位于该矩阵的外列、外行或其组合。
16.根据权利要求13所述的封装体的接着结构的制造方法，其特征在于，其中所述多个第二焊垫中的至少一些第二焊垫设置在该矩阵的每个拐角。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10510633B1 (en) * 2018-07-16 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Package and printed circuit board attachment
US11769242B2 (en) 2020-05-21 2023-09-26 Kla Corporation Mode selection and defect detection training
US11387213B2 (en) 2020-06-05 2022-07-12 Advanced Semiconductor Engineering, Inc. Method for manufacturing a semiconductor package
TWI825804B (zh) * 2022-06-23 2023-12-11 創意電子股份有限公司 電子裝置、其電路板及電子裝置之製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW434767B (en) 1998-09-05 2001-05-16 Via Tech Inc Package architecture of ball grid array integrated circuit device
TWI268561B (en) 2004-12-16 2006-12-11 Advanced Semiconductor Eng Wafer structure, chip package structure, chip structure and fabricating process thereof
US7242084B2 (en) * 2005-05-27 2007-07-10 Intel Corporation Apparatuses and associated methods for improved solder joint reliability
CN1992239A (zh) * 2005-12-26 2007-07-04 力成科技股份有限公司 球栅阵列封装结构
US7684205B2 (en) * 2006-02-22 2010-03-23 General Dynamics Advanced Information Systems, Inc. System and method of using a compliant lead interposer
CN2893920Y (zh) * 2006-04-26 2007-04-25 威强工业电脑股份有限公司 集成电路封装结构
US8227924B2 (en) * 2010-07-13 2012-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate stand-offs for semiconductor devices
US9385098B2 (en) * 2012-11-21 2016-07-05 Nvidia Corporation Variable-size solder bump structures for integrated circuit packaging
JP6415111B2 (ja) * 2013-06-20 2018-10-31 キヤノン株式会社 プリント回路板、半導体装置の接合構造及びプリント回路板の製造方法
US20150340308A1 (en) * 2014-05-21 2015-11-26 Broadcom Corporation Reconstituted interposer semiconductor package
CN104465583A (zh) * 2014-12-09 2015-03-25 三星半导体(中国)研究开发有限公司 球栅阵列封装件及将其安装在基板上的方法
US10510633B1 (en) * 2018-07-16 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Package and printed circuit board attachment

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