TWI825804B - 電子裝置、其電路板及電子裝置之製造方法 - Google Patents

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Abstract

一種電子裝置包含一半導體組件、一電路板、多個第一導接墊及第二導接墊。電路板具有一覆晶區域，覆晶區域呈矩形。這些第一導接墊分布於覆晶區域之中央區或角落區內，且這些第二導接墊分布於覆晶區域之其餘位置內。這些第一導接墊分別透過第一焊球部焊接半導體組件之一部分焊點，且這些第二導接墊分別透過第二焊球部焊接另部分焊點。每個第二導接墊的面積小於第一導接墊的面積，且每個第二焊球部之寬度大於第一焊球部之寬度。

Description

電子裝置、其電路板及電子裝置之製造方法
本發明有關於一種電子裝置，尤指一種其電路板具有不同尺寸之導接墊之電子裝置。
一般而言，半導體組件(semiconductor assembly)透過球柵陣列封裝（Ball Grid Array，BGA）之表面黏著技術(Surface Mount Technology，SMT)安裝於電路板上。
然而，在實務上常見半導體組件的角落出現熱量集中現象，導致其所引發的熱負載會讓半導體組件之基材產生翹曲，從而引發其角落區域之相鄰焊球發生橋接情形。故，降低半導體組件和電路板之間的連接性能，從而影響半導體封裝元件之可靠性。
由此可見，上述技術顯然仍存在不便與缺陷，而有待加以進一步改良。因此，如何能有效地解決上述不便與缺陷，實屬當前重要研發課題之一，亦成爲當前相關領域亟需改進的目標。
本發明之一目的在於提供一種電子裝置、其電路板及電子裝置之製造方法，用以解決以上先前技術所提到的困難。
本發明之一實施例提供一種電子裝置。電子裝置包含一半導體組件、一電路板、多個第一導接墊及第二導接墊。半導體組件包含一基材、一晶粒及一封裝材，基材包含彼此相對之第一面及第二面。基材之第一面具有多個間隔排列之焊點。晶粒固定於基材之第二面，封裝材將晶粒包覆於基材上。電路板具有一覆晶區域。覆晶區域呈矩形，具有一中央區及多個角落區。這些第一導接墊間隔排列於覆晶區域之中央區或所有角落區內。這些第一導接墊分別透過第一焊球部連接這些焊點之一部分。這些第二導接墊間隔排列於覆晶區域之其餘位置內，且這些第二導接墊分別透過第二焊球部連接這些焊點之另部分。每個第二導接墊的面積小於其中一導接墊的面積，且每個第二焊球部之最大寬度大於其中一第一焊球部之最大寬度。
本發明之一實施例提供一種電路板。電路板包含一板體、第一導接墊及第二導接墊。板體之一面具有一覆晶區域。覆晶區域呈矩形，且具有一中央區及多個角落區。這些第一導接墊間隔排列於中央區或者所有角落區內。這些第二導接墊間隔排列於覆晶區域之其餘位置內。每個第二導接墊的面積小於其中一第一導接墊的面積。
本發明之一實施例提供一種電子裝置之製造方法。此製造方法包含步驟如下。提供一半導體組件，半導體組件包含一基材及一晶粒，晶粒固定於基材之一面，另面具有多個焊點。設計一電路板上之一電路布局圖案，依據電路布局圖案製出此電路板，電路布局圖案具有一覆晶區域、多個第一導接墊及第二導接墊，這些第一導接墊分布於覆晶區域之中央區或所有角落區內，這些第二導接墊分布於覆晶區域之其餘位置上，且每個第二導接墊的面積小於其中一第一導接墊的面積。第一導接墊分別透過第一焊球部焊接一部分之焊點，以及第二導接墊分別透過第二焊球部焊接另一部分之焊點，且每個第二焊球部之最大寬度大於其中一第一焊球部之最大寬度。
如此，透過以上架構，本揭露能夠降低電路板上發生焊球橋接的機會，改善半導體組件和電路板之間的連接性能，從而提高半導體封裝元件之可靠性。
以上所述僅係用以闡述本發明所欲解決的問題、解決問題的技術手段、及其產生的功效等等，本發明之具體細節將在下文的實施方式及相關圖式中詳細介紹。
以下將以圖式揭露本發明之複數個實施例，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明各實施例中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
第1圖為本發明一實施例之電子裝置10的示意圖。第2圖為本實施例之電路板200之上視圖。第3圖為第2圖之區域M之局部放大圖。如第1圖與第2圖所示，在本實施例中，電子裝置10包含一半導體組件100、一電路板200、多個第一導接墊250、多個第二導接墊260、多個第一焊球部310(如焊球)及多個第二焊球部320(如焊球)。半導體組件100具有多個焊點(後稱多個第一焊點113與多個第二焊點114)。電路板200之正面210之一部分具有一覆晶區域220。覆晶區域220呈矩形，具有一中央區230及四個角落區240，換句話說，此些角落區240間隔圍繞中央區230，且中央區230位於此些角落區240之對角線相交處。這些第一導接墊250分別間隔排列於覆晶區域220之所有角落區240內，且這些第二導接墊260分別間隔排列於覆晶區域220除了所有角落區240以外之其餘位置(包含中央區230)。每個第一導接墊250之外型實質上不同於第二導接墊260之外型，且每個第一導接墊250之面積R1實質上大於第二導接墊260之面積R2。這些第一導接墊250透過第一焊球部310分別連接此些第一焊點113，且這些第二導接墊260透過第二焊球部320分別連接此些第二焊點114。
更具體地，半導體組件100包含一基材110、一晶粒120及一封裝材130。基材110包含彼此相對之一第一面111及一第二面112。這些第一焊點113與第二焊點114分別間隔分布於基材110之第一面111，且基材110之第二面112上具有多個間隔分布之焊墊115。晶粒120具有多個導接凸柱121。這些導接凸柱121間隔分布於晶粒120之一面。晶粒120之這些導接凸柱121分別透過焊料(圖中未示)焊接至基材110之這些焊墊115，使得晶粒120固定於基材110之第二面112。封裝材130將晶粒120包覆於基材110上。
如此，無論是否半導體組件100之基材110因為熱負載而呈現為哭臉型彎曲狀，由於位於覆晶區域220之角落區240的其中一個第一導接墊250的面積R1大於其中一個第二導接墊260的面積R2，在焊球大小相同之基礎上(即第一焊球部310的體積大致等於第二焊球部320的體積)，第一焊球部310的最大寬度W1(如腰部最大周長)將會小於第二焊球部320的最大寬度W2(如腰部最大周長)。故，任二相鄰之第一焊球部310之間的間距G1大於任二相鄰之第二焊球部320之間的間距G2，從而降低位於角落區240的第一焊球部310之間發生橋接的機率。
第3圖為第2圖之區域M之局部放大圖。更進一步地，如第2圖與第3圖所示，這些第一導接墊250呈長條狀，例如外型為橢圓形，且這些第二導接墊260之外型分別為圓形。每個第一導接墊250之長軸方向252通過覆晶區域220之二相鄰邊E(即矩形之二相鄰邊)，且每個第一導接墊250之長軸方向252與覆晶區域220之水平線H之間具有一夾角θ，夾角θ例如為45°~60°之間，以最大限度地減少第一焊球部310相互熔接問題。然而，本發明不限於第一導接墊250及第二導接墊260之外型種類。
舉例來說，第一導接墊250之半長軸a為0.23毫米以及半短軸b為0.2毫米，故，第一導接墊250之面積為0.145mm 2(0.2*0.23*π)。第二導接墊260之半徑為0.2毫米，故，第二導接墊260之面積為0.126mm 2(0.2^2*π)，且比第一導接墊250之面積小15%。
第4圖為本發明一實施例之電路板201之上視圖。如第4圖所示，本實施例之電路板201與第2圖之電路板200大致相同，其差異在於，本實施例之第一導接墊251之外型與第二導接墊260之外型相同，只是第一導接墊251之面積R1仍是大於第二導接墊260之面積R2。舉例來說，第一導接墊251與第二導接墊260之外型分別為面積不同之大小圓形。
如此，即便第一導接墊251與第二導接墊260外型相同，由於位於覆晶區域220之角落區240的其中一個第一導接墊251的面積R1大於其中一個第二導接墊260的面積R2，相較於第二焊球部320之間的間距G2，本實施例仍能夠加大第一焊球部310之間的間距G1，從而降低位於角落區240的第一焊球部310之間發生橋接的機率。
第5圖為本發明一實施例之電子裝置之製造方法的流程圖。如第1圖與第5圖所示，在本實施例中，電子裝置之製造方法包含步驟501至步驟504如下。
在步驟501中，提供一半導體組件100。更細部地，半導體組件100包含一基材110及一晶粒120，晶粒120固定於基材110之一面，基材110之另面具有多個焊點。在步驟502中，設計一電路板200之一電路布局圖案。在步驟503中，依據電路布局圖案製造出一電路板200。更具體地，電路板200具有一覆晶區域220、第一導接墊250及第二導接墊260，這些第一導接墊250分布於覆晶區域220之中央區230或所有角落區240內，這些第二導接墊260分布於覆晶區域220除了第一導接墊250所在位置以外之其餘位置上，且每個第二導接墊260的面積R2小於第一導接墊250的面積R1。在步驟504中，這些第一導接墊250分別透過第一焊球部310連接一部分之焊點，以及這些第二導接墊260分別透過第二焊球部320連接另一部分之焊點，每個第二焊球部320之最大寬度W1大於第一焊球部310之最大寬度W2。
第6圖為第5圖之步驟502的細部流程圖。第7A圖為搭配第6圖之步驟606的示意圖。第7B圖為搭配第6圖之步驟610的示意圖。如第6圖所示，步驟502更包含步驟601至步驟611如下。在步驟601中，對半導體組件100進行翹曲量測，接著，進行在步驟602。在步驟602中，判斷半導體組件100之基材110是否為笑臉型彎曲狀，若是，當判斷出基材110呈笑臉型彎曲狀時，進行步驟603，否則，進行步驟607。
在步驟603中，改變電路布局圖案之設計，使得第一導接墊250之外型被改為橢圓形(第3圖)，並將第一導接墊250分布於覆晶區域220之中央區230內，以及將第二導接墊260分布於覆晶區域220除了中央區230以外的其餘位置(包含其所有角落區240)，且每個第一導接墊250之長軸方向252通過覆晶區域220之二相鄰邊E；接著，進行在步驟604。在步驟604中，進行一焊接虛擬實驗；接著，進行在步驟605。在步驟605中，依據焊接虛擬實驗，判斷中央區230內之第一焊球部310之間是否產生熔接狀況，若是，進行步驟606，否則，繼續上述步驟503(第6圖)。在步驟606中，依據從覆晶區域220之矩形形心221分別朝所有角落區240之四個方向(後稱第一方向D1)逐漸調整第一導接墊250與第二導接墊260之數量比例，回到步驟604。
在步驟607中，判斷出基材110是否呈哭臉型彎曲狀，若是，當判斷出基材110呈哭臉型彎曲狀時，進行步驟608，否則，回步驟601。在步驟608中，改變電路布局圖案之設計，使得第一導接墊250之外型被改為橢圓形，並將第一導接墊250分布於覆晶區域220之所有角落區240內，以及將第二導接墊260分布於覆晶區域220除了所有角落區240以外的其餘位置(包含中央區230)，且每個第一導接墊250之長軸方向252通過覆晶區域220之二相鄰邊E。在步驟609中，進行一焊接虛擬實驗，接著，進行在步驟609。在步驟610中，依據焊接虛擬實驗，判斷所有角落區240內之第一焊球部310之間是否產生熔接狀況，若是，進行步驟611，否則，繼續上述步驟503(第5圖)。在步驟611中，依據從覆晶區域220之所有角落區240分別朝矩形形心221之四個方向(後稱第二方向D2)逐漸調整第一導接墊250與第二導接墊260之數量比例，回到步驟609。
更具體地，在步驟601中更包含對半導體組件100進行疊紋光學量測以收集陰影疊紋(Shadow Moirė)數據。如此，從陰影疊紋數據可推知，半導體組件100之基材110為笑臉型彎曲狀(如基材110之中央朝上隆起，第1圖)或者哭臉型彎曲狀(如基材110之中央朝下隆起，圖中未示)，然而，本發明不限於此。在步驟604與步驟609中更包含執行多個(如100個)表面貼焊技術(Surface Mount Technology，SMT)之實驗設計(Design of Experiments，DOE)，然而，本發明不限於此。在步驟605與步驟610中更包含如下步驟。透過故障分析(Failure Analysis，FA)工具或X光(X-ray)透視工具，判斷中央區230內之第一焊球部310之間是否產生熔接狀況，然而，本發明不限於此。
如第7A圖所示，第7A圖中覆晶區域222之網點代表布滿導接墊(意即第一導接墊250及第二導接墊260，參考第2圖)。更具體地，在上述步驟502時，首先將呈矩形之覆晶區域222進行圖像分割技術而被分割為多個尺寸相同之方格(即正方形)400，使得這些方格400依據一個N*N(如4*4)之矩陣方式而直接排列，且N為大於2的整數。上述N數多寡可以依據每方格400內所欲涵蓋導接墊之數量而決定。
如此，當N為偶數時，如第7A圖，上述之中央區230被定義為覆晶區域222中鄰接其矩形形心221的四個方格400；或者，當N為單數時，中央區被定義為覆晶區域中涵蓋矩形形心的單一方格(圖中未示)。此外，上述所有角落區240分別為位於覆晶區域222之矩形角241的四個方格400。
在步驟603中更包含細節如下。這些第一導接墊並未充滿於中央區230內。更具體地，在本實施例中，中央區230之四個方格400之每個對角線410共同組成一個位於這四個方格400內之最大虛擬正方形420，且最大虛擬正方形420內接於中央區230內，且最大虛擬正方形420之四角421接觸中央區230之四個邊線231，且這些第一導接墊250(第2圖)僅分布於最大虛擬正方形420內，並未分布於中央區230內除了最大虛擬正方形420以外之其餘位置。
在步驟606中更包含，依據第一方向D1逐漸將其所遭遇之第二導接墊改為配置第一導接墊。舉例來說，讓中央區230除了最大虛擬正方形420以外之其餘位置內的這些第二導接墊改為第一導接墊之配置；接著，若下次焊接虛擬實驗後仍存在熔接狀況(步驟604~步驟605)，步驟606便可繼續依據第一方向D1分別將下次所遭遇之第二導接墊再改為第一導接墊之配置，如此，反覆步驟604至步驟606，直到焊接虛擬實驗中不再存在熔接狀況為止。
同理，如第7B圖所示，在第7B圖中覆晶區域223之網點代表布滿導接墊(意即第一導接墊250及第二導接墊260，參考第2圖)，且覆晶區域223被分割為多個尺寸相同之方格400，使得這些方格400依據一個N*N(如4*4)之矩陣方式而直接排列，且N為大於2的整數。上述N數多寡可以依據每個方格400內所欲涵蓋導接墊之數量而決定。如此，上述之中央區230與所有角落區240之定義同上文所述。
在步驟608中更包含細節如下。第一導接墊並未充滿於所有角落區240內。更具體地，在本實施例中，各角落區240分別被對角線430分為第一虛擬正三角形431與第二虛擬正三角形432，且第一虛擬正三角形431連接對應之矩形角241。這些第一導接墊僅分布於所述第一虛擬正三角形431內，並未分布於角落區240內之其餘位置(即第二虛擬正三角形432)。
在步驟611中更包含依據第二方向D2逐漸將其所遭遇之第二導接墊改為配置第一導接墊。舉例來說，讓角落區240之第二虛擬正三角形432內的這些第二導接墊改為配置第一導接墊；接著，若下次焊接虛擬實驗後仍存在熔接狀況(步驟609~步驟610)，步驟611便可繼續依據第二方向D2將下次所遭遇之第二導接墊再改為第一導接墊之配置，如此，反覆步驟608至步驟611，直到焊接虛擬實驗中不再存在熔接狀況為止。
如此，透過以上架構，本揭露能夠降低電路板上發生焊球橋接的機會，改善半導體組件和電路板之間的連接性能，而提高半導體封裝元件之可靠性。
最後，上述所揭露之各實施例中，並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，皆可被保護於本發明中。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10:電子裝置 100:半導體組件 110:基材 111:第一面 112:第二面 113:第一焊點 114:第二焊點 115:焊墊 120:晶粒 121:導接凸柱 130:封裝材 200、201:電路板 210:正面 220、222、223:覆晶區域 221:矩形形心 230:中央區 231:邊線 240:角落區 241:矩形角 250、251:第一導接墊 252:長軸方向 260:第二導接墊 310:第一焊球部 320:第二焊球部 400:方格 410:對角線 420:最大虛擬正方形 421:角 430:對角線 431:第一虛擬正三角形 432:第二虛擬正三角形 501~504、601~611:步驟 a:半長軸 b:半短軸 D1:第一方向 D2:第二方向 E:相鄰邊 G1、G2:間距 H:水平線 M:區域 R1、R2:面積 W1、W2:最大寬度 θ:夾角
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下： 第1圖為本發明一實施例之電子裝置的示意圖； 第2圖為本實施例之電路板之上視圖； 第3圖為第2圖之區域M之局部放大圖； 第4圖為本發明一實施例之電路板之上視圖； 第5圖為本發明一實施例之電子裝置之製造方法的流程圖； 第6圖為第5圖之步驟502的細部流程圖； 第7A圖為搭配第6圖之步驟606的示意圖；以及 第7B圖為搭配第6圖之步驟610的示意圖。
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10:電子裝置
100:半導體組件
110:基材
111:第一面
112:第二面
113:第一焊點
114:第二焊點
115:焊墊
120:晶粒
121:導接凸柱
130:封裝材
200:電路板
210:正面
250:第一導接墊
260:第二導接墊
310:第一焊球部
320:第二焊球部
G1、G2:間距
R1、R2:面積
W1、W2:最大寬度

Claims (17)

  1. 一種電子裝置，包含：一半導體組件，包含一基材、一晶粒及一封裝材，該基材包含彼此相對之一第一面及一第二面，該基材之該第一面具有複數個間隔排列之焊點，該晶粒固定於該基材之該第二面，該封裝材將該晶粒包覆於該基材上；一電路板，具有一覆晶區域，該覆晶區域呈矩形，具有一中央區及複數個角落區；複數個第一導接墊，呈長條狀，間隔排列於該覆晶區域之該中央區或所有該些角落區內，該些第一導接墊分別透過複數個第一焊球部連接一部分之該些焊點，每一該些第一導接墊之一長軸方向通過該覆晶區域之二相鄰邊；以及複數個第二導接墊，間隔排列於該覆晶區域之其餘位置內，且該些第二導接墊分別透過複數個第二焊球部連接另部分之該些焊點，其中每一該些第二導接墊的面積小於該些第一導接墊其中之一的面積，且每一該些第二焊球部之最大寬度大於每一該些第一焊球部之最大寬度。
  2. 如請求項1所述之電子裝置，其中該覆晶區域具有一水平線，該長軸方向與該水平線具有一夾角，該夾角為45°~60°之間。
  3. 如請求項1所述之電子裝置，其中該些第一 導接墊之外型分別為橢圓形。
  4. 如請求項1所述之電子裝置，其中當該覆晶區域進行一圖像分割技術而被分割為複數個尺寸相同之方格時，該些方格依據一個N*N之矩陣方式直接排列，其中N為大於2的整數，且該中央區為該覆晶區域中對應或鄰接該覆晶區域之矩形形心的該些方格至少其中之一，以及所有該些角落區分別為位於該覆晶區域之多個矩形角的四個該些方格。
  5. 如請求項4所述之電子裝置，其中該基材呈笑臉型彎曲狀，且該中央區內接有一最大虛擬正方形，該最大虛擬正方形之四角分別接觸該至少其中一方格之四個邊線，該些第一導接墊僅分布於該最大虛擬正方形內。
  6. 如請求項4所述之電子裝置，其中該基材呈哭臉型彎曲狀，且該四個方格分別被一對角線分為二個虛擬正三角形，其中該些第一導接墊僅分布於該二個虛擬正三角形中有連接對應之該些矩形角其中之一。
  7. 一種電路板，包含：一板體，該板體之一面具有一覆晶區域，該覆晶區域呈矩形，且具有一中央區及複數個角落區；複數個第一導接墊，呈長條狀，間隔排列於該中央區或 者所有該些角落區內，每一該些第一導接墊之一長軸方向通過該覆晶區域之二相鄰邊；以及複數個第二導接墊，間隔排列於該覆晶區域之其餘位置內，其中每一該些第二導接墊的面積小於該些第一導接墊其中之一的面積。
  8. 如請求項7所述之電路板，其中該覆晶區域具有一水平線，該長軸方向與該水平線具有一夾角，該夾角為45°~60°之間。
  9. 如請求項7所述之電路板，其中該些第一導接墊之外型分別為橢圓形。
  10. 如請求項7所述之電路板，其中當該覆晶區域進行一圖像分割技術而被分割為複數個尺寸相同之方格時，該些方格依據一個N*N之矩陣方式直接排列，其中N為大於2的整數，且該中央區為該覆晶區域中對應或鄰接該覆晶區域之矩形形心的該些方格至少其中之一，以及所有該些角落區分別為位於該覆晶區域之多個矩形角的四個該些方格。
  11. 如請求項10所述之電路板，其中該中央區內接有一最大虛擬正方形，該最大虛擬正方形之四角分別接觸該至少其中一方格之所有邊線，該些第一導接墊僅分 布於該最大虛擬正方形內。
  12. 如請求項10所述之電路板，其中該四個方格分別被一對角線分為二個虛擬正三角形，其中該些第一導接墊僅分布於該二個虛擬正三角形中有連接對應之該些矩形角其中之一。
  13. 一種電子裝置之製造方法，包含：提供一半導體組件，該半導體組件包含一基材及一晶粒，該晶粒固定於該基材之一面，該基材之另面具有複數個焊點；設計一電路板上之一電路布局圖案；依據該電路布局圖案製出該電路板，其中該電路布局圖案具有一覆晶區域、複數個第一導接墊及複數個第二導接墊，該些第一導接墊分布於該覆晶區域之一中央區或複數個角落區內，該些第二導接墊分布於該覆晶區域之其餘位置上，且每一該些第二導接墊的面積小於該些第一導接墊其中之一的面積，每一該些第一導接墊呈長條狀，每一該些第一導接墊之一長軸方向通過該覆晶區域之二相鄰邊；以及該些第一導接墊透過複數個第一焊球部分別焊接該些焊點之一部分，以及該些第二導接墊透過複數個第二焊球部分別焊接該些焊點之另部分，其中每一該些第二焊球部之最大寬度大於每一該些第一焊球部之最大寬度。
  14. 如請求項13所述之電子裝置之製造方法，其中設計該電路板上之該電路布局圖案，更包含：對該半導體組件進行翹曲量測；判斷該半導體組件之該基材是否呈笑臉型彎曲狀；當判斷出該基材呈笑臉型彎曲狀時，將該電路布局圖案之該些第一導接墊之外型設計為橢圓形，並分布於該覆晶區域之中央區內，以及將該些第二導接墊分布於該覆晶區域除了該中央區以外的其餘位置；進行一焊接虛擬實驗，並判斷該電路布局圖案之該中央區內之該些第一焊球部之間是否產生熔接狀況；以及當判斷出該些第一焊球部之間並無產生熔接狀況時，繼續進行製出該電路板的步驟。
  15. 如請求項14所述之電子裝置之製造方法，其中當判斷出該些第一焊球部之間有產生熔接狀況時，更包含：依據從該覆晶區域之矩形形心分別朝其所有該些角落區之複數個方向逐漸調整該些第一導接墊與該些第二導接墊之數量比例，並繼續進行該焊接虛擬實驗的步驟。
  16. 如請求項14所述之電子裝置之製造方法，其中當判斷出該半導體組件之該基材呈哭臉型彎曲狀時，更包含： 將該電路布局圖案之該些第一導接墊之外型設計為橢圓形，並分布於該覆晶區域之所有角落區內，以及將該些第二導接墊分布於該覆晶區域除了該所有角落區以外的其餘位置；進行一焊接虛擬實驗，並判斷該電路布局圖案之該覆晶區域之該所有角落區內之該些第一焊球部之間是否產生熔接狀況；以及當判斷出該些第一焊球部之間並無產生熔接狀況時，繼續進行製出該電路板的步驟。
  17. 如請求項16所述之電子裝置之製造方法，其中當判斷出該些第一焊球部之間有產生熔接狀況時，更包含：依據從該覆晶區域之所有該些角落區分別朝其矩形形心之複數方向逐漸調整該些第一導接墊與該些第二導接墊之數量比例，並繼續進行該焊接虛擬實驗的步驟。
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TW202114104A (zh) * 2019-09-18 2021-04-01 美商英特爾股份有限公司 具有各種焊球的球柵陣列（ｂｇａ）封裝
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Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200020603A1 (en) * 2018-07-16 2020-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package and printed circuit board attachment
US20210098327A1 (en) * 2018-07-16 2021-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Package and Printed Circuit Board Attachment
TW202114104A (zh) * 2019-09-18 2021-04-01 美商英特爾股份有限公司 具有各種焊球的球柵陣列（ｂｇａ）封裝

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