JP2007012896A - 回路基板、回路基板の製造方法および半導体装置 - Google Patents

Abstract

【課題】 実装される回路素子との接続信頼性が確保され、更に、寄生容量の低減およびノイズ対策が施された多層の回路基板およびその製造方法を提供する。
【解決手段】 本発明の回路基板１０は、絶縁層１１Ｃを介して積層された第１半導体基板１１Ａおよび第２半導体基板１１Ｂから成る積層基板１１を有する。積層基板１１の上面には、第１導電パターン１４が形成され、裏面には第２導電パターン１５が形成される。接続電極１６を介して、第１導電パターン１４と第１半導体基板１１Ａとを電気的に接続することが出来る。更に、接続電極１７を介して、第２導電パターン１５と第２半導体基板１１Ｂとを電気的に接続することが出来る。
【選択図】図１

Description

本発明は回路基板、回路基板の製造方法および半導体装置に関し、特に、回路素子が実装されてインターポーザーとして用いられる回路基板、回路基板の製造方法および半導体装置に関する。

従来に於いて回路装置は、例えば表面に導電路が形成された実装基板に、ＩＣチップ等の半導体素子を搭載することにより形成されていた。実装基板上の導電路と、半導体素子とを接続する構造としては、フェイスアップおよびフェイスダウン（フリップチップ法）の２つの実装構造がある。

半導体素子が実装基板にフェイスアップで実装される場合は、半導体素子の裏面が実装基板に固着される。そして、半導体素子の上面に形成されたパッドと実装基板の導電路とは、金属細線によりワイヤボンディグされる。しかしながらワイヤボンディングを用いた接続方法では、金属細線を形成するための領域を半導体素子の周辺部に確保する必要があるため、半導体素子の実装に必要な面積が増大してしまう問題があった。

フェイスダウンにて半導体素子が実装基板に実装される場合は、下面に配置された半導体素子のパッド電極と実装基板上の導電路とは、半田バンプ等を用いて接続される。フェイスダウンにて半導体素子を実装することにより、実装に必要とされる面積を素子の大きさと同等にすることができる。しかしながら、実装基板と半導体素子とでは熱膨張係数が異なるので、両者を接合させる半田バンプには、温度変化に伴い熱応力が作用する。この熱応力により半田バンプにクラックが発生し、半導体素子の接続信頼性が低下してしまう問題があった。

この問題を解決するために、チップと同等の線膨張係数を持つインターポーザーを介して、半導体素子と実装基板とを接続する構造が提案されている。

図９の断面図を参照して、インターポーザーとしての回路基板を用いた半導体素子の接続構造を説明する。ここでは、多数のパッドを有するＬＳＩチップである半導体素子１０１が、回路基板１００を介して、実装基板１０４に実装されている。半導体素子１０１の裏面に位置するパッドと回路基板１００とは、接続電極１０２により接続されている。また、実装基板１０４の上面に形成された導電路１０５と回路基板１００とは、外部電極１０３により接続されている。更に、回路基板１００の上面および裏面には、絶縁層１０７により絶縁された導電パターン１０６が形成されている。

インターポーザーである回路基板１００の材料として、熱膨張係数が実装基板１０４よりも半導体素子１０１に近い材料を採用すると、接続電極１０２に採用する熱応力が低減される。従って、接続電極１０２の熱応力に対する接続信頼性を向上させることができる。回路基板１００の具体的な材料としては、樹脂、金属、セラミック等が採用される。回路基板１００の材料として、シリコン等の半導体を採用した技術が特許文献１に記載されている。
特開２００１−３２６３０５号公報

しかしながら、回路基板１００を用いた上述の構造では、導電パターン１０６と回路基板１００との間に寄生容量や電圧低下が発生し、グランドが不安定になる事により半導体素子１０１の誤動作等を招く恐れがあった。具体的には、回路基板１００はフローティング状態となっており、電位が固定されていない。従って、導電パターン１０６と回路基板１００との間に電位差が生じ易く、両者の間に寄生容量が発生する。特に半導体素子１０１が数ＧＨｚ程度の高周波にて動作する素子である場合、回路基板１００に発生する寄生容量により素子の性能が低下してしまう問題が発生する。

更に、回路基板１００ではノイズ対策が施されていないので、回路基板１００を透過したノイズが半導体素子１０１に侵入して、半導体素子１０１が誤動作してしまう問題があった。特に、ノイズに敏感なアナログ回路が半導体素子１０１に形成された場合、外部から侵入したノイズにより、半導体素子１０１が誤動作してしまう恐れがあった。更に、半導体素子１０１から発生するノイズが、回路基板１００を透過して外部に伝搬し、他の回路素子に悪影響を与えてしまう問題もあった。このような問題も、半導体素子１０１が高周波デバイスである場合顕著に発生する。

更に、回路基板１００の上面には、接地電位や電源電位と接続された導電パターン１０６を形成する必要があったので、回路基板１００の小型化が困難であった問題があった。

本発明は、上記問題点を鑑みてなされ、本発明の主な目的は、実装される回路素子との接続信頼性が確保され、更に、寄生容量の低減およびノイズ対策が施された回路基板、回路基板の製造方法および半導体装置を提供することにある。

本発明の回路基板は、絶縁層を介して積層された第１半導体基板および第２半導体基板から成る積層基板を有し、前記第1半導体基板または前記第２半導体基板のいずれか一方を貫通し、他方まで延在して電気的に接続された接続電極を具備することを特徴とする。

更に本発明の回路基板は、絶縁層を介して積層された第１半導体基板および第２半導体基板から成る積層基板を有し、前記第１半導体基板と電気に接続された第１接続電極または、前記第２半導体基板と電気的に接続された第２接続電極を具備することを特徴とする。

更に本発明の回路基板は、絶縁層を介して積層された第１半導体基板および第２半導体基板から成る積層基板と、前記積層基板を厚み方向に貫通して設けられた貫通電極と、前記第１半導体基板と電気的に接続された第１接続電極と、前記第２半導体基板と電気的に接続された第２接続電極と、前記積層基板の表面に形成された導電パターンとを具備し、前記第1半導体基板は電源電位に接続され、前記第２半導体基板は接地電位に接続され、前記導電パターンは、接地電位と接続される接地パターンおよび、電源電位と接続される電源パターンを含み、前記電源パターンは、前記第１接続電極を介して前記第1半導体基板に接続され、前記接地パターンは、前記第２接続電極を介して前記第２半導体基板に接続されることを特徴とする。

本発明の回路基板の製造方法は、第１半導体基板および第２半導体基板が絶縁層を介して積層された積層基板を用意する工程と、前記積層基板の一主面をエッチングレジストにより被覆し、前記エッチングレジストに開口径が異なる第１開口部および第２開口部を形成する工程と、前記エッチングマスクを介して前記積層基板をエッチングし、底部に前記第１半導体基板または前記第２半導体基板が露出する接続孔を前記第１開口部から形成し、前記積層基板を貫通する貫通孔を前記第２開口部から形成する工程と、前記接続孔および前記貫通孔の内部に導電材料を形成し、前記第１半導体基板または前記第２半導体基板と接続された接続電極および、貫通電極を形成する工程とを具備することを特徴とする。

更に、本発明の回路基板の製造方法は、第１半導体基板および第２半導体基板が絶縁層を介して積層された積層基板を用意する工程と、前記積層基板の一主面をエッチングレジストにより被覆し、前記エッチングレジストに開口径が異なる第１開口部、第２開口部および第３開口部を形成する工程と、前記エッチングマスクを介して前記積層基板をエッチングし、底部に前記第１半導体基板が露出する第１接続孔を前記第１開口部から形成し、底部に第２半導体基板が露出する第２接続孔を前記第２開口部から形成し、前記積層基板を貫通する貫通孔を前記第３開口部から形成する工程と、前記第１接続孔、前記第２接続孔および前記貫通孔の内部に導電材料を形成し、前記第１半導体基板と電気的に接続された第１接続電極、前記第２半導体基板と電気的に接続された第２接続電極および、貫通電極を形成する工程とを具備することを特徴とする。

本発明の半導体装置は、回路基板と、前記回路基板の主面に固着された半導体素子を具備する半導体装置に於いて、前記回路基板は、絶縁層を介して積層された第１半導体基板および第２半導体基板から成る積層基板を有し、前記第1半導体基板または前記第２半導体基板のいずれか一方を貫通し、他方まで延在して電気的に接続された接続電極を具備することを特徴とする。

本発明によれば、積層された第１半導体基板または第２半導体基板を貫通する接続電極を有するので、接続電極を介して積層された各半導体基板の電位を任意の箇所で取り出すことができる。

更に、本発明の回路基板によれば、積層された第１半導体基板および第２半導体基板と電気的に接続された第１接続電極および第２接続電極を設けることにより、第１半導体基板および第２半導体基板の電位を固定することができる。従って、積層基板と、その表面に形成された導電パターンとの間に発生する寄生容量を低減させることができる。

更に、本発明によれば、第１半導体基板を接地電位とし、第２半導体基板を電源電位とすることで、上記した第１接続電極および第２接続電極を介して、積層基板の表面に形成された導電パターンを任意の箇所で、接地電位または電源電位と接続することができる。従って、接地電位または電源電位と接続された導電パターンを、積層基板の表面で引き回す必要が無いので、導電路の配線密度を抑制し、信号伝播に伴う遅延を抑制できる。その上、配線密度の抑制は等長配線などのタイミング調整の為に必要なエリアを確保し、さらなる高い信頼性を持った電気回路を実現できる。また、第１半導体基板および第２半導体基板は、基板全体が接地電位または電源電位と接続された導電路として機能するので、接地インピーダンスおよび電源インピーダンスを低減させることができる。

更に、第１半導体基板を接地電位とし、第２半導体基板を電源電位とすることで、回路基板のシールド効果を向上させることができる。従って、外部からのノイズを遮断して、回路基板に実装される回路素子の動作を安定させることができる。

本発明の製造方法によれば、開口径が異なる複数の開口部を有するエッチングマスクを用いて、第１半導体基板と第２半導体基板とが絶縁層を介して積層された積層基板をエッチングしている。このことにより、底部から第１半導体基板または第２半導体基板が露出される接続孔と、積層基板を貫通する貫通孔とを同時に形成することができる。従って、エッチングの工程を簡素化して、回路基板を形成することが可能となる。

また、上記したエッチングマスクに、開口径が異なる第1開口部、第２開口部および第３開口部を設けることにより、深さが異なる３つの孔を積層基板に形成することができる。具体的には、最も開口径が小さい第１開口部から、第１半導体基板の厚み方向の途中まで延在する第１接続孔が形成される。次いで開口径が小さい第２開口部から、第１半導体基板および絶縁層を貫通して第２半導体基板まで延在する第２接続孔が形成される。最も開口径が大きい第３開口部から、積層基板全体を貫通する貫通孔が形成される。従って、エッチングの工程を更に簡素化することが可能となる。

＜第１実施の形態＞
本形態では、図１から図４を参照して、回路基板の構造を説明する。

図１を参照して、インターポーザーである回路基板１０の基本的な構成を説明する。図１（Ａ）、図１（Ｂ）および図１（Ｃ）は回路基板１０の断面図である。

図１（Ａ）を参照して、本形態の回路基板１０では、絶縁層１１Ｃを介して積層された第１半導体基板１１Ａおよび第２半導体基板１１Ｂから積層基板１１が形成されている。更に、積層基板１１を貫通する貫通電極１３、第１半導体基板１１Ａと電気的に接続された接続電極１６、第２半導体基板１１Ｂと電気的に接続された接続電極１７が形成されている。更に、積層基板１１の上面および裏面には、第１導電パターン１４および第２導電パターン１５が形成されている。本形態に於いて回路基板１０はインターポーザーとして用いられる。インターポーザーとは、半導体素子等の回路素子と実装基板との間に位置して、回路装置等を構成するために用いられる基板である。

積層基板１１は、絶縁層１１Ｃを介して張り合わされた第１半導体基板１１Ａおよび第２半導体基板１１Ｂから形成されている。積層基板１１の材料としては、貼り合わせＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を採用することができる。積層基板１１の厚みは、例えば１００μｍ〜２００μｍ程度である。

第１半導体基板１１Ａは、厚みが５０μｍ〜１００μｍ程度のシリコン等の半導体から成る。第１半導体基板１１Ａの材料としては、真性半導体または不純物半導体を採用することができる。不純物半導体としては、ボロン等のＰ型不純物が導入されたＰ型半導体、リン等のＮ型不純物が導入されたＮ型半導体が採用される。特に不純物半導体基板を、第１半導体基板１１Ａとして採用すれば、第１半導体基板１１Ａの電気導電性や熱伝導性が高まり、金属基板の機能に近づく。つまりシールド機能、放熱機能等の色々な機能を第１半導体基板１１Ａに持たせることが可能となる。またグランド配線が設けられた場合、グランド配線と第１半導体基板１１Ａとを同電位にするができ、グランド配線に寄生する容量を無くすることも可能である。不純物半導体を第１半導体基板１１Ａの材料として用いることで、第１半導体基板１１Ａの電気抵抗が低くなり、接続電極１６との導通を容易にすることができる。

第２半導体基板１１Ｂは、上述した第１半導体基板１１Ａと同様の材料から成り、絶縁層１１Ｃを介して、第１半導体基板１１Ａと積層されている。積層された第１半導体基板１１Ａおよび第２半導体基板１１Ｂより、積層基板１１が形成されている。また、第２半導体基板１１Ｂの厚みは、第１半導体基板１１Ａと同様でよい。

上述した第１半導体基板１１Ａおよび第２半導体基板１１Ｂは、接地電位または電源電位に接続することが出来る。この場合は、第１半導体基板１１Ａが接地電位に接続されて第２半導体基板１１Ｂが電源電位に接続されても良いし、第１半導体基板１１Ａが電源電位に接続されて第２半導体基板１１Ｂが接地電位に接続されても良い。

絶縁層１１Ｃは、ＳｉＯ_２や樹脂膜等の絶縁性の材料から成り、第１半導体基板１１Ａおよび第２半導体基板１１Ｂを貼り合わせ且つ両者を絶縁させる機能を有する。

更に、シリコンから成る本形態の回路基板１０は、ＬＳＩチップ等の半導体素子と同じ材料から成る。従って、実装される半導体素子の熱膨張係数と、回路基板１０の熱膨張係数とは等しくなるので、両者の接続信頼性を向上させることができる。例えば、半導体素子がフェイスアップで回路基板１０に実装された場合、金属細線やリード板等の接続手段を使って接続するため、接続手段と半導体素子との接続箇所の信頼性が向上する。また、バンプ電極を用いて半導体素子をフリップチップ法により回路基板１０の上面に実装する場合を考えると、両者を接続するバンプ電極に作用する熱応力は極めて小さくなり、接続信頼性が向上される。

絶縁膜１２は、シリコン酸化膜、シリコン窒化膜またはポリイミド等の樹脂膜から成り、積層基板１１の上面及び裏面を被覆している。絶縁膜１２により、第１導電パターン１４および第２導電パターン１５と、積層基板１１とが絶縁されている。また、貫通孔２３の側面も絶縁膜１２により被覆されている。更に、接続孔２７、３２に関しては、側面は絶縁膜１２により被覆され、底面は半導体基板が露出するため絶縁膜１２により覆われていない。

第１導電パターン１４および第２導電パターン１５は、積層基板１１の上面および裏面に形成されている。これらの導電パターンは、銅（Ｃｕ）、アルミニウム（Ａｌ）または金（Ａｕ）を主材料とする金属から成る。第１導電パターン１４は、積層基板１１の上面に形成されて、半導体素子等が接続されるパッド（例えばダイパッドまたはボンディングパッド）や、パッドどうしを接続する配線等を形成している。第２導電パターン１５は、積層基板１１の裏面に延在されて、実装基板等との接続に用いられるパッドや、これらのパッドどうしを接続する配線等を形成している。

ここでは、単層の第１導電パターン１４および第２導電パターン１５が形成されているが、これらの導電パターンを多層に形成することも可能である。

貫通電極１３は、積層基板１１を厚み方向に貫通して設けた貫通孔２３に設けられた導電材料から成る。貫通電極１３により、第１導電パターン１４と第２導電パターン１５とが接続される。貫通電極１３と積層基板１１とは、貫通孔２３の内壁に設けた絶縁膜１２により絶縁されている。貫通電極１３は、例えば、後述するメッキ法で形成され、第１導電パターン１４および第２導電パターン１５と電気的に接続された金属膜により形成することができる。ここでは、幅が４０μｍ程度の貫通孔２３の内壁に、厚みが数μｍ程度の金属膜から成る貫通電極１３が形成されている。また、貫通孔２３に完全に埋め込まれた導電材料により、貫通電極１３を構成しても良い。

接続電極１６は、積層基板１１の上面から形成されて第１半導体基板１１Ａと電気的に接続された電極である。接続電極１６により、積層基板１１の上面に形成された第１導電パターン１４と、上層の第１半導体基板１１Ａとを電気的に接続することができる。具体的には、接続電極１６は、第１半導体基板１１Ａの厚み方向の途中まで延在する接続孔３２に埋め込まれた導電材料から成る。接続電極１６の底部が、接続孔２３の底面に露出する第１半導体基板１１Ａにオーミック接触することで、接続電極１６と第１半導体基板１１Ａとは電気的に接続される。接続電極１６の幅は、貫通電極１３と同等かそれ以下が好ましく、例えば４０μｍ〜１０μｍ程度に設定される。接続電極１６の深さは、第１半導体基板１１Ａを貫通しない程度であれば良く、例えば５０μｍ程度である。接続電極１６は、第１導電パターン１４と一体に形成される金属膜により形成することができる。ここでは、接続孔３２に導電材料が埋め込まれ、接続電極１６が形成されている。接続電極１６は、接続孔３２を完全に埋め込むタイプでも良いし、接続孔３２の側壁に被着された金属膜から成るタイプでも良い。

接続電極１７は、積層基板１１の下面から形成され、下層の第２半導体基板１１Ｂと電気的に接続された電極である。接続電極１７により、積層基板１１の下面に形成された第２導電パターン１５と、下層の第２半導体基板１１Ｂとが電気的に接続される。具体的には、接続電極１７は、第２半導体基板１１Ｂの厚み方向の途中まで延在する接続孔２７に埋め込まれた導電材料から成る。接続電極１７の基本的な構成は、上述した接続電極１６と同様である。

本形態では、上述した接続電極１６を介して、第１半導体基板１１Ａを接地電位または電源電位に接続することができる。更に、接続電極１７を介して、第２半導体基板１１Ｂを接地電位または電源電位に接続することもできる。更には、接続電極１６および接続電極１７を介して、積層基板１１の任意の箇所で、接地電位または電源電位を取り出すこともできる。この事項の詳細は、図３を参照して後述する。

ここで、図１（Ａ）では、第１半導体基板１１Ａおよび第２半導体基板１１Ｂから成る２層の半導体基板が積層されているが、３層以上の半導体基板を積層させ、各層の半導体基板を異なる電位に接続しても良い。

図１（Ｂ）を参照して、接続電極１６、１７の形状が異なる回路基板１０を説明する。ここでは、接続電極１６が第２半導体基板１１Ｂと接続され、接続電極１７が第１半導体基板１１Ａと接続されている。

接続電極１６は、積層基板１１の上面から、第１半導体基板１１Ａおよび絶縁層１１Ｃを貫通して、第２半導体基板１１Ｂまで延在している。換言すると、積層基板１１の上面から、第１半導体基板１１Ａおよび絶縁層１１Ｃを貫通して、第２半導体基板１１Ｂの途中まで延在する接続孔３２の内部に接続電極１６が形成されている。接続孔３２の底部に露出した第２半導体基板１１Ｂに、接続電極１６の端部が接触している。接続孔３２の側壁に形成された絶縁膜１２により、接続電極１６と第１半導体基板１１Ａとは絶縁されている。このような形状の接続電極１６を形成することで、積層基板１１の上面に形成された第１導電パターン１４と、下層の第２半導体基板１１Ｂとを任意の箇所で接続することができる。

接続電極１７は、積層基板１１の下面から、第２半導体基板１１Ｂおよび絶縁層１１Ｃを貫通して、第１半導体基板１１Ａまで延在している。接続電極１７の基本的な構成は、上述した接続電極１６と同様である。即ち、接続電極１７の端部は、上層の第１半導体基板１１Ａに接触している。更に、接続孔２７の内部に接続電極１７が形成され、接続孔２７の内壁を被覆する絶縁膜１２により、接続電極１７と第２半導体基板１１Ｂとが絶縁されている。接続電極１７により、上層に位置する第１半導体基板１１Ａと、積層基板１１の下面に形成された第２導電パターン１５とを任意の箇所で電気的に接続することができる。

図１（Ｃ）を参照して、更なる他の形態の回路基板１０の構成を説明する。ここでは、接続電極１６、１７が、積層基板１１の上面から内部に延在している。

接続電極１６は、積層基板１１の上面から、第１半導体基板１１Ａおよび絶縁層１１Ｃを貫通して第２半導体基板１１Ｂまで延在している。この接続電極１６の構成は図１（Ｂ）の場合と同様である。

接続電極１７は、接続電極１６と同様に積層基板１１の上面から形成され、第１半導体基板１１Ａと接続されている。ここでは、接続電極１７は接続電極１６よりも浅く形成され、その先端部は第１半導体基板１１Ａの途中でストップしている。

積層基板１１の上面に接続電極１６、１７を設けることにより、積層基板１１の表面に形成された第１導電パターン１４を、任意の箇所にて、第１半導体基板１１Ａまたは第２半導体基板１１Ｂと接続することが可能となる。従って、第１半導体基板１１Ａおよび第２半導体基板１１Ｂが接地電位や電源電位と接続された場合は、接続電極１６、１７を介して、積層基板１１上の任意の箇所にて、第１導電パターン１４を接地電位や電源電位と接続することができる。

接続電極１６、１７を設けることによる利点を説明する。例えば図１（Ａ）を参照すると、接続電極１６を介して第１導電パターン１４と第１半導体基板１１Ａとを電気的に接続することで、第１導電パターン１４と第１半導体基板１１Ａとの間に発生する寄生容量を低減させることができる。具体的には、第１導電パターン１４は、絶縁膜１２を介して第１半導体基板１１Ａの上面に形成されている。換言すると、第１導電パターン１４と第１半導体基板１１Ａとの間には、誘電体としての絶縁膜１２が位置している。従って、第１導電パターン１４と第１半導体基板１１Ａとの電位が異なると、電位差に応じた寄生容量が発生する。そこで、本形態では、接続電極１６を介して、第１半導体基板１１Ａと第１導電パターン１４とを電気的に接続することで、両者の電位を等しくして寄生容量の発生を抑止している。寄生容量が低減されることにより、回路基板１０に実装される回路素子の誤動作を防止することができる。以上の事項は、接続電極１７を介して接続される第２半導体基板１１Ｂと第２導電パターン１５についても同様である。

更に、第１半導体基板１１Ａが接地電位に固定されると、接地電位と接続された第１導電パターン（ＧＮＤライン）１４と、第１半導体基板１１Ａとの間に生じる寄生容量が無くなる。更にまた、第１半導体基板１１Ａを接地電位に接続すると、第１半導体基板１１Ａの電位を常に同電位（０Ｖ）に固定することができるので、第１半導体基板１１Ａの電位が変動することを防止することもできる。また、接地電位の替わりに、電源電位（Ｖｃｃ）を採用しても良い。

更にまた、積層基板１１のまとまった領域を接地電位にできるので、シールド効果が向上され、回路基板１１を透過するノイズの伝搬が防止されている。特に積層基板１１全体をＧＮＤに落とせば、ノイズの吸収、遮断に効果を有する。

次に、図２を参照して、接続電極および貫通電極の詳細な構造を説明する。

図２（Ａ）を参照して、接続電極１６は、バリア膜３５を介して第１半導体基板１１Ａと接続される。バリア膜３５を形成することにより、接続電極１６の材料である銅（Ｃｕ）が、シリコンから成る第１半導体基板１１Ａに拡散してしまうのを防止することができる。バリア層３５の材料としては、チタン（Ｔｉ）、チタンナイトライド（ＴｉＮ）、チタンタングステン（ＴｉＷ）、タンタルナイトライド（ＴａＮ）等の高融点金属や高融点金属を含んだ化合物が採用される。また、図１に示した接続電極１７および貫通電極１３に関しても、貫通孔１６と同様にバリア膜３５が形成されている。

図２（Ｂ）を参照して、貫通電極１３の構造を更に説明する。ここでは、貫通孔２３下端付近の内壁に、内壁から積層基板１１の内部に向かった凹部２４が形成されている。この構造は、貫通孔２３の内壁がオーバーエッチングされることにより形成される。この凹部２４が設けられた部分の貫通孔２３は、他の部分よりも幅が広くなっている。この凹部２４にも充填されるように、貫通孔２３の内部に貫通電極１３が形成されることで、貫通電極１３と貫通孔２３内部の間にアンカー効果が発生し、貫通電極１３が積層基板１１から剥がれにくい構造となっている。

図２（Ｃ）を参照して、接続電極１６は、必ずしも第１半導体基板１１Ａの厚み方向に延在する必要はなく、通常の半導体プロセスで採用するコンタクトの如き構造でも良い。即ち、絶縁膜１２のみが除去される程度の深さの接続孔３２に、接続電極１６が形成されても良い。このような構造でも、接続電極１６は第１半導体基板１１Ａに接触しているので、接続電極１６を介して、第１導電パターン１４と第１半導体基板１１Ａを接続することができる。

図３を参照して、他の形態の回路基板１０の構成を説明する。この図に示す回路基板１０では、上層の第１半導体基板１１Ａが電源電位に接続され、下層の第２半導体基板１１Ｂが接地電位に接続されるものとして説明する。ここで、上層の第１半導体基板１１Ａを接地電位と接続し、下層の第２半導体基板１１Ｂを電源電位と接続しても良い。

本形態の回路基板１０では、積層基板１１の上面に形成される第１導電パターン１４は、制御信号等が通過する信号パターン１４Ａと、接地電位と接続される接地パターン１４Ｂと、電源と接続される電源パターン１４Ｃとから成る。そして、接地パターン１４Ｂおよび電源パターン１４Ｃは、第１半導体基板１１Ａ、第２半導体基板１１Ｂおよび各接続電極を介して、接地電位または電源電位と接続されている。

積層基板１１の上面からは接続電極１６、５１が形成されている。接続電極１６は、積層基板１１の上面から、第１半導体基板１１Ａおよび絶縁層１１Ｃを貫通して、下層の第２半導体基板１１Ｂまで延在している。従って、接地電位に電位が固定された下層の第２半導体基板１１Ｂを、接続電極１６を介して、接地パターン１４Ｂと接続することが可能となる。一方、接続電極５１は、積層基板１１の上面から第１半導体基板１１Ａまで延在している。従って、電源電位に電位が固定された上層の第１半導体基板１１Ａを、接続電極５１を介して、電源パターン１４Ｃと接続することができる。

積層基板１１の下面からは、接続電極１７、５２が形成されている。接続電極１７は、積層基板１１の下面から、第２半導体基板１１Ｂおよび絶縁層１１Ｃを貫通して、上層の第１半導体基板１１Ａまで延在している。従って、接続電極１７を介して、第１半導体基板１１Ａを、外部に位置する電源電位と接続することが可能となる。また、接続電極５２は、積層基板１１の下面から第２半導体基板１１Ｂまで延在している。従って、接続電極５２を介して、第２半導体基板１１Ｂを、外部に位置する接地電位に接続することができる。ここで、接続電極１７、５２を介して、積層基板１１の下面に位置する第２導電パターン１５を、接地電位または電源電位に接続することも可能である。

上記した本形態の構成により、積層基板１１の任意の箇所にて、電源電位に電位が固定された第１半導体基板１１Ａに、接続電極５１を介して電源パターン１４Ｃを接続することができる。更には、接地電位に電位が固定された第２半導体基板１１Ｂに、接続電極１６を介して、接地パターン１４Ｂを接続することもできる。従って、積層基板１１の表面に於いて、電源パターン１４Ｃおよび接地パターン１４Ｂを引き回す必要が無いことから、回路基板１１表面の配線密度を抑制することができる。また、電源パターン１４Ｃおよび接地パターン１４Ｂの面積を小さくできるので、信号パターン１４Ａを形成するためのエリアを大きく確保することができる。従って、信号パターン１４Ａを等長配線して、タイミング調整をすることができる。更には、第１半導体基板１１Ａおよび第２半導体基板１１Ｂの全面を、電源電位または接地電位と接続された経路として用いることが可能であるので、電源インピーダンスおよび接地インピーダンスを低減させることができる。

図４（Ａ）を参照して、本形態の回路基板がインターポーザーとして用いられた回路装置（半導体装置）を説明する。ここでは、回路基板１０の上面に回路素子１８が実装されることで、回路装置２０Ａが構成されている。回路基板１０の裏面は、半田等の導電性材料から成る外部電極２１を介して実装基板３０の上面に形成された導電路３１に固着されている。

回路基板１０の上面及び裏面に形成された第１導電パターン１４および第２導電パターン１５は、電気的に接続される領域を除いて、被覆層２２により被覆されている。回路基板１０の上面に於いては、回路素子１８と接続される領域の第１導電パターン１４が、被覆層２２から露出している。回路基板１０の裏面に於いては、外部電極２１が付着される箇所の第２導電パターン１５が被覆層２２から露出している。

接続電極１７と接続された第２導電パターン１５は、実装基板３０上の導電路３１Ａに、外部電極２１Ａを介して接続されている。従って、第１半導体基板１１Ａは、接続電極１７、外部電極２１Ａおよび導電路３１Ａを介して、外部の接地電位または電源電位と接続される。同様に、第２半導体基板１１Ｂは、接続電極５２、外部電極２１Ｂおよび導電路３１Ｂを介して、外部の電源電位または接地電位と接続される。

回路素子１８は回路基板１０に実装される素子であり、抵抗、コンデンサまたは/およびコイル等の受動素子や、ダイオード、トランジスタ、ＩＣ、ＬＳＩ等の能動素子を全般的に採用することができる。更に、複数個の回路素子１８が回路基板１０に実装されて、システム機能を一つの回路装置２０Ａで実現しても良い。また光センサ、圧力センサ、磁気センサ等のセンサ類が実装されても良い。また、第１半導体基板１１Ａまたは第２半導体基板１１Ｂの表面に、周知の拡散工程によりトランジスタ等が形成されても良い。

半導体素子１８Ｂは、フリップチップ法により、回路基板１０の上面に形成された第１導電パターン１４に、バンプ電極１９を介して接続されている。上述したように、回路基板１０は、半導体素子の材料と同じようにシリコンから成る。従って、回路基板１０と半導体素子１８Ｂとの熱膨張係数は等しいことから、両者を接続するバンプ電極１９に作用する熱応力は極めて小さくなり、接続信頼性が向上されている。また、半導体素子１８Ｂと回路基板１０との間には、両者の接続信頼性を更に向上される為に、アンダーフィル３６が充填されても良い。

本形態では、上述したように、回路基板に発生する寄生容量を低減させているので、高周波で動作する半導体素子１８Ｂの特性を劣化させずに、回路基板１０の上面にて動作させることができる。また、このような形態の導電路（マイクロ・ストリップ・ライン）では、高速伝送で一般的な特性インピーダンスと整合する事で誘電損失を防止する事が可能になる。

更に、半導体素子１８Ｂと回路基板１０との間に位置する絶縁材料を、低誘電材料とすることにより、半導体素子１８Ｂと回路基板１０との間に発生する寄生容量を低減させることが可能となる。ここでは、両者の間に位置している被覆層２２およびアンダーフィル３６を、低誘電材料であるブラックダイヤモンドまたはフッ化ポリイミドにて構成することで、寄生容量を低減させ、特性インピーダンスを整合させている。

また、実装基板３０の配線等から発生する不要輻射また半導体素子１８Ｂから発生する不要輻射は、第１半導体基板１１Ａおよび第２半導体基板１１Ｂにて遮断することができる。従って、ノイズに対して敏感なアナログ回路が設けられた半導体素子１８Ｂも安定した動作を実現できる。

図４（Ｂ）を参照して、他の形態の回路装置２０Ｂの構成を説明する。回路装置２０Ｂでは、フェイスアップの状態で半導体素子１８Ｂが回路基板１０の上面に実装されている。また、半導体素子１８Ｂが封止されるように回路基板１０の上面に封止樹脂３７が形成されている。このようにフェイスアップにて半導体素子１８Ｂを実装した場合でも、上記した効果を得ることができる。

半導体素子１８Ｂの裏面は、接合材２６を介して、回路基板１０の上面に固着されている。半導体素子１８Ｂの上面に形成された電極は、第１導電パターン１４と金属細線２５を介して接続されている。

半導体素子１８Ｂの固着に用いる接合材２６としては、上述したように低誘電材料が好ましい。このことにより、半導体素子１８Ｂとその下方に位置する第１導電パターン１４との間に発生する寄生容量を低減させることができる。

ここで、図４（Ａ）に於いて、実装基板３０として、ガラスエポキシ基板、セラミック基板、ガラス基板、金属基板、フレキシブル基板等が考えられる。しかしながら回路基板１０と半導体素子１８Ｂは、シリコン（Ｓｉ）により構成され、Ｓｉの構成比率が高いことを考えると、実装基板３０としては、フレキシブル基板が好ましい。

更には、半導体素子１８Ｂとしてメモリチップを採用し、メモリ容量の拡大を考慮し、チップを上層に何枚も積層したスタック構造でも良い。この際、メモリチップは、貫通電極でチップの表面からチップ裏面に電極が延在されたものを採用してスタックさせれば、コンパクトで信頼性の高いモジユールが実現できる。

＜第２実施の形態＞
本形態では、図５および図６を参照して、図１（Ａ）に示した構成の回路基板１０の製造方法を説明する。

図５（Ａ）を参照して、先ず、積層基板１１を用意して、開口部を設けたエッチングマスク４０により積層基板１１の上面を被覆する。

積層基板１１は、シリコンから成る第１半導体基板１１Ａおよび第２半導体基板１１Ｂが、絶縁層１１Ｃを介して積層されて形成されている。積層基板１１としては、貼り合わせＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を採用することができる。厚みが５０μｍ〜１００μｍ程度の第１半導体基板１１Ａおよび第２半導体基板１１Ｂを積層させることにより、厚みが１００μｍ〜２００μｍ程度の積層基板１１が形成される。第１半導体基板１１Ａおよび第２半導体基板１１Ｂとしては、不純物が拡散された不純物半導体が好適である。

エッチングマスク４０は、一般には、ホトレジストを採用するが、シリコン酸化膜、シリコン窒化膜を採用することができる。後のエッチング方法としてリアクティブイオンエッチング（ＲＩＥ）を行う場合は、耐エッチング性に優れたシリコン酸化膜またはレジストが好適である。ここで、前もって積層基板１１の外周面を酸化膜により被覆しても良い。エッチングマスク４０には、開口部４１および開口部４２が形成されている。

開口部４１からは、積層基板１１を厚み方向に貫通する貫通孔２３が形成される領域が露出される。開口部４１の平面的な形状は、例えば円形または矩形であり、その幅Ｗ１は例えば４０μｍ程度に形成される。

開口部４２からは、接続孔２７が形成される領域が露出される。開口部４２の幅Ｗ２は、開口部Ｗ１よりも狭く、例えば１０μｍ〜２０μｍ程度である。更には、開口部４２の幅は、開口部４１の半分以下が好ましい。このようにすることにより、開口部４２のエッチングレートを、開口部４１の半分以下にすることが出来る。従って、積層基板１１を貫通する貫通孔２３が形成されるまでドライエッチングを行っても、開口部４２から形成される接続孔２７は、厚み方向の中央部に位置する絶縁層１１Ｃまで到達しない。このことから、ドライエッチングにより形成される接続孔２７の先端部を、第１半導体基板１１Ａの厚み方向の途中でストップさせることが出来る。

図５（Ｂ）を参照して、次に、エッチングマスク４０を介して積層基板１１をエッチングすることで、貫通孔２３および接続孔２７を形成する。本工程で行うエッチングとしては、プラズマエッチング、スパッタエッチング、ＲＩＥ、ＥＣＲ等のドライエッチングが採用される。これらのドライエッチングには、ＳＦ_６、Ｏ_２、Ｃ_４Ｆ_８等を含むエッチングガスが用いられる。ここでは、エッチングを積層基板１１の上面から下方に進行させている。また、ウェットエッチングにより、貫通孔２３および接続孔２７を形成しても良い。

更に本形態では、第１半導体基板１１Ａおよび第２半導体基板１１Ｂをエッチングする場合と、絶縁膜１１Ｃをエッチングする場合とでは、異なるエッチングガスを用いる。シリコンから成る第１半導体基板１１Ａおよび第２半導体基板１１Ｂをエッチングする際には、ＣＦ_４とＯ_２の混合ガス、ＣＦ_６とＯ_２の混合ガスを用いてエッチングを行うことができる。また、酸化膜（ＳｉＯ_２）から成る絶縁層１１Ｃをエッチングする際には、ＣＦ_４とＨ_２の混合ガス、ＣＨＦ_４またはＣ_２Ｆ６等を用いてエッチングを行うことができる。

しかしながら、エッチングガスを替えずに、第１半導体基板１１Ａ、第２半導体基板１１Ｂおよび絶縁層１１Ｃをエッチングすることも可能である。この場合は、ＳｉＦ_４およびＣＯを用いてドライエッチングが行われる。

本工程では、積層基板１１を厚み方向に貫通する貫通孔２３が形成されるまで、エッチングマスク４０を介して積層基板１１をエッチングする。前述したように、径の小さい開口部４２のエッチングレートが遅いために、接続孔２７は第１半導体基板１１Ａの下面まで到達しない。即ち、接続孔２７は、第１半導体基板１１の厚み方向の途中まで延在している。

本工程は、接続孔２７を第１半導体基板１１Ａの途中で止めることで、第１半導体基板１１Ａを所定の電位に固定する接続電極（不図示）が形成できる。また開口部４１と開口部４２との大きさを異ならせることにより、深さ方向の進むエッチングレートが異なり、貫通孔２３と接続孔２７とを、一度のエッチングにより形成することができる。従って、貫通孔２３と接続孔２７とを別々の工程にて形成する必要が無いことから、製造コストを安くすることができる。本工程が終了した後に、エッチングマスク４０は、積層基板１１から剥離される。

図５（Ｃ）を参照して、次に、第２半導体基板１１Ｂに接続孔３２を形成する。ここでは、積層基板１１の上下を反転させて図示している。即ち、下層に位置する第１半導体基板１１Ａが、接着剤４３を介して支持基板４４に貼着されている。そして、上層に位置する第２半導体基板１１Ｂの上面は、開口部５７が設けられたエッチングマスク３４により被覆されている。開口部５７の径は、上述した開口部４２と同様の１０μｍ〜２０μｍ程度でよい。開口部５７から露出する第２半導体基板１１Ｂをエッチングすることにより、接続孔３２が形成される。接続孔３２は、第２半導体基板１１Ｂの下面までは到達せずに、その厚み方向の途中でストップしている。本工程が終了した後に、エッチングマスク３４は積層基板１１から剥離され、積層基板１１は支持基板４４から分離される。

図６（Ａ）を参照して、次に、接続孔２７、接続孔３２および貫通孔２３の内壁も含む積層基板１１の表面に、シリコン酸化膜またはシリコン窒化膜等から成る絶縁膜１２を形成する。

図６（Ｂ）を参照して、次に、接続孔２７の底部を被覆する絶縁膜１２を除去することにより、第１半導体基板１１Ａを接続孔２７の底部から露出させる。接続孔２７の底部を被覆する絶縁膜１２のエッチングには、異方性エッチングが好ましい。つまり接続孔２７の側壁よりも底部をエッチングするため、底部のみを露出させることができる。またエッチング方法によっては、積層基板１１表面の絶縁膜１２を残し、接続孔２７の底部及び側壁を被覆する絶縁膜１２を取り除いても良い。このようにすれば後の接続電極のコンタクト抵抗を大きく低下できる。同様に、接続孔３２の底面を被覆する絶縁膜１２を除去して、接続孔３２の底面に第２半導体基板１１Ｂを露出させる。

接続孔２７の底部を被覆する絶縁膜１２を除去する方法としては、エッチングマスクを用いる場合と用いない場合がある。

エッチングマスクを用いる場合は、積層基板１１の主面に形成された絶縁膜１２をエッチングマスク（不図示）にて被覆した後に、異方性ドライエッチングを行うことで、接続孔２７の底部に位置する絶縁膜１２を除去する。

エッチングマスクを用いない場合は、以下の方法が好ましい。つまり図面では絶縁膜１２の膜厚は均一に示されているが、実際は、接続孔２７の内部に形成される絶縁膜１２は、積層基板１１の上面に形成される絶縁膜１２よりも薄い。例えば、接続孔２７の底部を被覆する絶縁膜１２の厚みは、積層基板１１の上面に形成される絶縁膜１２の半分程度である。従って、エッチングマスクを用いずにドライエッチングを積層基板１１の上面から一様に行うと、積層基板１１の上面に形成された絶縁膜１２が除去される前に、接続孔２７底部の絶縁膜１２を除去することができる。

図６（Ｃ）を参照して、貫通孔２３、接続孔２７および接続孔３２の内部、積層基板１１の上面および裏面が被覆されるように例えば銅（Ｃｕ）から成る金属膜２９を形成する。

具体的には、先ず、銅（Ｃｕ）の拡散を防止するために、貫通孔２３、接続孔２７および接続孔３２の内壁および積層基板１１の上面及び裏面にバリア層を形成する。このバリア層は、チタン（Ｔｉ）、チタンナイトライド（ＴｉＮ）、チタンタングステン（ＴｉＷ）、タンタルナイトライド（ＴａＮ）等からなり、スパッタ法またはＣＶＤ法等により形成される。更に、このバリア層の上面に、スパッタ法またはＣＶＤ法等により、厚みが数百ｎｍ程度の金属膜から成るシード層を形成し、このシード層を電極として用いて電解メッキを行うことで、厚みが数μｍ程度の金属膜２９を形成する。金属膜２９により、接続電極１６、接続電極１７および貫通電極１３が形成される。

ここでは、接続孔２７、３２は金属膜により埋め込まれているが、貫通孔２３に示すように、接続孔２７、３２の側壁に薄膜の状態の金属膜が形成されても良い。即ち、接続孔２７、３２の内壁が金属膜により被覆されて内部に空洞が形成されている状態でも良い。

図６（Ｄ）を参照して、次に、積層基板１１の上面および裏面に形成された金属膜２９をエッチング等によりパターニングすることで、第１導電パターン１４および第２導電パターン１５を形成する。更に、電気的接続箇所を除いて、第１導電パターン１４および第２導電パターン１５は、被覆樹脂（不図示）により被覆される。上記の工程により、インターポーザーとして使用可能な回路基板が形成される。

ここでは、導電パターンが１層で構成されているが、この後絶縁膜の形成、導電材料の形成、パターニングを何回か繰り返し、積層された複数層の導電パターンを形成しても良い。

＜第３の実施の形態＞
本形態では、図７を参照して、図１（Ｂ）に構造を示した回路基板の製造方法を説明する。本工程の基本的な製造方法は、上述した第２の実施の形態と同様であるので、相違点を中心に説明する。

図７（Ａ）を参照して、先ず、接続孔２７、接続孔３２および貫通孔２３を、積層基板１１に形成する。具体的には、第１半導体基板１１Ａ側から接続孔２７および貫通孔２３を形成した後に、更に、第２半導体基板１１Ｂ側から接続孔３２を形成する。ここでは、接着剤４３を介して積層基板１１を支持基板４４に貼着した後に、エッチングマスク３４を用いて、接続孔３２を形成した状態を示す。接続孔２７、接続孔３２および貫通孔２３は、第２の実施の形態と同様にドライエッチングにより形成することができる。

本形態では、接続孔２７および接続孔３２を、接続層１１Ｃを貫通して形成している。具体的には、接続孔２７は、第１半導体基板１１Ａおよび絶縁層１１Ｃを貫通して、第２半導体基板１１Ｂまで延在するように形成される。更に、接続孔３２は、第２半導体基板１１Ｂおよび絶縁層１１Ｃを貫通して、第１半導体基板１１Ａまで延在するように形成される。即ち、第２の実施の形態と比較すると、接続孔２７および接続孔３２は深く形成されている。

接続孔２７、３２を上記のように深く形成するためには、２つの方法が考えられる。第１の方法は、エッチングマスクに設けられる開口部５７の開口径を大きくすることである。例えば、開口部５７の開口径を２０〜３０μｍ程度に大きくすることにより、エッチングレートが大きくなり、より深い貫通孔２３を形成することができる。第２の方法は、ドライエッチングを行う時間を長くすることで、接続孔２７および接続孔３２を深く形成する方法である。

図７（Ｂ）を参照して、次に、積層基板１１の表面にシリコン酸化膜またはシリコン窒化膜から成る絶縁膜１２を形成する。具体的には、積層基板１１の上面および裏面が絶縁膜１２により被覆されると共に、接続孔２７、接続孔３２および貫通孔２３の内壁も絶縁膜１２により被覆される。

一般に絶縁膜１２を形成する場合は、例えばＣＶＤ法等の被膜が一般的である。この場合、チャンバー内のウェハテーブルに積層基板１１と成るウェハが載置されるため裏面には、膜が着かない。よってこの場合は、表と裏に分けて２回の成膜工程が必要になる。実質同じ条件で成膜すれば、接続孔２７、３２の側壁に形成される膜は、実質同じ膜厚で、積層基板１１の上面と裏面の絶縁膜１２の膜厚も実質同じである。しかし貫通孔２３の側壁は、二度の成膜を経るため、接続孔２７、３２の膜厚よりも厚く形成される。

更に、接続孔２７および接続孔３２の底部を被覆する絶縁膜１２は、エッチングにより除去される。従って、接続孔２７の底部には第２半導体基板１１Ｂが露出し、接続孔３２の底部には第１半導体基板１１Ａが露出する。

図７（Ｃ）を参照して、貫通孔２３および接続孔２７、３２の内部、積層基板１１の上面および裏面が被覆されるように金属膜２９を形成する。この工程により、接続孔２７の内部に接続電極１７が形成され、接続孔３２の内部に接続電極１６が形成される。また、貫通孔２３の内部には、貫通電極１３が形成される。金属膜２９は、第２の実施の形態と同様に、バリア膜およびメッキ膜から成る。

ここでも、前述したように、チャンバー内のウェハテーブルに置いて、バリア膜を形成する場合は、貫通孔２３に形成されるバリア膜は、接続孔２７、３２に形成されるバリア膜よりも厚く形成される。

図７（Ｄ）を参照して、積層基板１１の上面および下面に形成された金属膜２９をエッチングすることにより、積層基板１１の上面に第１導電パターン１４を形成し、下面に第２導電パターン１５を形成する。

上記工程により、図１（Ｂ）に示す構造の回路基板１０が形成される。ここでは、積層基板１１の上面に形成された第１導電パターン１４が、接続電極１７を介して下層の第２半導体基板１１Ｂと接続される。また、積層基板１１の下面に形成された第２導電パターン１５が、接続電極１６を介して上層の第１半導体基板１１Ａと電気的に接続される。

＜第４の実施の形態＞
本形態では、図８を参照して、図３に示した構造の回路基板１０の製造方法を説明する。本形態では、各々の深さが異なる接続孔２７、接続孔３２および貫通孔２３を一度のエッチングにより形成している。

図８（Ａ）を参照して、先ず、積層基板１１の上面を被覆するエッチングマスク３４を介してドライエッチングを行い、接続孔２７、接続孔３２および貫通孔２３を形成する。本工程では、エッチングマスク３４には、開口径が異なる開口部４２、５１、４１が形成されている。そして、積層基板１１を厚み方向に貫通する貫通孔２３が形成されるまでドライエッチングを行うことにより、同時に接続孔２７、３２が形成される。

開口部４１からは、積層基板１１を貫通する最も深い貫通孔２３が形成されるので、その径Ｗ１は最も大きく形成され例えば４０μｍ程度である。

開口部４２の開口径Ｗ２は、開口部４１の径Ｗ１および開口部５１の径Ｗ３よりも小さく形成される。更には、開口径Ｗ２は、開口部４１の開口径Ｗ１の半分以下が好適である。このようにすることで、開口部４２から進行するエッチングスピードを、開口部４１の半分以下にすることができる。従って、開口部４２から形成される接続孔２７は、絶縁層１１Ｃまで到達せず、その先端は第１半導体基板１１Ａの途中に位置している。具体的には、開口部４１の開口径Ｗ１が４０μｍの場合は、開口部４２の開口径Ｗ２は２０μｍ以下が好ましい。

開口部５１の開口径Ｗ３は、開口部４１の径Ｗ１よりも小さく且つ、開口部４２の開口径Ｗ２よりも大きく形成される。更には、開口径Ｗ３は、開口部４１の開口径Ｗ１の半分以上が好適である。このようにすることにより、開口部５１から進行するエッチングスピードが開口部４１の半分以上に調節される。従って、開口部５１から形成される接続孔３２は、第１半導体基板１１Ａおよび絶縁層１１Ｃを貫通し、第２半導体基板１１Ｂの厚み方向の途中まで到達する。

図８（Ｂ）を参照して、次に、第１半導体基板１１Ａを下面にして、積層基板１１を接着剤４３を介して支持基板４４に貼着する。更に、第２半導体基板１１Ｂの上面を、開口部５３、５４を設けたエッチングマスク４０により被覆して、ドライエッチングを行うことにより、接続孔５５、５６を形成する。

エッチングマスク４０には、開口径が異なる２つの開口部５３、５４が形成されている。開口部５３と開口部５４とを比較すると、開口部５４の方が開口径が大きく形成されている。例えば、開口部５４の開口径Ｗ４が２０μｍ〜４０μｍ程度であり、開口部５３の開口径Ｗ３は、１０μｍ〜２０μｍ程度である。従って、エッチングマスク４０を介してドライエッチングを行うと、開口部５４から進行するエッチングスピードが開口部５３よりも速いので、開口部５４から成される接続孔５６は、開口部５３から形成される接続孔５５よりも深く形成される。

ここでは、接続孔５６は、第２半導体基板１１Ｂおよび絶縁層１１Ｃを貫通して、第１半導体基板１１Ａまで延在している。また、接続孔５５は、第２半導体基板１１Ｂの途中まで延在している。

上述の説明では、積層基板１１の上面および下面から個別にドライエッチングを行ったが、積層基板１１の上面および下面から同時にドライエッチングを行うことも可能である。

図８（Ｃ）を参照して、次に、積層基板１１の表面にシリコン酸化膜またはシリコン窒化膜から成る絶縁膜１２を形成する。絶縁膜１２は、接続孔３２、２７、５５、５６および貫通孔２３の内壁にも形成される。更に、接続孔３２、２７、５５、５６の底面に位置する絶縁膜１２は除去される。

図８（Ｄ）を参照して、積層基板１１の表面を金属膜により被覆した後に、エッチングを行い、積層基板１１の表面に第１導電パターン１４を形成し、積層基板１１の裏面には第２導電パターン１５を形成する。また、積層基板１１の上面から設けた接続孔３２、２７にも金属膜が形成されて、接続電極１７、５２が形成される。更に、積層基板１１の下面から設けた接続孔５５、５６にも金属膜が形成されて、接続電極５１、１６が形成される。更に、貫通孔２３の内壁も金属膜が形成されて貫通電極１３が形成される。

以上の工程により、図３に示す回路基板１０が形成される。

本発明の回路基板を示す図であり、（Ａ）−（Ｃ）は断面図である。 本発明の回路基板を示す図であり、（Ａ）−（Ｃ）は断面図である。 本発明の回路基板を示す断面図である。 本発明の回路基板が採用された回路装置の構成を示す図であり、（Ａ）および（Ｂ）は断面図である。 本発明の回路基板の製造方法を示す図であり、（Ａ）−（Ｃ）は断面図である。 本発明の回路基板の製造方法を示す図であり、（Ａ）−（Ｄ）は断面図である。 本発明の回路基板の製造方法を示す図であり、（Ａ）−（Ｄ）は断面図である。 本発明の回路基板の製造方法を示す図であり、（Ａ）−（Ｄ）は断面図である。 従来の回路基板を示す断面図である。

符号の説明

１０ 回路基板
１１ 積層基板
１２ 絶縁膜
１３ 貫通電極
１４ 第１導電パターン
１５ 第２導電パターン
１６ 接続電極
１７ 接続電極
１８ 回路素子
１８Ａ チップ素子
１８Ｂ 半導体素子
１９ バンプ電極
２０Ａ、２０Ｂ 回路装置
２１ 外部電極
２２ 被覆層
２３ 貫通孔
２４ 凹部
２５ 金属細線
２６ 接合材
２７ 接続孔
２９ 金属膜
３０ 実装基板
３１ 導電路
３２ 接続孔
３４ エッチングマスク
３５ バリア膜
３６ アンダーフィル
３７ 封止樹脂
４０ エッチングマスク
４１、４２ 開口部
４３ 接着剤
４４ 支持基板
５１ 接続電極
５２ 接続電極
５３、５４、５７ 開口部
５５、５６ 接続孔

Claims (20)

1. 絶縁層を介して積層された第１半導体基板および第２半導体基板から成る積層基板を有し、
   前記第1半導体基板または前記第２半導体基板のいずれか一方を貫通し、他方まで延在して電気的に接続された接続電極を具備することを特徴とする回路基板。
2. 絶縁層を介して積層された第１半導体基板および第２半導体基板から成る積層基板を有し、
   前記第１半導体基板と電気に接続された第１接続電極または、
   前記第２半導体基板と電気的に接続された第２接続電極を具備することを特徴とする回路基板。
3. 前記第１接続電極は、前記第１半導体基板側から前記第１半導体基板を厚み方向に途中まで延在することを特徴とする請求項２記載の回路基板。
4. 前記第１接続電極は、前記第２半導体基板を貫通して前記第１半導体基板まで延在し、
   前記第１接続電極の側面を絶縁膜により被覆し、
   前記絶縁膜により前記第１接続電極と前記第２半導体基板とを絶縁することを特徴とする請求項２記載の回路基板。
5. 前記第１半導体基板または前記第２半導体基板の一方は接地電位に接続され、他方は電源電位に接続されることを特徴とする請求項１または請求項２記載の回路基板。
6. 前記第１半導体基板および第２半導体基板は、不純物が導入された半導体から成ることを特徴とする請求項１または請求項２記載の回路基板。
7. 絶縁層を介して積層された第１半導体基板および第２半導体基板から成る積層基板と、
   前記積層基板を厚み方向に貫通して設けられた貫通電極と、
   前記第１半導体基板と電気的に接続された第１接続電極と、
   前記第２半導体基板と電気的に接続された第２接続電極と、
   前記積層基板の表面に形成された導電パターンとを具備し、
   前記第1半導体基板は電源電位に接続され、前記第２半導体基板は接地電位に接続され、
   前記導電パターンは、接地電位と接続される接地パターンおよび、電源電位と接続される電源パターンを含み、
   前記電源パターンは、前記第１接続電極を介して前記第1半導体基板に接続され、
   前記接地パターンは、前記第２接続電極を介して前記第２半導体基板に接続されることを特徴とする回路基板。
8. 前記第２接続電極は、前記第１半導体基板を貫通して前記第２半導体基板まで延在することを特徴とする請求項７記載の回路基板。
9. 前記第１接続電極は、前記第１半導体基板の厚み方向の途中まで延在することを特徴とする請求項７記載の回路基板。
10. 前記第１半導体基板と接続された第３接続電極および、前記第２半導体基板と接続された第４接続電極を具備し、
    前記第１半導体基板は前記第３接続電極を介して外部の電源電位と接続され、前記第２半導体基板は前記第４接続電極を介して外部の電源電位と接続されることを特徴とする請求項７記載の回路基板。
11. 第１半導体基板および第２半導体基板が絶縁層を介して積層された積層基板を用意する工程と、
    前記積層基板の一主面をエッチングレジストにより被覆し、前記エッチングレジストに開口径が異なる第１開口部および第２開口部を形成する工程と、
    前記エッチングマスクを介して前記積層基板をエッチングし、底部に前記第１半導体基板または前記第２半導体基板が露出する接続孔を前記第１開口部から形成し、前記積層基板を貫通する貫通孔を前記第２開口部から形成する工程と、
    前記接続孔および前記貫通孔の内部に導電材料を形成し、前記第１半導体基板または前記第２半導体基板と接続された接続電極および、貫通電極を形成する工程とを具備することを特徴とする回路基板の製造方法。
12. 前記第１開口部を前記第２開口部よりも小さく形成することを特徴とする請求項１１記載の回路基板の製造方法。
13. 前記接続孔を前記第１半導体基板の厚み方向の途中まで延在させて、前記接続電極を前記第1半導体基板と電気的に接続することを特徴とする請求項１１記載の回路基板の製造方法。
14. 前記接続孔を、前記第１半導体基板および前記絶縁層を貫通して、前記第２半導体基板まで延在させて、前記接続電極と前記第２半導体基板とを電気的に接続することを特徴とする請求項１１記載の回路基板の製造方法。
15. 第１半導体基板および第２半導体基板が絶縁層を介して積層された積層基板を用意する工程と、
    前記積層基板の一主面をエッチングレジストにより被覆し、前記エッチングレジストに開口径が異なる第１開口部、第２開口部および第３開口部を形成する工程と、
    前記エッチングマスクを介して前記積層基板をエッチングし、底部に前記第１半導体基板が露出する第１接続孔を前記第１開口部から形成し、底部に第２半導体基板が露出する第２接続孔を前記第２開口部から形成し、前記積層基板を貫通する貫通孔を前記第３開口部から形成する工程と、
    前記第１接続孔、前記第２接続孔および前記貫通孔の内部に導電材料を形成し、前記第１半導体基板と電気的に接続された第１接続電極、前記第２半導体基板と電気的に接続された第２接続電極および、貫通電極を形成する工程とを具備することを特徴とする回路基板の製造方法。
16. 前記第２開口部は、前記第１開口部よりも大きく且つ前記第３開口部よりも小さく形成されることを特徴とする請求項１５記載の回路基板の製造方法。
17. 前記第1接続孔を前記第１半導体基板の厚み方向の途中まで延在させて、前記第1接続電極を前記第1半導体基板と電気的に接続することを特徴とする請求項１５記載の回路基板の製造方法。
18. 前記第２接続孔を、前記第１半導体基板および前記絶縁層を貫通して前記第２半導体基板まで延在させて、前記第２接続電極を前記第２半導体基板と電気的に接続することを特徴とする請求項１５記載の回路基板の製造方法。
19. 前記貫通孔、前記第１接続孔および前記第２接続孔の内壁を絶縁膜により被覆する工程を具備し、
    前記第１接続孔の底辺に位置する前記絶縁膜を除去した後に、前記第１接続電極を形成して、前記第１接続孔の底辺に露出する前記第１半導体基板と前記第１接続電極とを接続し、
    前記第２接続孔の底辺に位置する前記絶縁膜を除去した後に、前記第２接続電極を形成して、前記第２接続孔の底辺に露出する前記第２半導体基板と前記第２接続電極とを接続することを特徴とする請求項１５記載の回路基板の製造方法。
20. 回路基板と、前記回路基板の主面に固着された半導体素子を具備する半導体装置に於いて、
    前記回路基板は、
    絶縁層を介して積層された第１半導体基板および第２半導体基板から成る積層基板を有し、
    前記第1半導体基板または前記第２半導体基板のいずれか一方を貫通し、他方まで延在して電気的に接続された接続電極を具備することを特徴とする半導体装置。

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