JP2003318356A

JP2003318356A - 半導体モジュールとその製造方法

Info

Publication number: JP2003318356A
Application number: JP2002125587A
Authority: JP
Inventors: Osamu Yamagata; 修山形
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-04-26
Filing date: 2002-04-26
Publication date: 2003-11-07

Abstract

(57)【要約】【課題】高密度実装と高周波特性の両方に対応可能な
半導体モジュールを提供する。【解決手段】配線処理が施された複数のシリコン基板
１Ａ，１Ｂ，１Ｃを積層一体化したモジュール基板１５
と、このモジュール基板１５の内部に一体に設けられた
受動素子１７Ａ，１７Ｂと、モジュール基板１５に実装
された複数の半導体素子２１とを備える半導体モジュー
ル１６を実現することにより、低誘電率材料の使用によ
る高周波特性の改善と多層配線の構築による配線スペー
スの拡大を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体素子を用い
て構成される半導体モジュールとその製造方法に関す
る。

【０００２】

【従来の技術】近年、電子機器の小型化や高機能化への
対応として、高密度実装が強く求められている。高密度
実装を実現するものとしては、回路基板上に裸の半導体
素子（ベアチップ）をフェースダウンで実装するフリッ
プチップ実装が知られている。

【０００３】図９は従来のフリップチップ実装の構造例
を示す概略断面図である。図示したフリップチップ実装
構造においては、半導体素子８１の電極端子８２上に突
起電極８３を形成し、この突起電極８３を回路基板８４
側の電極部８５に電気的かつ機械的に接続している。ま
た、半導体素子８１と回路基板８４の対向部分（隙間部
分）に絶縁性又は異方導電性の樹脂８６を充填してい
る。

【０００４】一般に、フリップチップ実装用の回路基板
８４には、ガラスエポキシ基板、セラミックス基板、ガ
ラスセラミックス基板などが用いられている。そうした
場合、シリコンからなる半導体素子８１と回路基板８４
の熱膨張係数が異なるものとなるため、両者の熱膨張差
の影響で互いの接続部（接合部）に応力が発生し、実装
状態での接続信頼性が低下してしまう。そのため、半導
体素子８１と回路基板８４の間で樹脂８６を緩衝材とし
て機能させ、これによって実装状態での接続信頼性を確
保している。

【０００５】

【発明が解決しようとする課題】しかしながら、半導体
素子８１と回路基板８４の隙間部分に樹脂８６を充填す
るとなると、回路基板８４上で素子実装エリアの周辺部
に樹脂充填用のエリアを確保する必要がある。この充填
エリアには他の部品を実装できないため、実質的に回路
基板８４上での素子実装エリアが拡大し、その分だけ実
装密度が低下することになる。

【０００６】そこで従来においては、フリップチップ実
装用の回路基板８４に単板のシリコン基板を採用するこ
とも提案されているが、このシリコン基板を用いた場合
は、一つの平面内に半導体素子の実装エリアと配線エリ
アを確保する必要がある。そのため、複雑な配線の形成
が困難となり、高密度実装への要求に十分に応えること
ができなかった。

【０００７】また、フリップチップ実装用の回路基板８
４に多層のガラスセラミックス基板等を用いたもので
は、その回路基板８４の積層部分に受動素子を内蔵する
ことにより、外付け部品の実装点数を削減することも行
われている。しかしながら、セラミックス基板の使用に
あたっては、これを互いに積層したときに、配線パター
ンの周囲が基板材料で形成されるため、その部分の誘電
率（比誘電率）が基板材料（セラミックス）の特性に依
存して大きくなる。また、セラミックス基板の積層は高
温状態で行われ、しかもセラミックス基板は有機材料と
の接着性が悪いため、低誘電率の有機材料を接着層とし
て使用することができない。そのため、配線パターンを
伝搬する信号の遅延時間が大きくなり、高周波特性への
対応が難しいという不具合があった。

【０００８】本発明は、上記課題を解決するためになさ
れたもので、その目的とするところは、高密度実装と高
周波特性の両方に対応可能な半導体モジュールを提供す
ることにある。

【０００９】

【課題を解決するための手段】本発明に係る半導体モジ
ュールは、配線処理が施された複数のシリコン基板を積
層一体化したモジュール基板と、このモジュール基板に
実装された複数の半導体素子とを備えた構成となってい
る。

【００１０】この半導体モジュールにおいては、複数の
シリコン基板を積層一体化したモジュール基板を採用し
ているため、モジュール基板の配線周りに低誘電率材料
を用いることが可能となる。また、複数のシリコン基板
を積層することにより、モジュール基板の内部に多層配
線が構築されるため、配線の自由度が大幅に高まる。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しつつ詳細に説明する。

【００１２】先ず、本発明の実施形態に係る半導体モジ
ュールの構成を、その製造方法と合わせて図１〜図８を
用いて説明する。この半導体モジュールは、大きくは、
基板作製工程と、基板貼り合わせ工程と、素子実装工程
とを順に経て製造される。

【００１３】基板作製工程では、図１（Ａ）に示すよう
な円板状のシリコン基板（シリコンウエハ）１を用意す
る。シリコン基板１は周知のウエハ製造工程で作製すれ
ばよい。このシリコン基板１は、本実施形態に係る半導
体モジュールの中で、ベースとなるモジュール基板を構
成するものであり、その使用にあたっては、通常の素子
形成のためのシリコン基板のように比抵抗率や結晶方位
などの制約はない。

【００１４】シリコン基板１を用意したら、このシリコ
ン基板１の表面に、例えばＣＶＤ(Chemical Vapor Depo
sition)やパイロジェニックス酸化（水素燃焼酸化）な
どの手法を用いて、図１（Ｂ）に示すように、二酸化シ
リコン膜（ＳｉＯ₂）からなる酸化膜２を形成する。こ
の酸化膜２の膜厚は３０００Å程度でよい。

【００１５】次いで、シリコン基板１の酸化膜２の上
に、例えばフォトリソグラフィによるパターニング技術
を用いて、図１（Ｃ）に示すように、銅（Ｃｕ）の配線
パターン３を形成する。このとき、配線パターン３の電
極形成部位では、後述する基板貼り合わせ工程での電極
相互の接続性（接合性）を良好にするために、他の部分
よりも若干基板厚み方向に突出するように部分的に厚く
形成しておく。

【００１６】次いで、フォトリソグラフィ技術によりパ
ターニングしたレジストをマスクとして、例えばプラズ
マエッチング（ＣＦ₄プラズマ）や反応性イオンエッチ
ング（ＲＩＥ）などの手法により、図１（Ｄ）に示すよ
うに、配線パターン３及び酸化膜２を貫通する状態で開
口部４を形成する。このとき、開口部４の形成部位でシ
リコン基板１の表面が露出した状態となる。

【００１７】次に、プラズマエッチング（ＣＦ₄プラズ
マ）、ＵＶ−ＹＡＧレーザ、反応性イオンエッチングな
どの手法を用いて、図２（Ａ）に示すように、シリコン
基板１の表面側から開口部４を通してビアホール５を形
成する。このビアホール５については、シリコン基板１
を貫通しない状態（未貫通の状態）で、例えば深さ１５
０μｍに形成する。

【００１８】その後、ＣＶＤなどの手法を用いて、図２
（Ｂ）に示すように、シリコン基板１上に二酸化シリコ
ン膜（ＳＩＯ₂）からなる絶縁膜６を形成する。絶縁膜
６は、先に形成したビアホール５を含めて、酸化膜２や
配線パターン３を覆うようにシリコン基板１の表面全体
に成膜される。この絶縁膜（二酸化シリコン膜）６は、
シリコン基板１上で銅の配線パターン３の剥がれを防止
するとともに、ビアホール５内で基板材料となるシリコ
ンが配線パターン３の銅材で汚染されることを防止する
役目を果たす。絶縁膜６の膜厚は３０００Å程度でよ
い。

【００１９】次いで、先に形成した絶縁膜６の上に、図
２（Ｃ）に示すように、パッシベーション膜７を形成す
る。このパッシベーション膜７は、水分の侵入に対して
強い阻止力を発揮するシリコン窒化膜（ＳｉＮ）で形成
すると、高い信頼性が得られる。ただし、シリコン窒化
膜の場合は誘電率が７．０程度と高いため、高周波特性
への対応が難しいものとなる。そこで、高周波特性への
対応としては、誘電率の低い絶縁材料を用いることが望
ましい。具体的には、パッシベーション膜７にポリイミ
ド系樹脂などの有機絶縁膜を用いるとよい。パッシベー
ション膜７の成膜方法として、シリコン窒化膜の場合は
プラズマＣＶＤ法や減圧ＣＶＤ法で形成することがで
き、有機絶縁膜の場合はスピンコート法やドライフィル
ム法で形成することができる。

【００２０】続いて、先に形成したパッシベーション膜
７上にレジストマスクを形成し、このレジストマスクを
用いて、例えばドライエッチング法により、図２（Ｄ）
に示すように、配線パターン３に通じるリング状のコン
タクト部８を形成する。

【００２１】続いて、シリコン基板１の裏面を例えばＣ
ＭＰ（化学的機械的研磨）やバックグラインドなどの手
法で研削することにより、シリコン基板１の厚みを１５
０μｍまで薄くする。これにより、図３（Ａ）に示すよ
うに、先に未貫通の状態で形成したビアホール５が、裏
面研削による薄型化によってシリコン基板１を貫通した
状態となる。

【００２２】次いで、ビアホール５の周辺の電極形成部
位（ビアホール５の内壁部や両端開口部）に銅メッキ、
ニッケルメッキによってバリア層（不図示）を形成した
後、導電性ペースト（銅ペースト、銀ペーストなど）を
ビアホール５に充填することにより、図３（Ｂ）に示す
ように、ビアホール５の内部に当該ビアホール５に沿う
導電路（ビア）９を形成するとともに、ビアホール５の
両端開口部にそれぞれ電極部１０，１１を形成する。シ
リコン基板１の表裏面の電極部１０，１１は、ビアホー
ル５への導電性ペーストの充填に先立ってシリコン基板
１の表裏面に電極形成部位を開口させたレジストマスク
を形成しておくことにより、このレジストマスクの開口
形状にしたがってランド状に形成される。このとき、先
に形成したコンタクト部８に導電性ペーストを充填する
ことにより、配線パターン３に導通したかたちでシリコ
ン基板１の表面側に電極部１０が形成される。これによ
り、シリコン基板１上でビア・オン・ランド(Via On La
nd)構造が実現される。

【００２３】以上のような基板作製工程により、後述す
るモジュール基板の元になる複数のシリコン基板１を作
製する。この基板作製工程で作製される各々のシリコン
基板１には、その表面側に広範にわたって配線パターン
３が形成されるとともに、その表面側と裏面側にそれぞ
れ導電路９を介して導通する電極部１０，１１が複数箇
所にわたって形成される。

【００２４】こうして作製された複数のシリコン基板１
は、後述する基板貼り合わせ工程で一体に積層されるも
のであるが、その際に最上層に配置されるシリコン基板
１（換言すると、半導体素子が実装されるシリコン基板
１）に対しては、図４（Ａ）に示すように、絶縁膜６と
パッシベーション膜７を貫通する開口部１２を形成し、
この開口部１２によって配線パターン３の電極形成部を
露出させる。開口部１２は、先述したコンタクト部８と
同時に形成すればよい。この開口部１２のサイズ、配
置、個数などは、当該最上層のシリコン基板１に実装さ
れる半導体素子の電極パッドのサイズ、配置、個数に適
合させる。

【００２５】その後、図４（Ｂ）に示すように、開口部
１２で露出する配線パターン３の電極形成部にスタッド
バンプ１３を形成する。スタッドバンプ１３は、金線を
用いたワイヤボンディングの手法を用いて、ボンディン
グツールの先端部分に形成した金ボールを、上述した開
口部１２を通して配線パターン３の電極形成部位に圧着
することにより凸状に形成されるものである。

【００２６】また、上記最上層に配置されるシリコン基
板１の下層（２層目、３層目など）に配置されるシリコ
ン基板１に対しては、配線パターン３の形成と合わせ
て、シリコン基板１上に受動素子（インダクタンス素
子、抵抗素子、コンデンサ素子等）の配線回路部を形成
する。受動素子の形成は、配線パターン３の形成と同時
に行うことができる。

【００２７】その後、上述のように作製した複数のシリ
コン基板１を基板貼り合わせ工程で積層一体化すること
により、半導体モジュールのベースとなるモジュール基
板を得る。ここでは、２枚のシリコン基板を貼り合わせ
る場合を例に挙げて説明する。基板貼り合わせ工程で
は、図５に示すように、上層と下層の位置関係となる２
枚のシリコン基板１Ａ，１Ｂのうち、下層のシリコン基
板１の表面にスピンコート法やドライフィルム法などで
ポリイミド系樹脂による接着層１４を形成した後、上層
のシリコン基板１Ａの裏面（配線パターンが形成されて
いない面）と下層のシリコン基板１Ｂの表面（配線パタ
ーンが形成されている面）を互いに対向させた状態で、
それら２枚のシリコン基板１Ａ，１Ｂを接着層１４を介
して貼り合わせる。接着層は、上層のシリコン基板の裏
面に形成してもよい。この貼り合わせに際して、各々の
シリコン基板の、相対向する電極部１０，１１に金、ニ
ッケルメッキを施しておく。

【００２８】このように２枚のシリコン基板１Ａ，１Ｂ
を貼り合わせることにより、これら２枚のシリコン基板
１Ａ，１Ｂの電極部１０，１１同士が接続されるととも
に、その接続部を介して各々のシリコン基板１Ａ，１Ｂ
の配線パターン３が電気的に接続された状態（導通状
態）となる。また、下層のシリコン基板１Ｂ上に形成さ
れた受動素子（不図示）は、上層のシリコン基板１Ａと
の貼り合わせ境界部に一体に組み込まれた状態となる。
その結果、図６に示すように、２枚のシリコン基板１
Ａ，１Ｂを積層一体化した、いわゆる多層ビルドアップ
構造のモジュール基板１５が得られる。

【００２９】一方、上記モジュール基板１５への実装対
象となる半導体素子は、フェースダウンによるフリップ
チップ方式で実装されるもので、図７（Ａ）に示すよう
に、半導体素子２１の素子形成面を覆うパッシベーショ
ン膜２２に開口部２３を形成し、この開口部２３で電極
パッド（アルミパッド等）２４を露出させた構成となっ
ている。電極パッド２３は、半導体素子２１の素子形成
面の周縁部に所定の配列ピッチで複数形成されるもので
ある。

【００３０】この半導体素子２１をモジュール基板１５
に実装する素子実装工程では、図７（Ｂ）に示すよう
に、上記最上層のシリコン基板１Ａの電極部に形成した
スタッドバンプ１３と半導体素子２１の電極パッド２４
とを互いに突き合わせ、この状態で超音波併用の熱圧着
によりスタッドバンプ１３と電極パッド２４を接合させ
る。このとき、各々のスタッドバンプ１３の高さに多少
のバラツキがあっても、超音波併用の熱圧着による接合
部の合金化や接合材料の溶融により自然にバンプ高さの
バラツキが解消されるため、高さ揃えのためのレベリン
グ処理等は特に必要としない。また、他の方法として、
例えばモジュール基板１５の最上層のシリコン基板の電
極部にハンダ印刷でバンプを形成しておき、このバンプ
に半導体素子２１の電極パッド２４を重ね合わせて一括
ハンダリフローにより両者を接合してもよい。

【００３１】これにより、図７（Ｃ）に示すように、モ
ジュール基板１５と半導体素子２１を一体に有する半導
体モジュール１６が得られる。半導体モジュール１６の
形態としては、モジュール基板１５を構成するシリコン
基板の積層数（枚数）や、モジュール基板１５に実装さ
れる半導体素子２１の個数などに応じて種々の変更が可
能である。

【００３２】一例として、図８（Ａ）は３枚のシリコン
基板１Ａ，１Ｂ，１Ｃを積層一体化してモジュール基板
１５を構成し、このモジュール基板１５に複数（図例で
は２つのみ表示）の半導体素子２１を実装することで、
ＬＧＡ(Land Grid Array)構造とした半導体モジュール
１６の構成を示すものである。この場合の外部接続電極
は、最下層に配置されたシリコン基板１Ｃの裏面側の電
極部１１によって形成される。また、モジュール基板１
５に対しては、最上層と中間層のシリコン基板１Ａ，１
Ｂの境界部と、中間層と最下層のシリコン基板１Ｂ，１
Ｃの境界部にそれぞれ受動素子１７Ａ，１７Ｂを内蔵さ
せることができる。また、最下層のシリコン基板１Ｃの
電極部１１にハンダボールを形成することにより、図８
（Ｂ）に示すように、球状の突起電極１８を外部接続電
極としたＢＧＡ(Ball Grid Array)構造の半導体モジュ
ール１６とすることも可能である。

【００３３】このようにして得られた半導体モジュール
１６においては、複数のシリコン基板を積層一体化した
モジュール基板１５を採用しているため、各々のシリコ
ン基板の配線周りに低誘電率材料（ポリイミド系樹脂な
どの有機材料）を用いることができる。これにより、モ
ジュール基板１６内で配線パターンを伝搬する信号の遅
延時間を小さくして高周波特性の改善を図ることができ
る。

【００３４】また、複数のシリコン基板を積層一体化
（多層化）してモジュール基板１５を構成し、これによ
ってモジュール基板１５の内部に多層配線を実現してい
るため、単板のシリコン基板を用いた場合に比較して、
単位面積当たりの配線の引き回しエリアが大幅に拡張さ
れる。これにより、配線の自由度が増すため、複雑な配
線形成にも容易に対応することができる。その結果、複
数の半導体素子２１を組み合わせた高機能化や、高密度
実装への要求に十分に応えることが可能となる。さら
に、多層配線化と合わせて、モジュール基板１５の内部
に受動素子１７Ａ，１７Ｂを一体に組み込んだ構成とし
ているため、外付け部品の実装点数を削減することがで
きる。

【００３５】また、シリコンチップからなる半導体素子
２１に対して、その実装用基板となるモジュール基板１
５もシリコン基板で構成されるため、それらの接合部分
に応力が作用する恐れがなくなる。そのため、従来のフ
リップチップ実装構造（図９参照）のように緩衝材（樹
脂）を組み込まなくても、実装状態での接続信頼性を高
めることができる。また、樹脂の緩衝材が不要になるこ
とで、基板上に樹脂充填用のエリアを確保する必要がな
いうえ、半導体素子のリペアにも容易に対応可能とな
る。

【００３６】

【発明の効果】以上説明したように本発明によれば、複
数のシリコン基板を積層一体化したモジュール基板を採
用することにより、モジュール基板の配線周りに低誘電
率材料を使用して高周波特性を改善することができる。
また、複数のシリコン基板を積層してモジュール基板の
内部に多層配線を構築することにより、複雑な配線形成
を行うことができる。その結果、高密度実装と高周波特
性の両方に対応可能な半導体モジュールを提供すること
が可能となる。

【図面の簡単な説明】

【図１】本発明の実施形態に係る半導体モジュールの製
造方法を説明する図（その１）である。

【図２】本発明の実施形態に係る半導体モジュールの製
造方法を説明する図（その２）である。

【図３】本発明の実施形態に係る半導体モジュールの製
造方法を説明する図（その３）である。

【図４】本発明の実施形態に係る半導体モジュールの製
造方法を説明する図（その４）である。

【図５】本発明の実施形態に係る半導体モジュールの製
造方法を説明する図（その５）である。

【図６】本発明の実施形態に係る半導体モジュールの製
造方法を説明する図（その６）である。

【図７】本発明の実施形態に係る半導体モジュールの製
造方法を説明する図（その７）である。

【図８】本発明の実施形態に係る半導体モジュールの構
成例を示す図である。

【図９】従来のフリップチップ実装の構造例を示す概略
断面図である。

【符号の説明】

１，１Ａ，１Ｂ，１Ｃ…シリコン基板、２…酸化膜、３
…配線パターン、５…ビアホール、６…絶縁膜、７…パ
ッシベーション膜、９…導電路、１０，１１…電極部、
１３…スタッドバンプ、１４…接着層、１５…モジュー
ル基板、１６…半導体モジュール

Claims

【特許請求の範囲】

【請求項１】配線処理が施された複数のシリコン基板
を積層一体化したモジュール基板と、前記モジュール基板に実装された複数の半導体素子とを
備えることを特徴とする半導体モジュール。
【請求項２】前記モジュール基板の内部に受動素子を
一体に設けてなることを特徴とする請求項１記載の半導
体モジュール。
【請求項３】配線処理が施された複数のシリコン基板
を積層一体化したモジュール基板と、このモジュール基
板に実装された複数の半導体素子とを備える半導体モジ
ュールの製造方法であって、前記複数のシリコン基板を積層一体化して前記モジュー
ル基板を作製するにあたり、シリコン基板の一面に酸化膜を介して配線パターンを形
成する工程と、前記シリコン基板の一面側から未貫通の
ビアホールを形成する工程と、前記シリコン基板の他面
を研削することにより前記ビアホールを貫通させる工程
と、前記ビアホールに導電材料を供給することにより当
該ビアホールに沿う導電路を形成する工程とを含む基板
作製工程と、前記基板作製工程で作製された複数のシリコン基板を、
前記一面と前記他面を互いに対向させた状態で貼り合わ
せることにより、当該複数のシリコン基板を積層一体化
する基板貼り合わせ工程とを有することを特徴とする半
導体モジュールの製造方法。