JP2003031722A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Landscapes
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Abstract
(57)【要約】
【課題】 半導体素子の微細化に伴い、その半導体素子
を搭載する配線基板に多数の配線電極および配線を形成
する必要があるが、配線基板が樹脂やセラミックからな
る場合は、配線および配線電極の高密度な形成が困難で
あるので、サイズの大きい配線基板が必要となり、半導
体装置の小型化を実現することは困難となる。 【解決手段】 半導体素子を搭載するための配線基板８
は、シリコン酸化膜（ＳｉＯ2）１０をシリコン基材９
どうしで挟んだ構成であり、シリコン基材９の表面には
配線１１を高密度に形成することができるので、配線基
板８のサイズを小さくすることができ、半導体装置の小
型化を実現することが可能となる。
を搭載する配線基板に多数の配線電極および配線を形成
する必要があるが、配線基板が樹脂やセラミックからな
る場合は、配線および配線電極の高密度な形成が困難で
あるので、サイズの大きい配線基板が必要となり、半導
体装置の小型化を実現することは困難となる。 【解決手段】 半導体素子を搭載するための配線基板８
は、シリコン酸化膜（ＳｉＯ2）１０をシリコン基材９
どうしで挟んだ構成であり、シリコン基材９の表面には
配線１１を高密度に形成することができるので、配線基
板８のサイズを小さくすることができ、半導体装置の小
型化を実現することが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子を搭載
する配線基板を用いた半導体装置およびその製造方法に
関するものであり、特に、配線基板に形成される配線を
微細化して、高密度な実装を実現する半導体装置および
その製造方法に関するものである。
する配線基板を用いた半導体装置およびその製造方法に
関するものであり、特に、配線基板に形成される配線を
微細化して、高密度な実装を実現する半導体装置および
その製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体素子の微細化技術が急速な
勢いで進行し、半導体素子が搭載される配線基板の配線
密度も、半導体素子の微細化に対応した微細化、高密度
化が要求されている。
勢いで進行し、半導体素子が搭載される配線基板の配線
密度も、半導体素子の微細化に対応した微細化、高密度
化が要求されている。
【０００３】以下、従来の半導体装置について説明す
る。
る。
【０００４】図１１（ａ）は、従来の半導体装置を示す
断面図であり、図１１（ｂ）は、図１１（ａ）を底面か
ら見た平面図である。
断面図であり、図１１（ｂ）は、図１１（ａ）を底面か
ら見た平面図である。
【０００５】図１１（ａ）および図１１（ｂ）に示すよ
うに、上面に配線パターンが形成され、ガラスエポキシ
樹脂からなる配線基板１に第１の半導体素子２の裏面が
接着され、さらに、第１の半導体素子２の上面に形成さ
れた電極と第２の半導体素子３の下面に形成された電極
とがバンプ４を介して電気的に接続されている。また、
第１の半導体素子２の上面において、第２の半導体素子
３が接着されていない部分に形成された電極と配線基板
１の上面に形成された配線電極とが金属細線５により電
気的に接続されている。そして、配線基板１の上方で、
２つの半導体素子および金属細線５が封止樹脂６により
封止されている。配線基板１の内部に形成されたスルー
ホールによって、配線基板１の上面の配線電極と電気的
に接続された外部電極７が、配線基板１の裏面に形成さ
れ、外部電極７にボール電極８が接合されている。
うに、上面に配線パターンが形成され、ガラスエポキシ
樹脂からなる配線基板１に第１の半導体素子２の裏面が
接着され、さらに、第１の半導体素子２の上面に形成さ
れた電極と第２の半導体素子３の下面に形成された電極
とがバンプ４を介して電気的に接続されている。また、
第１の半導体素子２の上面において、第２の半導体素子
３が接着されていない部分に形成された電極と配線基板
１の上面に形成された配線電極とが金属細線５により電
気的に接続されている。そして、配線基板１の上方で、
２つの半導体素子および金属細線５が封止樹脂６により
封止されている。配線基板１の内部に形成されたスルー
ホールによって、配線基板１の上面の配線電極と電気的
に接続された外部電極７が、配線基板１の裏面に形成さ
れ、外部電極７にボール電極８が接合されている。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置は、半導体素子の微細化に伴い、その半導体
素子を搭載する配線基板に多数の配線電極および配線を
形成する必要があるが、配線基板が樹脂やセラミックか
らなる場合は、配線および配線電極の高密度な形成が困
難であるので、サイズの大きい配線基板が必要となり、
半導体装置の小型化を実現することは困難となる。
半導体装置は、半導体素子の微細化に伴い、その半導体
素子を搭載する配線基板に多数の配線電極および配線を
形成する必要があるが、配線基板が樹脂やセラミックか
らなる場合は、配線および配線電極の高密度な形成が困
難であるので、サイズの大きい配線基板が必要となり、
半導体装置の小型化を実現することは困難となる。
【０００７】本発明の半導体装置およびその製造方法
は、前記従来の課題を解決するものであり、半導体素子
が搭載される配線基板の配線形成の微細化を図ることに
より、配線基板のサイズの小型化を実現する半導体装置
を提供するものである。
は、前記従来の課題を解決するものであり、半導体素子
が搭載される配線基板の配線形成の微細化を図ることに
より、配線基板のサイズの小型化を実現する半導体装置
を提供するものである。
【０００８】
【課題を解決するための手段】前記従来の課題を解決す
るために、本発明の半導体装置は、配線基板の表面に形
成された配線電極と半導体素子の電極とが突起電極によ
り電気的に接続された半導体装置であって、前記配線基
板はシリコン基材どうしの間にシリコン酸化膜（ＳｉＯ
2）を挟んでいる構成である。
るために、本発明の半導体装置は、配線基板の表面に形
成された配線電極と半導体素子の電極とが突起電極によ
り電気的に接続された半導体装置であって、前記配線基
板はシリコン基材どうしの間にシリコン酸化膜（ＳｉＯ
2）を挟んでいる構成である。
【０００９】また、シリコン基材の表面に配線電極が形
成され、前記配線電極に接続した配線が前記シリコン基
板の表面に形成されている。
成され、前記配線電極に接続した配線が前記シリコン基
板の表面に形成されている。
【００１０】これにより、配線基板の表面のシリコン基
板に形成される配線が高密度になるので、配線基板のサ
イズを小さくすることができる。
板に形成される配線が高密度になるので、配線基板のサ
イズを小さくすることができる。
【００１１】また、半導体素子と配線基板との間は封止
樹脂により封止されている。
樹脂により封止されている。
【００１２】したがって、半導体素子と配線基板との接
続部を保護することができる。
続部を保護することができる。
【００１３】また、配線基板の両面に半導体素子が接続
されている。
されている。
【００１４】これにより、複数の半導体素子を配線基板
の両面に搭載することができるので、高密度実装を実現
できる。
の両面に搭載することができるので、高密度実装を実現
できる。
【００１５】また、配線基板はテープ基板の開口部に配
置され、前記テープ基板の表面に形成されたリードと前
記配線基板の配線電極とがバンプにより電気的に接続さ
れている。
置され、前記テープ基板の表面に形成されたリードと前
記配線基板の配線電極とがバンプにより電気的に接続さ
れている。
【００１６】これにより、ＴＣＰ（Ｔａｐｅ Ｃａｒｒ
ｉｅｒ Ｐａｃｋａｇｅ）タイプの半導体装置に、半導
体素子がシリコン酸化膜をシリコン基材で挟んだ配線基
板に搭載された半導体装置を接続することができる。
ｉｅｒ Ｐａｃｋａｇｅ）タイプの半導体装置に、半導
体素子がシリコン酸化膜をシリコン基材で挟んだ配線基
板に搭載された半導体装置を接続することができる。
【００１７】また、シリコン酸化膜がシリコン基材によ
り挟まれた構成の配線基板の前記シリコン基材の表面に
形成された配線電極と半導体素子の電極に形成された突
起電極とを電気的に接続する工程と、前記半導体素子と
前記配線基板との間を封止樹脂により封止する工程とか
らなる。
り挟まれた構成の配線基板の前記シリコン基材の表面に
形成された配線電極と半導体素子の電極に形成された突
起電極とを電気的に接続する工程と、前記半導体素子と
前記配線基板との間を封止樹脂により封止する工程とか
らなる。
【００１８】この半導体装置の製造方法により、配線基
板の表面のシリコン基板に形成される配線が高密度にな
るので、配線基板のサイズを小さくすることができる。
板の表面のシリコン基板に形成される配線が高密度にな
るので、配線基板のサイズを小さくすることができる。
【００１９】また、シリコン酸化膜がシリコン基材によ
り挟まれた構成の配線基板の前記シリコン基材の表面に
形成された配線電極と半導体素子の電極に形成された突
起電極とを電気的に接続する工程の前に、前記配線電極
にフラックスを塗布する工程を設ける。
り挟まれた構成の配線基板の前記シリコン基材の表面に
形成された配線電極と半導体素子の電極に形成された突
起電極とを電気的に接続する工程の前に、前記配線電極
にフラックスを塗布する工程を設ける。
【００２０】このように、フラックスをあらかじめ配線
電極に塗布しておくことにより、配線電極に形成された
酸化膜を除去した後に突起電極を接続することができ、
配線電極と突起電極との接続信頼性が向上する。
電極に塗布しておくことにより、配線電極に形成された
酸化膜を除去した後に突起電極を接続することができ、
配線電極と突起電極との接続信頼性が向上する。
【００２１】
【発明の実施の形態】以下、本発明の半導体装置および
その製造方法の一実施形態について図面を参照しながら
説明する。
その製造方法の一実施形態について図面を参照しながら
説明する。
【００２２】最初に、本実施形態の半導体装置について
説明する。
説明する。
【００２３】まず、本実施形態で用いる配線基板につい
て説明する。
て説明する。
【００２４】図１は、本実施形態の半導体装置に用いる
配線基板の構成を示した断面図である。
配線基板の構成を示した断面図である。
【００２５】図１に示すように、本実施形態の半導体装
置で用いる配線基板８は、シリコン基材９どうしの間に
シリコン酸化膜（ＳｉＯ2）１０を挟んでいる構成であ
る。
置で用いる配線基板８は、シリコン基材９どうしの間に
シリコン酸化膜（ＳｉＯ2）１０を挟んでいる構成であ
る。
【００２６】すなわち、シリコン基材９の間にシリコン
酸化膜１０が形成されており、シリコン基材９の表面に
は配線１１が形成されている。シリコン基材９の表面に
配線１１を形成する場合、樹脂基板またはセラミック基
板の表面に配線を形成する場合と比較して、微細な配線
形成が可能となる。したがって、半導体素子の表面に形
成された微細な配線および高密度に形成された電極に合
わせて、配線基板８の表面のシリコン基材９における配
線形成の密度の向上を図ることができる。このように、
配線基板８の配線１１の形成を高密度に行うことができ
るので、配線基板８の小型化を実現することができる。
酸化膜１０が形成されており、シリコン基材９の表面に
は配線１１が形成されている。シリコン基材９の表面に
配線１１を形成する場合、樹脂基板またはセラミック基
板の表面に配線を形成する場合と比較して、微細な配線
形成が可能となる。したがって、半導体素子の表面に形
成された微細な配線および高密度に形成された電極に合
わせて、配線基板８の表面のシリコン基材９における配
線形成の密度の向上を図ることができる。このように、
配線基板８の配線１１の形成を高密度に行うことができ
るので、配線基板８の小型化を実現することができる。
【００２７】また、シリコン基材９どうしの間にシリコ
ン酸化膜１０を挟むことで、２層のシリコン基材９それ
ぞれに含まれる物質およびシリコン基材９に形成された
配線１１、配線電極からの不純物が、相対するシリコン
基材９に流出することを防止できる。すなわち、シリコ
ン酸化膜１０は、相対するシリコン基材９どうし間の物
質の移動を防止する効果も有している。
ン酸化膜１０を挟むことで、２層のシリコン基材９それ
ぞれに含まれる物質およびシリコン基材９に形成された
配線１１、配線電極からの不純物が、相対するシリコン
基材９に流出することを防止できる。すなわち、シリコ
ン酸化膜１０は、相対するシリコン基材９どうし間の物
質の移動を防止する効果も有している。
【００２８】次に、本実施形態の半導体装置について説
明する。
明する。
【００２９】ここでは、前記した配線基板を用いて半導
体装置を構成している。
体装置を構成している。
【００３０】なお、前記した内容と同一の内容について
は省略している。
は省略している。
【００３１】まず、第１の実施形態について説明する。
【００３２】図２（ａ）は、本実施形態の半導体装置を
示す図であり、図２（ｂ）は図２（ａ）を底面から見た
平面図であり、図２（ｂ）においては下側半分は省略し
ている。
示す図であり、図２（ｂ）は図２（ａ）を底面から見た
平面図であり、図２（ｂ）においては下側半分は省略し
ている。
【００３３】図２（ａ）および図２（ｂ）に示すよう
に、シリコン基材どうしでシリコン酸化膜を挟んだ構成
の配線基板８の両面に半導体素子１２が搭載されてい
る。
に、シリコン基材どうしでシリコン酸化膜を挟んだ構成
の配線基板８の両面に半導体素子１２が搭載されてい
る。
【００３４】そして、配線基板８と、その配線基板８に
搭載する突起電極１３を有する半導体素子１２と、イン
ナーリード１４、はんだバンプ１５および外部端子１６
を付設したテープ基板１７と、そのテープ基板１７に固
定されたフレーム１８と、半導体素子１２、インナーリ
ード１４およびはんだバンプ１５を包含した領域を封止
した封止樹脂１９から構成されている。
搭載する突起電極１３を有する半導体素子１２と、イン
ナーリード１４、はんだバンプ１５および外部端子１６
を付設したテープ基板１７と、そのテープ基板１７に固
定されたフレーム１８と、半導体素子１２、インナーリ
ード１４およびはんだバンプ１５を包含した領域を封止
した封止樹脂１９から構成されている。
【００３５】なお、本実施形態では、半導体素子が配線
基板の両面に搭載されているが、配線基板の片面のみに
半導体素子が搭載されていてもよい。
基板の両面に搭載されているが、配線基板の片面のみに
半導体素子が搭載されていてもよい。
【００３６】次に、第２の実施形態について説明する。
【００３７】図３は、第１の実施形態にさらに構成要件
を付加した半導体装置を示す図である。
を付加した半導体装置を示す図である。
【００３８】図３に示すように、テープ基板１７の外部
端子１６に付設したはんだバンプ１５と、そのはんだバ
ンプ１５にインターポーザとして接続するガラスエポキ
シ基板２０と、ガラスエポキシ基板２０の実装面端子に
付設したはんだボール２１を追加して構成され、実装時
にはＢＧＡの実装技術および設備を活用することができ
る。
端子１６に付設したはんだバンプ１５と、そのはんだバ
ンプ１５にインターポーザとして接続するガラスエポキ
シ基板２０と、ガラスエポキシ基板２０の実装面端子に
付設したはんだボール２１を追加して構成され、実装時
にはＢＧＡの実装技術および設備を活用することができ
る。
【００３９】次に、本実施形態の半導体装置の製造方法
について図面を参照しながら説明する。
について図面を参照しながら説明する。
【００４０】図４〜図１０は、本実施形態の半導体装置
の製造方法の各工程を示す図である。
の製造方法の各工程を示す図である。
【００４１】図４に示すように、配線基板に搭載する半
導体素子の外周に配列された電極２２に突起電極１３を
形成する。半導体素子の拡散プロセスのＡｌまたはＣｕ
の外部端子形成およびパッシベーション成膜を完了した
後、バリアメタルＴｉ/ＴｉＮを膜厚３０[μｍ]/１００
[μｍ]にスパッタすることにより成膜し、次に、金属成
膜（主としてＡｌ）をＣＶＤにより行う。膜厚は１．０
〜１．５[μｍ]とする。そして、レジスト塗布、マスク
合わせ、現像、ドライエッチを経てＡｌまたはＣｕから
なる電極２２の開口部上のみ金属膜を積層した突起電極
１３を形成する（開口部寸法より２[μｍ]以上長くす
る）。なお、最終の金属膜厚は０．８[μｍ]以上を必要
とする。
導体素子の外周に配列された電極２２に突起電極１３を
形成する。半導体素子の拡散プロセスのＡｌまたはＣｕ
の外部端子形成およびパッシベーション成膜を完了した
後、バリアメタルＴｉ/ＴｉＮを膜厚３０[μｍ]/１００
[μｍ]にスパッタすることにより成膜し、次に、金属成
膜（主としてＡｌ）をＣＶＤにより行う。膜厚は１．０
〜１．５[μｍ]とする。そして、レジスト塗布、マスク
合わせ、現像、ドライエッチを経てＡｌまたはＣｕから
なる電極２２の開口部上のみ金属膜を積層した突起電極
１３を形成する（開口部寸法より２[μｍ]以上長くす
る）。なお、最終の金属膜厚は０．８[μｍ]以上を必要
とする。
【００４２】次に、図５（a）に示すとおり、配線基板
８は、絶縁膜層からなるシリコン酸化膜１０を有してい
る。シリコン酸化膜１０を有する配線基板８の基材とし
てシリコン基材９を採用したものはＳＯＩ（Ｓｉｌｉｃ
ｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）と称され、本実施形
態の配線基板８にはＳＯＩを用いる。
８は、絶縁膜層からなるシリコン酸化膜１０を有してい
る。シリコン酸化膜１０を有する配線基板８の基材とし
てシリコン基材９を採用したものはＳＯＩ（Ｓｉｌｉｃ
ｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）と称され、本実施形
態の配線基板８にはＳＯＩを用いる。
【００４３】図５（ｂ）に示すように、配線基板８に電
極２２、配線１１およびＶｉａ２３を形成した断面図お
よび平面図を示す。電極２２および配線１１の材料とし
てＣｕを採用することにより、微細配線のエレクトロマ
イグレーション、配線遅延を抑制する効果がある。そし
て、Ｖｉａ２３、電極２２および配線１１の加工・形成
方法は、ダマシンプロセスを用いる。すなわち、上面側
の場合、Ｖｉａ２３の溝形成にＳｉＮ膜（膜厚：０．２
〜０．５[μｍ]）を成膜し、レジスト塗布、マスク合わ
せ、レジスト現像、ドライエッチの後、電極２２、配線
１１の溝部形成とＶｉａ２３の溝部を更に深くするた
め、レジスト塗布、マスク合わせ、レジスト現像、ドラ
イエッチを行う。次に、バリアメタルとしてＴｉＮを約
０．０３５[μｍ]積層し、Ｃｕめっき、メタルスパッ
タ、ＣＭＰを経て電極２２、配線１１およびＶｉａ２３
が形成される。Ｃｕ膜厚は０．４５〜０．５８[μｍ]と
して、Ｃｕ配線幅は５〜１０[μｍ]とする。また、Ｖｉ
ａ２３の直径は０．５〜１．０[μｍ]、深さ５０[μｍ]
以上、Ｖｉａ２３の本数は１００本以上形成する。下面
側の場合もダマシンプロセスを用いる。具体的には、半
導体接続端子２４、外部接続端子２５および配線２６は
レジスト塗布、マスク合わせ、レジスト現像、ドライエ
ッチを行い、バリアメタルとしてＴｉＮを約０．０３５
[μｍ]積層しＣｕめっき、メタルスパッタ、ＣＭＰを経
て形成される。その後、パッシベーション膜を成膜し、
半導体接続端子２４および外部接続端子２５上で、パッ
シベーション膜を開口をする。
極２２、配線１１およびＶｉａ２３を形成した断面図お
よび平面図を示す。電極２２および配線１１の材料とし
てＣｕを採用することにより、微細配線のエレクトロマ
イグレーション、配線遅延を抑制する効果がある。そし
て、Ｖｉａ２３、電極２２および配線１１の加工・形成
方法は、ダマシンプロセスを用いる。すなわち、上面側
の場合、Ｖｉａ２３の溝形成にＳｉＮ膜（膜厚：０．２
〜０．５[μｍ]）を成膜し、レジスト塗布、マスク合わ
せ、レジスト現像、ドライエッチの後、電極２２、配線
１１の溝部形成とＶｉａ２３の溝部を更に深くするた
め、レジスト塗布、マスク合わせ、レジスト現像、ドラ
イエッチを行う。次に、バリアメタルとしてＴｉＮを約
０．０３５[μｍ]積層し、Ｃｕめっき、メタルスパッ
タ、ＣＭＰを経て電極２２、配線１１およびＶｉａ２３
が形成される。Ｃｕ膜厚は０．４５〜０．５８[μｍ]と
して、Ｃｕ配線幅は５〜１０[μｍ]とする。また、Ｖｉ
ａ２３の直径は０．５〜１．０[μｍ]、深さ５０[μｍ]
以上、Ｖｉａ２３の本数は１００本以上形成する。下面
側の場合もダマシンプロセスを用いる。具体的には、半
導体接続端子２４、外部接続端子２５および配線２６は
レジスト塗布、マスク合わせ、レジスト現像、ドライエ
ッチを行い、バリアメタルとしてＴｉＮを約０．０３５
[μｍ]積層しＣｕめっき、メタルスパッタ、ＣＭＰを経
て形成される。その後、パッシベーション膜を成膜し、
半導体接続端子２４および外部接続端子２５上で、パッ
シベーション膜を開口をする。
【００４４】図５（ｃ）に配線基板８のＶｉａ２３の露
出状態を示す。配線基板８の周囲を薄肉化する方法とし
て、研削とエッチングを併用する。配線基板８の厚みが
１５０〜３００[μｍ]の間に到達するまで、ウェハー状
態のまま研削により薄肉化を進める。次に、ダイシング
により個片化を行う。その後、配線基板８の反りを可能
な限り低減するためエッチングにより薄肉化を行い、Ｖ
ｉａ２３の先端部が露出するところで完了とする。
出状態を示す。配線基板８の周囲を薄肉化する方法とし
て、研削とエッチングを併用する。配線基板８の厚みが
１５０〜３００[μｍ]の間に到達するまで、ウェハー状
態のまま研削により薄肉化を進める。次に、ダイシング
により個片化を行う。その後、配線基板８の反りを可能
な限り低減するためエッチングにより薄肉化を行い、Ｖ
ｉａ２３の先端部が露出するところで完了とする。
【００４５】図６に配線基板８に半導体素子１２を搭載
する工程を示す。
する工程を示す。
【００４６】図６（ａ）に示すように、半導体素子１２
をコレット２７により真空吸着し、突起電極１３にフラ
ックス２８を塗布する。なお、フラックス２８は、突起
電極１３および配線基板８の配線電極の表面の酸化膜を
除去して、突起電極１３と配線電極との接合性を向上さ
せることができる。
をコレット２７により真空吸着し、突起電極１３にフラ
ックス２８を塗布する。なお、フラックス２８は、突起
電極１３および配線基板８の配線電極の表面の酸化膜を
除去して、突起電極１３と配線電極との接合性を向上さ
せることができる。
【００４７】その後、図６（ｂ）に示すように２００〜
３００[℃]に温度を設定し、溝部２９を有するヒートプ
レート３０上に配線基板８を置き、半導体素子１２に微
小振動、超音波を印加しながら突起電極１３と半導体素
子１２の電極を接合し配線基板８に搭載する。
３００[℃]に温度を設定し、溝部２９を有するヒートプ
レート３０上に配線基板８を置き、半導体素子１２に微
小振動、超音波を印加しながら突起電極１３と半導体素
子１２の電極を接合し配線基板８に搭載する。
【００４８】図６（c）は、半導体素子１２を配線基板
８に搭載する工程を示す。半導体素子１２の搭載時と同
様に突起電極１３と配線電極８の配線電極を接合する。
８に搭載する工程を示す。半導体素子１２の搭載時と同
様に突起電極１３と配線電極８の配線電極を接合する。
【００４９】図７に本実施形態の半導体装置に用いるテ
ープ基板１７の詳細を示す。図７（ａ）は上面側、図７
（ｂ）は断面図、図７（ｃ）は底面側を示す。テープ基
板１７は、インナーリード３１、はんだバンプ１５、テ
ープ基材３２、外部端子３３、配線３４から構成されて
いる。インナーリード３１、外部端子３３および配線３
４の材質はＣｕにより形成される。インナーリード３１
の膜厚は、１８〜７０[μｍ]であり、Ｓｎめっき処理を
施す。またテープ基材３２にはガラスエポキシ、ＢＴレ
ジン等を使用するが、主はポリイミドを用い、基材厚さ
は３０〜１２５[μｍ]である。外部端子３３、テープ基
板１７の上面側と下面側を電気的に接続している。配線
３４は外部端子３３と外部端子３３を、外部端子３３と
インナーリード３１を電気的に接続している。
ープ基板１７の詳細を示す。図７（ａ）は上面側、図７
（ｂ）は断面図、図７（ｃ）は底面側を示す。テープ基
板１７は、インナーリード３１、はんだバンプ１５、テ
ープ基材３２、外部端子３３、配線３４から構成されて
いる。インナーリード３１、外部端子３３および配線３
４の材質はＣｕにより形成される。インナーリード３１
の膜厚は、１８〜７０[μｍ]であり、Ｓｎめっき処理を
施す。またテープ基材３２にはガラスエポキシ、ＢＴレ
ジン等を使用するが、主はポリイミドを用い、基材厚さ
は３０〜１２５[μｍ]である。外部端子３３、テープ基
板１７の上面側と下面側を電気的に接続している。配線
３４は外部端子３３と外部端子３３を、外部端子３３と
インナーリード３１を電気的に接続している。
【００５０】図８にテープ基板１７に付設されているは
んだバンプ１５と配線基板のＶｉａ、テープ基板１７の
インナーリードと配線基板の電極の接続方法を示す。図
８に示すとおり、加圧ツール３５で接続部分に荷重を印
加する。この時、ヒートプレート３０の温度は３００
[℃]近傍に設定している。
んだバンプ１５と配線基板のＶｉａ、テープ基板１７の
インナーリードと配線基板の電極の接続方法を示す。図
８に示すとおり、加圧ツール３５で接続部分に荷重を印
加する。この時、ヒートプレート３０の温度は３００
[℃]近傍に設定している。
【００５１】次に、図９に示すとおり、半導体素子１
２、インナーリードを包含した領域を封止樹脂１９によ
り片面封止する。封止方法は封止樹脂１９に液状樹脂を
用い、ノズル３６で封止樹脂１９を塗布するポッティン
グ法である。
２、インナーリードを包含した領域を封止樹脂１９によ
り片面封止する。封止方法は封止樹脂１９に液状樹脂を
用い、ノズル３６で封止樹脂１９を塗布するポッティン
グ法である。
【００５２】図１０は、片面封止後にフレーム１８を接
着剤３７でテープ基板１７に固定した断面図である。
着剤３７でテープ基板１７に固定した断面図である。
【００５３】以上のように本実施形態の半導体装置は、
配線基板の両面に半導体素子を搭載することから、半導
体素子のプロセスおよび寸法に関係なく搭載する半導体
素子を選択でき、更にシステム化が可能である。実装基
板に搭載する場合、実装基板において封止樹脂直下の領
域に溝を設置し、本実施形態の半導体装置を搭載すると
（図示せず）、単位面積当たりの集積度向上に加え低背
化が実現できる。また本実施形態の半導体装置の製造方
法では、半導体素子を配線基板に搭載する際、端子どう
しの表面を直接接触させ、金属接合するため、Ａｕ線、
バンプの直径に関係なく狭パッドピッチに対応可能であ
る。
配線基板の両面に半導体素子を搭載することから、半導
体素子のプロセスおよび寸法に関係なく搭載する半導体
素子を選択でき、更にシステム化が可能である。実装基
板に搭載する場合、実装基板において封止樹脂直下の領
域に溝を設置し、本実施形態の半導体装置を搭載すると
（図示せず）、単位面積当たりの集積度向上に加え低背
化が実現できる。また本実施形態の半導体装置の製造方
法では、半導体素子を配線基板に搭載する際、端子どう
しの表面を直接接触させ、金属接合するため、Ａｕ線、
バンプの直径に関係なく狭パッドピッチに対応可能であ
る。
【００５４】
【発明の効果】本発明の半導体装置およびその製造方法
は、半導体素子を搭載するための配線基板が、シリコン
基板でシリコン酸化膜を挟んだ構成であるので、配線基
板の表面のシリコン基板に高密度な配線形成が可能とな
り、配線基板のサイズを小さくすることができるので、
半導体装置の小型化を実現することが可能となる。
は、半導体素子を搭載するための配線基板が、シリコン
基板でシリコン酸化膜を挟んだ構成であるので、配線基
板の表面のシリコン基板に高密度な配線形成が可能とな
り、配線基板のサイズを小さくすることができるので、
半導体装置の小型化を実現することが可能となる。
【図１】本発明の一実施形態の配線基板を示す断面図
【図２】本発明の一実施形態の半導体装置を示す図
【図３】本発明の一実施形態の半導体装置を示す断面図
【図４】本発明の一実施形態の半導体装置を示す図
【図５】本発明の一実施形態の半導体装置の製造方法の
各工程を示す図
各工程を示す図
【図６】本発明の一実施形態の半導体装置の製造方法の
各工程を示す図
各工程を示す図
【図７】本発明の一実施形態の半導体装置の製造方法の
各工程を示す図
各工程を示す図
【図８】本発明の一実施形態の半導体装置の製造方法の
各工程を示す図
各工程を示す図
【図９】本発明の一実施形態の半導体装置の製造方法の
各工程を示す図
各工程を示す図
【図１０】本発明の一実施形態の半導体装置の製造方法
の各工程を示す図
の各工程を示す図
【図１１】従来の半導体装置を示す図
１ 配線基板
２ 第１の半導体素子
３ 第２の半導体素子
４ バンプ
５ 金属細線
６ 封止樹脂
７ 外部電極
８ 配線基板
９ シリコン基材
１０ シリコン酸化膜（ＳｉＯ2）
１１ 配線
１２ 半導体素子
１３ 突起電極
１４ インナーリード
１５ はんだバンプ
１６ 外部端子
１７ テープ基板
１８ フレーム
１９ 封止樹脂
２０ ガラスエポキシ基板
２１ はんだボール
２２ 電極
２３ Ｖｉａ
２４ 半導体接続端子
２５ 外部接続端子
２６ 配線
２７ コレット
２８ フラックス
２９ 溝部
３０ ヒートプレート
３１ インナーリード
３２ テープ基材
３３ 外部端子
３４ 配線
３５ 加圧ツール
３６ ノズル
３７ 接着剤
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 25/07
25/18
(72)発明者 水谷 篤人
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 坂口 茂樹
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 渡瀬 和美
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Claims (7)
- 【請求項１】 配線基板の表面に形成された配線電極と
半導体素子の電極とが突起電極により電気的に接続され
た半導体装置であって、前記配線基板はシリコン基材ど
うしの間にシリコン酸化膜（ＳｉＯ2）を挟んでいる構
成であることを特徴とする半導体装置。 - 【請求項２】 シリコン基材の表面に配線電極が形成さ
れ、前記配線電極に接続した配線が前記シリコン基板の
表面に形成されていることを特徴とする請求項１に記載
の半導体装置。 - 【請求項３】 半導体素子と配線基板との間は封止樹脂
により封止されていることを特徴とする請求項１に記載
の半導体装置。 - 【請求項４】 配線基板の両面に半導体素子が接続され
ていることを特徴とする請求項１に記載の半導体装置。 - 【請求項５】 配線基板はテープ基板の開口部に配置さ
れ、前記テープ基板の表面に形成されたリードと前記配
線基板の配線電極とがバンプにより電気的に接続されて
いることを特徴とする請求項１に記載の半導体装置。 - 【請求項６】 シリコン酸化膜がシリコン基材により挟
まれた構成の配線基板の前記シリコン基材の表面に形成
された配線電極と半導体素子の電極に形成された突起電
極とを電気的に接続する工程と、前記半導体素子と前記
配線基板との間を封止樹脂により封止する工程とからな
ることを特徴とする半導体装置の製造方法。 - 【請求項７】 シリコン酸化膜がシリコン基材により挟
まれた構成の配線基板の前記シリコン基材の表面に形成
された配線電極と半導体素子の電極に形成された突起電
極とを電気的に接続する工程の前に、前記配線電極にフ
ラックスを塗布する工程を設けることを特徴とする請求
項６に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001210457A JP2003031722A (ja) | 2001-07-11 | 2001-07-11 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001210457A JP2003031722A (ja) | 2001-07-11 | 2001-07-11 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003031722A true JP2003031722A (ja) | 2003-01-31 |
Family
ID=19045930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001210457A Pending JP2003031722A (ja) | 2001-07-11 | 2001-07-11 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003031722A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006278906A (ja) * | 2005-03-30 | 2006-10-12 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2007012896A (ja) * | 2005-06-30 | 2007-01-18 | Sanyo Electric Co Ltd | 回路基板、回路基板の製造方法および半導体装置 |
| JP2010157690A (ja) * | 2008-12-29 | 2010-07-15 | Ibiden Co Ltd | 電子部品実装用基板及び電子部品実装用基板の製造方法 |
-
2001
- 2001-07-11 JP JP2001210457A patent/JP2003031722A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006278906A (ja) * | 2005-03-30 | 2006-10-12 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2007012896A (ja) * | 2005-06-30 | 2007-01-18 | Sanyo Electric Co Ltd | 回路基板、回路基板の製造方法および半導体装置 |
| JP2010157690A (ja) * | 2008-12-29 | 2010-07-15 | Ibiden Co Ltd | 電子部品実装用基板及び電子部品実装用基板の製造方法 |
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