KR20050076698A - 반도체 기억 장치 및 전자 기기 - Google Patents

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Abstract

본 발명은 배선이나 부품을 복잡화하지 않고 칩의 수율을 향상시킬 수 있는 적층형의 반도체 기억 장치를 제공한다. 복수의 반도체 칩층 C1∼C4를 적층하여 이루어지고, 개개의 칩층을 선택하는 칩 선택 신호가 각 칩층에 공통으로 입력되도록 칩층끼리 접속된 칩 선택 패드 CS1, CS2를, 각 칩층에 구비한다. 각 칩층은, 출력 신호를 프로그램 가능한 프로그램 회로 PG1, PG2와, 상기 칩 선택 신호와 상기 프로그램 회로의 출력 신호에 기초하여 칩 선택을 판정하는 칩 선택 판정 회로(10)를 구비한다. 프로그램 회로는, 기입 가능한 불휘발성 메모리 셀(122, 124)과, 그 불휘발성 메모리 셀에 접속되어 그 불휘발성 메모리 셀의 기록 내용에 따라 서로 다른 신호를 출력하는 논리 회로를 구비하고 있어, 퓨즈의 용단 공정이 불필요하다.

Description

반도체 기억 장치 및 전자 기기{SEMICONDUCTOR MEMORY DEVICE AND ELECTRONICS DEVICE}
본 발명은 강유전체 메모리 장치 등의 반도체 기억 장치에 관한 것으로, 특히 복수의 반도체 칩층을 적층하여 3차원 실장하여, 면적당 메모리 용량을 적층 칩 수배로 하는 패키지 기술에서, 개개의 칩층을 임의로 선택할 수 있도록 하는 기술에 관한 것이다.
반도체 집적 회로를 고밀도화하기 위해서, 복수의 반도체 칩을 적층하는 것이 알려져 있다. 적층된 반도체 칩을 구동하기 위해서는, 몇단째의 칩을 액티브로 할지를 선택하기 위한 구성이 필요해진다. 예를 들면, 일본 특개평 5-63138호 공보는, 캐리어 기판 위에 적층된 반도체 칩에, 각각 리드선의 일단을 접속하고, 이들 리드선의 타단을, 캐리어 기판에 세워 설치한 도전 핀에 접속하는 구성을 개시하고 있다.
특허 문헌 1 : 일본 특개평 5-63138호 공보
그러나, 상기 일본 특개평 5-63138호 공보에서는, 적층한 칩 각각으로부터 개별의 리드선과 도전 핀에 각각 연결할 필요가 있어, 배선수나 부품수가 많이 복잡한 구성으로 되어 있다.
이것을 피하기 위해서, 개개의 칩 내에, 다른 칩과 구별 가능한 구조를 형성하는 것도 생각된다. 그러나, 칩을 구별하기 위해, 별도의 종류의 칩을 제조할 필요가 있다. 그 경우, 서로 다른 칩을 제조하기 위해 서로 다른 메탈 마스크가 필요해질 뿐만 아니라, 어느 칩만 수율이 낮은 등의 문제가 있으면 다른 칩이 남게 되어 경제성이 결여된다는 문제가 있다.
본 발명은, 상기 종래 기술의 문제를 해결하여, 배선이나 부품을 복잡화하지 않고 칩의 수율을 향상시킬 수 있는 적층형의 반도체 기억 장치를 제공하는 것을 과제로 한다.
상기 과제를 해결하기 위해, 본 발명의 반도체 기억 장치는, 복수의 반도체 칩층을 적층하여 이루어진 반도체 기억 장치로서, 개개의 칩층을 선택하는 칩 선택 신호가 각 칩층에 공통으로 입력되도록 칩층끼리 접속된 칩 선택 패드를, 각 칩층에 구비하고 있다. 각 칩층은, 기입 가능한 불휘발성 메모리 셀과, 그 불휘발성 메모리 셀에 접속되어 그 불휘발성 메모리 셀의 기록 내용에 따라 서로 다른 신호를 출력하는 논리 회로를 구비한, 프로그램 회로와, 상기 칩 선택 신호와 상기 프로그램 회로의 출력 신호에 기초하여 칩 선택을 판정하는 칩 선택 판정 회로를 구비하고 있다.
프로그램 회로로의 기록에 의해서, 칩을 선택하기 위한 어드레스를 설정할 수 있기 때문에, 몇단째의 칩인지에 따라 다른 칩을 제조할 필요가 없어, 칩 수율이 향상된다. 또한, 불휘발성 메모리 셀을 이용하고 있기 때문에 퓨즈 용단 공정을 불필요하게 할 수 있다.
상기 반도체 기억 장치에서, 상기 불휘발성 메모리 셀은, 기입 후에 기록 내용의 재기록이 가능한 것이 바람직하다. 기입 후에도 기록 내용의 재기록을 가능하게 함으로써, 오기록에 의한 칩의 낭비를 없앨 수 있다.
상기 반도체 기억 장치에서, 상기 프로그램 회로는, 제1 단자 및 제2 단자를 갖는 플립플롭과, 상기 제1 단자에 제1 용량을 부여하는 제1 강유전체 캐패시터와, 상기 제2 단자에 상기 제1 용량과 서로 다른 제2 용량을 부여하는 제2 강유전체 캐패시터와, 상기 제1 용량 및 상기 제2 용량이 상기 제1 단자 및 상기 제2 단자에 부여된 상기 플립플롭에 대하여, 그 플립플롭을 구동하는 구동 전압을 공급하는 전압원을 구비하고 있다. 이에 의해, 불휘발성 메모리 셀을 이용하면서 간이한 구성으로 판독이 가능해진다.
상기 반도체 기억 장치에서, 각 칩층은, 전원의 기동을 검지하여 상기 플립플롭의 상기 제1 단자 또는 제2 단자로부터의 신호 출력을 제어하는 제어 회로를 구비하고 있다. 이에 의해, 제어 회로를 기동하는 신호를 별도로 발생시키지 않아도 판독이 가능해진다.
상기 반도체 기억 장치에서, 각 칩층은 상기 칩 선택 패드 및 상기 프로그램 회로를 각각 복수 구비하고, 상기 불휘발성 메모리 셀에의 기입 제어 신호를 수신하는 프로그램용 패드를 더 구비하고, 각 프로그램 회로는 상기 불휘발성 메모리 셀에 기록시키는 데이터를 수신하는 기입 데이터 수신 단자와, 상기 프로그램용 패드로부터 상기 기입 제어 신호를 수신하는 기입 제어 신호 수신 단자를 구비하고, 상기 복수의 칩 선택 패드가, 상기 복수의 프로그램 회로의 상기 기입 데이터 수신 단자에 각각 접속되어 있는 것이 바람직하다.
이와 같이, 프로그램 회로에의 기입 시에, 칩 선택 패드로부터의 신호를 데이터 수신 단자에 입력함으로써, 복수의 프로그램 회로를 구비하고 있어도 기입용 외부 단자를 늘릴 필요가 없게 된다.
상기 반도체 기억 장치에서, 각 칩층은, 상기 프로그램용 패드로부터의 상기 기입 동작의 제어 신호를 검출하여 상기 불휘발성 메모리 셀에의 기입 제어를 실행하는 제어 장치를 구비하는 것이 바람직하다. 이에 의해, 제어 회로를 기동하는 신호를 별도로 발생시키지 않아도 프로그램 회로에 대한 기입 제어를 할 수 있다.
상기 반도체 기억 장치에서, 상기 칩 선택 패드는, 상기 프로그램용 패드로부터의 상기 제어 신호와의 논리곱 회로를 통하여 상기 기입 데이터 수신 단자에 접속되어 있는 것이 바람직하다. 이에 의해, 기입 시 이외는, 칩 선택 신호가 기입 데이터 수신 단자에 입력되는 것을 방지하여, 전력 소비를 삭감할 수 있다.
상기 반도체 기억 장치에서, 각 칩은 제2 칩 선택 판정 회로를 더 구비하고, 상기 프로그램용 패드는, 상기 제2 칩 선택 판정 회로와의 논리곱 회로를 통하여, 상기 제어 신호 수신 단자에 접속되어 있는 것이 바람직하다. 이에 의해, 칩을 적층하여 실장한 후에도 프로그램 회로의 데이터의 재기록이 가능해진다.
본 발명의 전자 기기는, 상기한 반도체 기억 장치를 구비한 것을 특징으로 한다. 이 때문에, 저면적으로 대용량의 기억 수단을 구비한 전자 기기를 저가격으로 제공할 수 있다.
<실시예>
다음으로, 도면을 참조하여 본 발명의 실시예에 대하여 설명한다.
(1. 제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 적층형의 반도체 기억 장치의 일례인, 3차원 실장의 개략 사시도이다. 이 반도체 기억 장치는, 동일한 4매의 메모리 셀 어레이 칩 C1∼C4를 적층하여 이루어져서, 면적당 4배의 기억 용량을 얻고자 하는 것이다. 이들 칩 C1∼C4가 본 발명의 칩층에 상당한다.
칩 C1∼C4에는, 각각 복수의 칩 선택 패드 CS1, CS2와, 1개의 칩 인에이블 패드 CE와, 1개의 프로그램용 패드 PE가 형성되어 있다. 또한, 간략화를 위해, 도 1에는 기재하지 않았지만, 메모리 동작에 필요한 그 외의 패드, 예를 들면 어드레스나 I/O, 컨트롤 패드 등도 형성되어 있다. 칩 선택 패드의 수는, 적층하는 칩의 수에 따라 임의로 설계할 수 있다. 칩 C1∼C4에서는, 패드를 관통하는 전극에 의해, 메모리 동작 및 본 발명의 칩 선택에 필요한 전체 패드는 전체 칩에서 대응하는 패드끼리가 각각 전기적으로 접속되어, 동일한 신호가 입력되도록 되어 있다. 즉, 각 칩의 칩 선택 패드 CS1에는 칩 선택 신호의 일부가, 각 칩의 칩 선택 패드 CS2에는 칩 선택 신호의 다른 일부가, 각 칩의 칩 인에이블 패드 CE에는 칩 인에이블 신호가, 각각 입력된다. 또한, 프로그램용 패드 PE는, 본 실시예에서는 적층 후에는 사용하지 않기 때문에, 전극선 E4로 접속하지 않아도 되고, 접지하고 있어도 된다.
칩 C1∼C4에는, 도 2의 설명에서 기술하는 칩 선택 판정 회로가 각각 형성되어 있고, 각 칩에서, 칩 선택 판정 회로와 패드 CS1, CS2, CE 및 PE가 접속되어 있다.
이상 설명한 칩 C1∼C4는, 동일한 칩이지만, 칩 선택 패드와 칩 선택 판정 회로를 설치한 것으로, 개개의 적층단용으로 접속을 바꾼 칩을 제조할 필요는 없다. 칩을 선택하기 위한 어드레스는, 1 종류의 칩을 제조하여 양품 검사한 후에, 사후적으로 프로그램하면 되기 때문에, 특정한 칩의 수율이 나쁘거나 특정한 칩이 부족하다는 문제를 없앨 수 있다.
(2. 칩 선택 판정 회로)
도 2는 각 칩에 설치된 칩 선택 판정 회로(10)의 회로도이다. 이 칩 선택 판정 회로(10)는, 칩 선택 패드 CS1, CS2에 입력되는 칩 선택 신호에 기초하여, 해당 칩이 선택되었는지의 여부를 판정하는 것이다.
칩 선택 판정 회로(10)는, 출력 신호를 프로그램 가능한 프로그램 회로 PG1, PG2를 구비하고 있다. 프로그램 회로의 수는, 칩 선택 패드 CS1, CS2에 대응한 수로 한다. 프로그램 회로 PG1, PG2의 입력 단자에는, 기입 데이터 IN, 기입 제어 신호 IE가, 각각 각 패드에서 수신한 신호에 기초하여 입력된다. 또한, 접속 제어 신호 RE, 판독 제어 신호 OE, 기억 제어 신호 PL이, 각각 칩 위의 제어 회로 CT로부터 입력된다. 프로그램 회로 PG1, PG2의 상세는 도 4에서 설명한다.
칩 선택 판정 회로(10)는, 또한 배타적 논리합 회로 EX1, EX2를 구비하고 있다. 칩 선택 패드 CS1에 입력된 칩 선택 신호의 일부와, 프로그램 회로 PG1의 출력 OUT이, 한쪽의 배타적 논리합 회로 EX1에 입력되고, 마찬가지로, 칩 선택 패드 CS2에 입력된 칩 선택 신호의 다른 일부와, 프로그램 회로 PG2의 출력 OUT이, 다른 쪽의 배타적 논리합 회로 EX2에 입력된다. 그리고, 배타적 논리합 회로 EX1, EX2의 출력은 NOR 게이트 G1에 입력된다. 또한 NOR 게이트 G1의 출력과 칩 인에이블 패드 CE에 입력된 칩 인에이블 신호가 최종단의 NAND 게이트 G2에 입력된다. NAND 게이트 G2의 출력이 칩 선택 판정 회로(10)의 최종 출력으로 된다.
배타적 논리합 회로 EX1, EX2는, 칩 선택 패드 CS1 및 프로그램 회로 PG1로부터의 신호가 일치한 경우, 및 칩 선택 패드 CS2 및 프로그램 회로 PG2로부터의 신호가 일치한 경우에, 각각 L 논리를 출력하고, 일치하지 않은 경우에는 H 논리를 출력한다. 그리고, NOR 게이트 G1은, 배타적 논리합 회로 EX1, EX2의 출력이 모두 L 논리인 경우에만, H 논리를 출력하고, 배타적 논리합 회로 EX1, EX2의 출력 중 어느 하나가 H 논리이면, L 논리를 출력한다. 따라서, 칩 선택 패드 CS1, CS2 및 프로그램 회로 PG1, PG2로부터의 신호가 완전히 일치한 경우에만, NOR 게이트 G1은 H 논리를 출력한다.
최종단의 NAND 게이트 G2는, NOR 게이트 G1의 출력이 H 논리인 경우에만 칩 인에이블 신호에 따른 신호를 출력하고, NOR 게이트 G1의 출력이 L 논리인 경우에는 칩 인에이블 신호의 여하에 상관없이 H 논리밖에 출력하지 않는다. 따라서, NOR 게이트 G1의 출력이 H 논리인 경우, 즉 칩 선택 패드 CS1, CS2로 수신한 신호와 프로그램 회로 PG1, PG2로부터의 신호가 완전히 일치한 경우에만, 칩 인에이블 신호가 그 칩에서 액티브로 된다.
본 실시예에서는, 2개의 칩 선택 패드 CS1, CS2를 이용하면 2 비트의 칩 선택 신호를 지정할 수 있기 때문에, 2개의 프로그램 회로 PG1, PG2를 구비한 칩 선택 판정 회로(10)를 각 칩에 구비하는 것으로, 4가지의 칩 선택 신호를 식별할 수 있다. 따라서, 4매의 칩을 적층하여 이들을 식별하여 임의의 칩을 구동할 수 있다.
가령, n개(n은 자연수)의 칩 선택 패드 CS1∼CSn을 이용하여 n 비트의 칩 선택 신호를 지정할 수 있도록 한 경우, n개의 프로그램 회로 PG1∼PGn을 구비한 칩 선택 판정 회로를 칩 위에 형성하면 된다. 이 경우의 칩 선택 판정 회로는, (1) 칩 선택 패드 CS1 및 프로그램 회로 PG1로부터의 신호, (2) 칩 선택 패드 CS2 및 프로그램 회로 PG2로부터의 신호, …, (n) 칩 선택 패드 CSn 및 프로그램 회로 PGn으로부터의 신호를, 각각 배타적 논리합 회로 EX1, EX2, …EXn에 입력한다. 그리고 이들의 출력을 1개의 NOR 게이트 G1에 입력함으로써, n 비트의 칩 선택 신호를 식별할 수 있다. 따라서, 2n매의 칩을 적층해도 임의의 칩을 구동할 수 있다.
도 3은 칩 선택 판정 회로에 이용되는 배타적 논리합 회로의 MOS 트랜지스터에 의한 일 구성예를 도시하는 회로도이다. 이 배타적 논리합 회로 EXn은, 입력 단자 CSn 및 입력 단자 PGnOUT의 입력이 일치한 경우에만, 출력 단자 OUT에서 L 논리를 출력한다. 구체적으로는, 배타적 논리합 회로 EXn은, 제1 NOT 회로(11)와, 전송 게이트(12)와, 제2 NOT 회로(13)를 조합하여 이루어진다.
제1 NOT 회로(11)는, 직렬의 pMOS 트랜지스터 및 nMOS 트랜지스터의 게이트에 입력 신호 CSn을 수신하면, 출력 단자 S1로부터 CSn의 논리 부정을 출력한다.
전송 게이트(12)는, 병렬의 pMOS 트랜지스터 및 nMOS 트랜지스터의 게이트에 각각 입력 신호 CSn 및 CSn의 부정(S1)을 수신하고, 소스 또는 드레인에 입력 신호 PGnOUT을 수신한다. 따라서, 출력 단자 S2로부터 CSn의 부정과 PGnOUT의 논리곱을 출력한다.
제2 NOT 회로(13)는, 직렬의 pMOS 트랜지스터 및 nMOS 트랜지스터의 게이트에 입력 신호 PGnOUT을 수신하고, 소스 또는 드레인 중 pMOS측에 입력 신호 CSn을, nMOS 측에 CSn의 부정을 각각 수신한다. 따라서, 출력 단자 S3으로부터, PGnOUT의 논리 부정과 CSn의 논리곱을 출력한다.
출력 단자 S2와 출력 단자 S3은 합류하여 출력 OUT으로 된다. 따라서 출력 OUT은, 입력 단자 CSn 및 입력 단자 PGnOUT의 신호가 불일치인 경우에 H 논리로 되고, 일치하는 경우에 L 논리로 된다. 이에 의해, 칩 선택 신호와 프로그램 회로 출력의 일치 상태를 판정할 수 있다.
배타적 논리합 회로의 구체적 구성은 이상 설명한 것에 한하지 않고, 다른 여러가지의 회로 구성을 채용할 수 있다.
(3. 프로그램 회로)
도 4는 도 2의 칩 선택 판정 회로에 구비되는 프로그램 회로의 일례를 도시하는 회로도이다. 프로그램 회로 PGn은, 플립플롭(110)과, 기억부(120)와, 방전부(130)와, 결합부(140)와, 기입부(150)와, 출력부(160)를 구비하여 구성된다. 프로그램 회로 PGn은, 불휘발성 기억 장치인 기억부(120)에 기억된 기억 데이터를 판독하고, 판독된 해당 기억 데이터를 플립플롭(110)에 기입함으로써, 해당 기억 데이터를 출력 신호 OUT으로서 외부에 공급하는 회로이다.
플립플롭(110)은, 제1 인버터(112) 및 제2 인버터(114)와, 상기 플립플롭(110)과 외부를 전기적으로 접속하는 제1 단자(116) 및 제2 단자(118)를 갖고 구성된다. 제1 인버터(112) 및 제2 인버터(114)는, 각각 입력단 및 출력단을 갖고 있고, 제1 인버터(112)의 출력단은 제2 인버터(114)의 입력단에 전기적으로 접속되어 있고, 제2 인버터(114)의 출력단은 제1 인버터(112)의 입력단에 전기적으로 접속되어 있다. 또한, 제1 인버터(112)의 입력단 및 제2 인버터(114)의 출력단은, 제1 단자(116)에 전기적으로 접속되어 있고, 제1 인버터(112)의 출력단 및 제2 인버터(114)의 입력단은 제2 단자(118)에 전기적으로 접속되어 있다.
기억부(120)는, 제1 강유전체 캐패시터(122) 및 제2 강유전체 캐패시터(124)를 갖고 구성된다. 제1 강유전체 캐패시터(122) 및 제2 강유전체 캐패시터(124)는, 각각 일단 및 타단을 갖는다. 제1 강유전체 캐패시터(122)의 일단은, 제1 단자(116)에 전기적으로 접속 가능하게 구성되어 있고, 또한 제2 강유전체 캐패시터(124)의 일단은, 제2 단자(118)에 전기적으로 접속 가능하게 구성되어 있다. 또한, 제1 강유전체 캐패시터(122)의 타단 및 제2 강유전체 캐패시터(124)의 타단은, 플레이트선(126)에 전기적으로 접속되어 있다.
또한, 제1 강유전체 캐패시터(122) 및 제2 강유전체 캐패시터(124)에는 상보의 데이터가 기억되어 있기 때문에, 제1 강유전체 캐패시터(122) 및 제2 강유전체 캐패시터(124)는, 상유전체 특성에 기초한 용량이 서로 다르다. 따라서, 플립플롭(110)과 기억부(120)가 전기적으로 접속되어 있는 경우, 제1 강유전체 캐패시터(122)는, 제1 단자(116)에 소정의 용량을 부여하고, 또한 제2 강유전체 캐패시터(124)는, 제2 단자(118)에 해당 소정의 용량과 서로 다른 용량을 부여한다.
방전부(130)는, 접속 제어 신호 RE의 전위에 기초하여, 제1 강유전체 캐패시터(122) 및 제2 강유전체 캐패시터(124)의 일단의 전위를 제어함으로써, 해당 일단의 전위와 타단의 전위를 대략 동일 전위로 한다. 구체적으로는, 방전부(130)는, 제1 강유전체 캐패시터(122)의 일단 및 제2 강유전체 캐패시터(124)의 일단의 전위를, 플레이트선(126)의 전위와 대략 동일 전위로 함으로써, 제1 강유전체 캐패시터(122) 및 제2 강유전체 캐패시터(124)에 걸리는 전압을 대략 제로로 한다.
본 예에서 방전부(130)는, n형 MOS 트랜지스터(132, 134)와, 제3 인버터(136)를 갖고 구성된다. n형 MOS 트랜지스터(132, 134)는, 일단이 접지되어 있고, 타단이 각각 제1 강유전체 캐패시터(122) 및 제2 강유전체 캐패시터(124)에 전기적으로 접속되어 있다. 즉, n형 MOS 트랜지스터(132, 134)는, 게이트의 전위에 기초하여, 각각 제1 강유전체 캐패시터(122) 및 제2 강유전체 캐패시터(124)의 일단의 전위를 접지 전위로 할지의 여부를 제어한다. 또한, 제3 인버터(136)는 공급된 접속 제어 신호 RE의 논리값을 반전하여 n형 MOS 트랜지스터(132, 134)의 게이트에 공급한다.
결합부(140)는, 접속 제어 신호 RE의 전위에 기초하여, 플립플롭(110)과 기억부를 전기적으로 접속할지의 여부를 제어한다. 즉, 결합부(140)는, 제1 강유전체 캐패시터(122)와 제1 단자(116)를, 또한 제2 강유전체 캐패시터(124)와 제2 단자(118)를 전기적으로 접속할지의 여부를 제어한다.
본 예에서 결합부(140)는, n형 MOS 트랜지스터(142, 144)를 갖고 구성된다. n형 MOS 트랜지스터(142)는, 소스 또는 드레인 중 한쪽이 제1 강유전체 캐패시터(122)에 전기적으로 접속되어 있고, 다른 쪽이 제1 단자(116)에 전기적으로 접속되어 있다. 그리고, n형 MOS 트랜지스터(142)는, 게이트 전위에 기초하여, 제1 강유전체 캐패시터(122)와 제1 단자(116)를 전기적으로 접속할지의 여부를 제어한다. 또한, n형 MOS 트랜지스터(144)는, 소스 또는 드레인 중 한쪽이 제2 강유전체 캐패시터(124)에 전기적으로 접속되어 있고, 다른 쪽이 제2 단자(118)에 전기적으로 접속되어 있다. 그리고, n형 MOS 트랜지스터(144)의 게이트에 전위에 기초하여, 제2 강유전체 캐패시터(124)와 제2 단자(118)를 전기적으로 접속할지의 여부를 제어한다.
기입부(150)는, 기입 제어 신호 IE 및 기입 데이터 IN의 전위에 기초하여, 플립플롭(110)에 기억 데이터를 기입한다. 기입부(150)는, 제4 인버터(152)와, 전송 게이트(154)를 갖고 구성되어 있다. 제4 인버터(152)는, 입력으로서 기입 제어 신호 IE를 수취하여, 해당 기입 제어 신호 IE를 반전한 신호를, 전송 게이트(154)를 구성하는 p형 MOS 트랜지스터의 게이트에 공급한다. 전송 게이트(154)는, 일단에 기입 데이터 IN이 공급되어 있고, 타단이 제1 단자(116)에 전기적으로 접속되어 있다. 또한, 전송 게이트(154)를 구성하는 n형 MOS 트랜지스터의 게이트에는 기입 제어 신호 IE가 공급되어 있다. 즉, 기입부(150)는, 기입 제어 신호 IE의 전위에 기초하여, 기입 데이터 IN을 제1 단자(116)에 공급할지의 여부를 제어함으로써, 제1 단자(116)의 전위를 제어한다. 이에 의해, 플립플롭(110)에 소정의 기억 데이터를 기입할 수 있다.
출력부(160)는, 판독 제어 신호 OE의 전위에 기초하여, 플립플롭(110)에 기입된 기억 데이터를 나타내는 출력 신호 OUT을 출력한다. 본 예에서 출력부(160)는, 제5 인버터(162)와, 전송 게이트(164)와, NAND 회로(166)를 갖고 구성된다.
제5 인버터(162)는, 입력으로서 판독 제어 신호 OE를 수취하여, 해당 판독 제어 신호 OE를 반전한 신호를, 전송 게이트(164)를 구성하는 p형 MOS 트랜지스터의 게이트에 공급한다. 전송 게이트(164)는, 일단이 제2 단자(118)에 전기적으로 접속되어 있고, 타단이 NAND 회로(166)의 입력 단자 중 하나에 전기적으로 접속되어 있다. 또한, 전송 게이트(164)를 구성하는 n형 MOS 트랜지스터의 게이트에는 판독 제어 신호 OE가 공급되어 있다. NAND 회로(166)는, 판독 제어 신호 OE와 전송 게이트(164)의 타단의 전위의 부정 논리곱을 출력 신호 OUT으로서 출력한다.
(4. 프로그램 회로의 동작)
도 5는, 상기 프로그램 회로 PGn의 동작을 도시하는 타이밍차트이다. 본 예에서 각 제어 신호는, H 논리 또는 L 논리를 나타내는 디지털 신호이다. 각 제어 신호가 H 논리를 나타낼 때의 해당 제어 신호의 전위는 프로그램 회로 PGn의 구동 전압 Vcc와 대략 동일 전위이다. 또한, 각 제어 신호가 L 논리를 나타낼 때의 해당 제어 신호의 전위는 접지 전위, 즉 0V이다.
(4-1. 판독 동작)
도 5의 (a)을 참조하여, 프로그램 회로 PGn에서의 출력 신호의 판독 동작에 대하여 설명한다. 여기서, 제1 강유전체 캐패시터(122)에는 데이터 "0"이 기입되어 있고, 제2 강유전체 캐패시터(124)에는 데이터 "1"이 기입되어 있는 것으로 한다. 즉, 제1 강유전체 캐패시터(122)는 상유전체 특성에 기초한 용량 C0을 갖고 있고, 제2 강유전체 캐패시터(124)는 상유전체 특성에 기초한 용량으로서 용량 C0보다 큰 용량 C1을 갖고 있다.
초기 상태에서, 제어 회로 CT로부터의 접속 제어 신호 RE는 H 논리를 나타내고 있다. 따라서, n형 MOS 트랜지스터(142, 144)는 도통하고 있고, 제1 단자(116)와 제1 강유전체 캐패시터(122), 또한 제2 단자(118)와 제2 강유전체 캐패시터(124)는 전기적으로 접속되어 있다. 즉, 제1 단자(116)에는, 제1 강유전체 캐패시터(122)에 의해서 용량 C0이 부가되어 있고, 또한 제2 단자(118)에는 제2 강유전체 캐패시터(124)에 의해 용량 C1이 부가되어 있다.
플립플롭(110)에 대하여 전원 전압의 공급이 개시되면, 제1 인버터(112) 및 제2 인버터(114)에 공급되는 전원 전압은 서서히 상승한다. 또한, 이 때, 제1 인버터(112) 및 제2 인버터(114)의 입력의 전위는 0V이기 때문에, 전원 전압의 상승에 따라서, 제1 인버터(112) 및 제2 인버터(114)의 출력의 전위도 상승한다. 즉, 제1 단자(116) 및 제2 단자(118)의 전위가 상승한다. 여기서, 전원 전압이란, 플립플롭(110)을 동작시키는 전원의 전압으로서, 예를 들면 구동 전압 Vcc이다.
이 때, 제1 단자(116)에는 제1 강유전체 캐패시터(122)에 의해 용량 C0이 부가되어 있고, 제2 단자(118)에는 제2 강유전체 캐패시터(124)에 의해 용량 C0보다 큰 용량 C1이 부가되어 있다. 즉, 제1 단자(116) 및 제2 단자(118)의 전위를 상승시키기위해서는, 각각 용량 C0 및 C1을 충전할 필요가 있다. 본 예에서는, 제2 단자(118)에 제1 단자보다 큰 용량이 부가되어 있기 때문에, 제1 단자(116)의 전위는 제2 단자(118)의 전위보다 빠르게 상승한다. 따라서, 제1 단자(116)의 전위는 제1 인버터(112) 및 제2 인버터(114)의 임계값 전압(Vt로 함)에, 제2 단자(118)의 전위보다도 빠르게 도달한다. 여기서, 인버터의 임계값 전압 Vt란, 해당 인버터의 출력의 논리값이 변화하는 전압을 말한다.
제1 단자(116)의 전위가 임계값 전압 Vt에 도달하면, 제1 인버터(112)의 출력은 L 논리로 변화한다. 따라서, 제1 단자(116)의 전위가 임계값 전압 Vt에 도달하면, 제2 단자(118)의 전위는 0V로 강하한다. 또한, 제2 단자(118)의 전위가 0V로 강하하면, 제2 인버터(114)의 출력은 H 논리로 변화하려고 한다. 따라서, 제1 단자(116)의 전위가 임계값 전압 Vt에 도달하면, 제1 단자(116)의 전위는 전원 전압과 대략 동일 전위로 된다. 이에 의해, 플립플롭(110)은, 제1 단자(116)의 전위를 H 논리, 또한 제2 단자(118)의 논리값을 L 논리로 하는 기억 데이터를 보유한다. 이상의 동작에 의해, 기억부(120)에 기억된 기억 데이터가 판독되어, 해당 기억 데이터가 플립플롭(110)에 유지된다.
다음으로, 제어 회로 CT는, 판독 제어 신호 OE를 H 논리로 변화시킴으로써, 전송 게이트(164)를 도통시킨다. 이에 의해, NAND 회로(166)는, 플립플롭(110)이 유지하는 기억 데이터를 나타내는 출력 신호 OUT을 출력한다. 즉, 출력부(160)는, 제2 단자(118)의 논리값이 L 논리이기 때문에, 해당 기억 데이터를 나타내는 논리값으로서 H 논리를 출력한다. 또한, 본 예에서는, 판독 제어 신호 OE를 H 논리로 변화시키기 전의 출력 신호 OUT의 논리값도 H 논리이기 때문에, 출력 신호 OUT의 논리값은 H 논리 그대로 유지된다. 이상의 동작에 의해, 플립플롭(110)에 유지된 기억 데이터가, 출력부(160)로부터 출력 신호 OUT으로서 출력되고, 배타적 논리합 회로 EX1 또는 EX2에 출력된다. 제어 회로 CT의 동작은 전원의 ON을 검출함으로써 개시되기 때문에, 제어 회로를 기동시키는 신호를 별도로 발생시킬 필요는 없다.
또, 출력부(160)가, 해당 기억 데이터를 나타내는 출력 신호 OUT을 출력하고 있는 동안에, 기억부(120)는, 플립플롭(110)으로부터 전기적으로 분리되는 것이 바람직하다. 본 예에서는, 제어 회로 CT가, 접속 제어 신호 RE를 L 논리로 변화시키고, n형 MOS 트랜지스터(142, 144)를 비도통으로 함으로써, 기억부(120)와 플립플롭(110)을 전기적으로 분리한다. 또한, 접속 제어 신호 RE가 L 논리로 변화하면, n형 MOS 트랜지스터(132, 134)는 도통한다. 따라서, 제1 강유전체 캐패시터(122) 및 제2 강유전체 캐패시터(124)의 일단은 접지되기 때문에, 그 전위는 0V로 된다. 또한, 기억 제어 신호 PL도 L 논리이기 때문에, 제1 강유전체 캐패시터(122) 및 제2 강유전체 캐패시터(124)의 타단의 전위는 0V로 된다. 따라서, 제1 강유전체 캐패시터(122) 및 제2 강유전체 캐패시터(124)에 걸리는 전압은 대략 0V로 된다.
이와 같이, 프로그램 회로 PGn은, 강유전체 캐패시터(122, 124)에 기억된 데이터에 기초하여 서로 다른 신호 OUT을 출력할 수 있기 때문에, 미리 강유전체 캐패시터에 소정의 데이터를 기억시켜 둠으로써, 임의의 신호를 출력시킬 수 있다.
(4-2. 기입 동작)
다음으로 도 5의 (b)를 참조하여, 적층 전의 단계에서, 기억부(120)에 원하는 기억 데이터를 기억시키는 기입 동작에 대하여 설명한다. 이하의 예에서는, 기억부(120)에 기억되어 있던 기억 데이터와 서로 다른 기억 데이터를 기억부(120)에 기억시키는 동작, 즉 제1 강유전체 캐패시터(122)에 데이터 "1"을, 제2 강유전체 캐패시터(124)에 데이터 "0"을 기입하는 동작에 대하여 설명한다.
우선, 기억부(120)와 플립플롭(110)을 전기적으로 접속한 상태(접속 제어 신호 RE가 H 논리의 상태)에서, 프로그램용 패드 PE로부터의 기입 제어 신호 IE를 H 논리로 변화시킴으로써, 전송 게이트(154)를 도통시킨다. 그리고, 칩 선택 패드 CSn으로부터의 기입 데이터 IN의 전위를 0V로 함으로써, 제1 단자(116)의 전위를 0V로 한다. 이에 의해, 제1 인버터(112)의 출력은 H 논리로 되기 때문에, 제2 단자(118)의 전위는 Vcc로 됨과 함께, 제2 인버터(114)의 출력은 L 논리로 된다.
이 때, 기억 제어 신호 PL의 논리값은 L 논리, 즉 제2 강유전체 캐패시터(124)의 타단의 전위는 0V이기 때문에, 제2 강유전체 캐패시터(124)에 걸리는 전압은 Vcc로 된다. 따라서, 제2 강유전체 캐패시터(124)에는 데이터 "0"이 새롭게 기입된다.
다음으로, 제어 회로 CT가 기억 제어 신호 PL을 H 논리로, 즉 제1 강유전체 캐패시터(122) 및 제2 강유전체 캐패시터(124)의 타단의 전위를 Vcc로 변화시킨다. 이 때, 제1 강유전체 캐패시터(122)의 일단의 전위는 0V이기 때문에, 제1 강유전체 캐패시터(122)에 걸리는 전압은 -Vcc로 된다. 따라서 제1 강유전체 캐패시터(122)에는 데이터 "1"이 새롭게 기입된다. 한편, 제2 강유전체 캐패시터(124)에 걸리는 전압은 대략 0V이다. 따라서, 제2 강유전체 캐패시터(124)에 기입된 데이터 "0"은 그대로 유지된다. 이상의 동작에 의해, 칩 선택 패드 CSn으로부터의 기입 데이터 IN에 따라, 플립플롭(110)에 유지된 기억 데이터와 서로 다른 기억 데이터가 기억부(120)에 새롭게 기억된다. 이들 제어 회로 CT의 동작은 프로그램용 패드 PE로부터의 신호를 검출한 것으로 개시되기 때문에, 제어 회로를 기동시키는 신호를 별도로 발생시킬 필요는 없다.
본 실시예에서는, 불휘발성 메모리 셀을 이용하여 프로그램 회로를 구성하고 있기 때문에, 프로그램하기 위해 퓨즈를 번 오프(burn off)하는 등의 공정이 필요없다. 또한, 불휘발성 메모리 셀로서 강유전체 캐패시터를 이용하고 있기 때문에, 재기록이 가능하고, 잘못 프로그램한 경우라도, 적층 전이면 재기록을 할 수 있다. 또한, 적층 후의 재기록에 대해서는 제2 실시예에서 설명한다.
그런데, 도 2로 되돌아가면 프로그램 회로 PG1, PG2에의 기입에 이용하는 기입 제어 신호 IE는, 양자 모두 프로그램용 패드 PE로 공급되는 것을 알 수 있다. 또한 프로그램 회로 PG1 또는 PG2에의 기입 데이터 IN은, 칩 선택 패드 CS1 또는 CS2의 신호와 프로그램용 패드 PE의 신호와의 논리곱인 것을 알 수 있다.
칩 선택 패드 CS1, CS2는, 칩 적층 후에 칩 선택 신호를 입력하는 패드이지만, 여기서는 프로그램 회로 PG1, PG2에의 기입의 단계(여기서는 칩 적층 전)라도 데이터 입력 패드로서 사용하고 있다. 이에 의해, 패드를 유효하게 이용하여 패드의 수를 최소한으로 하고 있다.
또한, 복수의 프로그램 회로 PG1, PG2를 설치하는 경우에도, 프로그램용 패드 PE를 이들 프로그램 회로 PG1, PG2의 양자에 접속함으로써, 프로그램용 패드 PE는 1개로 끝낼 수 있다.
또한, 칩 선택 패드 CS1과 프로그램 회로의 기입 데이터 IN 입력 단자 사이에는, 프로그램용 패드 PE의 논리곱 회로가 설치되어 있다. 프로그램용 패드 PE는, 본 실시예에서는 적층 후에는 사용하지 않기 때문에(L 논리가 유지되기 때문에), 이것과의 논리곱을 취하면 프로그램 회로 PG1, PG2에 신호가 입력되지는 않는다. 따라서, 적층 후에 칩 선택 패드 CS1, CS2를 칩 선택을 위해 사용해도, 프로그램 회로에 신호가 입력되는 것이 방지되어, 전력 소비를 억제할 수 있다.
또한, 프로그램 회로는 이상 예시한 것에 한하지 않고, 여러가지의 회로 구성을 취할 수 있다.
(5. 프로그램 회로와 칩 선택 신호의 관계)
다음으로, 개개의 칩의 프로그램 회로 PG1, PG2에 기입하는 데이터와 칩 선택 신호의 관계에 대하여 설명한다. 예를 들면, 1매째의 칩 C1에 대해서는 프로그램 회로 PG1 및 PG2의 제2 강유전체 캐패시터(124)에 모두 "1" 데이터를 기입한다. 2매째의 칩 C2에 대해서는 프로그램 회로 PG1 및 PG2의 제2 강유전체 캐패시터(124)에 각각 "0" 및 "1" 데이터를 기입한다. 3매째의 칩 C3에 대해서는 프로그램 회로 PG1 및 PG2의 제2 강유전체 캐패시터(124)에 각각 "1" 및 "0" 데이터를 기입한다. 4매째의 칩 C4에 대해서는 프로그램 회로 PG1 및 PG2의 제2 강유전체 캐패시터(124)에 모두 "0" 데이터를 기입한다.
이러한 4매의 칩 중, 1매째의 칩 C1을 선택할 때는, 칩 선택 패드 CS1, CS2의 양자에 H 논리의 칩 선택 신호를 입력한다. 그렇게 하면 칩 선택 신호와 프로그램 회로 PG1, PG2의 출력이 일치하기 때문에, 칩 인에이블 패드 CE에서 입력되는 칩 인에이블 신호가 1매째의 칩 C1에서 액티브로 된다. 다른 칩에서는 신호가 일치하지 않기 때문에, 스탠바이 상태로 된다.
마찬가지로, 2매째의 칩 C2를 선택할 때는, 칩 선택 패드 CS1, CS2에 각각 L 논리, H 논리의 칩 선택 신호를 입력한다. 그렇게 하면 칩 선택 신호와 프로그램 회로 PG1, PG2의 출력이 일치하기 때문에, 칩 인에이블 신호가 2매째의 칩 C2에서 액티브로 된다.
마찬가지로, 3매째의 칩 C3을 선택할 때는, 칩 선택 패드 CS1, CS2에 각각 H 논리, L 논리의 칩 선택 신호를 입력한다. 그렇게 하면 칩 선택 신호와 프로그램 회로 PG1, PG2의 출력이 일치하기 때문에, 칩 인에이블 신호가 3매째의 칩 C3에서 액티브로 된다.
마찬가지로, 4매째의 칩 C4를 선택할 때는, 칩 선택 패드 CS1, CS2의 양자에 L 논리의 칩 선택 신호를 입력한다. 그렇게 하면 칩 선택 신호와 프로그램 회로 PG1, PG2의 출력이 일치하기 때문에, 칩 인에이블 신호가 4매째의 칩 C4에서 액티브로 된다.
또한, 칩 인에이블 신호를 L 논리로 한 경우, 이것이 칩 선택 판정 회로(10)의 NAND 게이트 G2에 입력되기 때문에, 칩 선택 신호의 여하에 상관없이, 모든 칩이 스탠바이 상태로 된다.
이상과 같이, 4 종류의 기억 패턴을 구비한 칩 C1∼C4를 적층함으로써, 각 칩을 식별할 수 있다. 어떤 기억 패턴을 몇매째에 배치할지는 임의이다. 단 동일 기억 패턴을 적층하면, 칩을 특정할 수 없게 된다.
그런데, 상기 4개의 기억 패턴 중 3개만 이용하여, 3매의 칩만을 적층한 경우에는, 이 3개의 기억 패턴에 대응하는 칩 선택 신호는 3개만으로 된다. 따라서, 어떤 칩에도 해당하지 않는 칩 선택 신호는, 전체 칩 스탠바이를 의미하게 된다. 따라서, 3매의 칩만인 경우에는 상술한 칩 인에이블 신호가 불필요해져서, 각 칩의 칩 인에이블 패드 CE도, 칩 선택 판정 회로(10)의 최종 단의 NAND 게이트 G2도, 불필요해진다. 이러한 방법으로 칩 인에이블 패드 CE를 불필요하게 하면, 1칩당 패드수 n개(n은 2 이상의 정수)로, 최대 (2n-1)매의 칩을 적층하여 각 칩을 구동할 수 있다.
(6. 제2 실시예)
도 6은 본 발명의 제2 실시예에 따른 반도체 기억 장치의 각 칩에 설치된 칩 선택 판정 회로의 회로도이다. 이 반도체 기억 장치는, 칩을 적층하여 각 패드를 공통화한 후에도 프로그램 회로 PG1, PG2의 데이터를 변경할 수 있게 되어 있다. 구체적으로는, 도 6의 칩 선택 판정 복합 회로(20)는, 도 2의 칩 선택 판정 회로(10)에 상당하는 제1 칩 선택 판정 회로(21)의 프로그램용 패드 PE 후단에, 제2 칩 선택 판정 회로(22)와의 AND 게이트 G4를 설치한 복합 회로로 되어 있다. 패드에 대해서도, 칩 선택 패드 PRO1, PRO2 및 프로그램용 패드 PROE가 더해져 있다.
이러한 구성에서, 칩 선택 패드 PRO1, PRO2에 대하여, 제2 칩 선택 판정 회로(22)의 프로그램 회로 PG1', PG2'에 대응한 칩 선택 신호를 더하면, 선택된 칩의 제2 칩 선택 판정 회로(22)의 NOR 게이트 G3이 H 논리를 출력한다. 이것과 프로그램용 패드 PE에의 입력의 논리곱을 취함으로써, 적층 후에도 목적의 칩을 특정할 수 있다. 따라서 이 상태에서, 칩 선택 패드 CS1, CS2에 원하는 신호를 부여함으로써, 프로그램 회로 PG1, PG2를 재기록할 수 있다.
프로그램 회로 PG1, PG2의 재기록 이외의, 통상의 동작 시에는 프로그램 회로 PG1, PG2의 데이터를 참조하는 것뿐이기 때문에, 제2 칩 선택 판정 회로(22)는 사용하지 않는다. 칩 선택 패드 PRO1, PRO2, 프로그램용 패드 PROE, 프로그램용 패드 PE도 사용하지 않기 때문에, L 논리로 고정해두는 것이 바람직하다.
또, 실장 전의 기입 시에는, 우선 칩 선택 패드 PRO1, PRO2, 프로그램용 패드 PROE를 이용하여 프로그램 회로 PG1', PG2'의 기입을 한다. 그리고, 프로그램한 값을 칩 선택 패드 PRO1, PRO2에 입력하여 프로그램용 패드 PE에의 입력을 유효하게 하면, 프로그램 회로 PG1, PG2에의 기입이 가능해진다.
본 실시예는 이와 같이 적층 후에도 프로그램 회로 PG1, PG2를 재기록할 수 있기 때문에, 예를 들면 칩 번호에 따라 사용 빈도가 서로 다른 경우에, 일정 기간 사용 후에 칩 번호를 체인지하여, 반도체 기억 장치의 장기 수명화를 도모할 수 있다. 또한, 만일 PG1 및 PG2의 데이터가 다른 칩과 동일한 것을 적층하여 실장하게 한 경우라도, 사후에 PG1 및 PG2을 수정할 수도 있다.
(7. 전자 기기의 예)
도 7은, 본 발명의 일 실시예에 따른 전자 기기의 일례인 퍼스널 컴퓨터(1000)의 구성을 도시하는 사시도이다. 도 7에서, 퍼스널 컴퓨터(1000)는, 표시 패널(1002)과, 키보드(1004)를 갖는 본체부(1006)를 구비하여 구성되어 있다. 해당 퍼스널 컴퓨터(1000)의 본체부(1006)의 기억 매체, 특히 불휘발성 메모리로서, 본 발명의 적층형 반도체 기억 장치가 이용되어 있다. 이 때문에, 작은 면적으로 대용량의 기억 수단을 구비한 전자 기기를 저가격으로 제공할 수 있다.
또한, 본 발명의 전자 기기는 이것에 한하지 않고, IC 카드, 휴대 정보 기기, 가정용 전기 제품 등, 강유전체 기억 장치를 구비한 모든 전자 기기에 적용하는 것이 가능하다.
상기 발명의 실시예를 통하여 설명된 실시예나 응용예는, 용도에 따라서 적당히 조합하거나, 또는 변경 혹은 개량을 가하여 이용할 수 있고, 본 발명은 상술한 실시예의 기재에 한정되는 것은 아니다. 그와 같은 조합 또는 변경 혹은 개량을 가한 형태도 본 발명의 기술적 범위에 포함될 수 있는 것이, 특허 청구의 범위의 기재로부터 자명하다.
본 발명에 따르면, 배선이나 부품을 복잡화하지 않고 칩의 수율을 향상시킬 수 있는 적층형의 반도체 기억 장치를 제공할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 적층형 반도체 기억 장치의 개략 사시도.
도 2는 각 칩에 설치된 칩 선택 판정 회로(10)의 회로도.
도 3은 도 2의 칩 선택 판정 회로에 이용되는 배타적 논리합 회로의 MOS 트랜지스터에 의한 구성예를 도시하는 회로도.
도 4는 도 2의 칩 선택 판정 회로에 구비되는 프로그램 회로의 예를 도시하는 회로도.
도 5는 도 4의 프로그램 회로의 동작을 도시하는 타이밍차트.
도 6은 본 발명의 제2 실시예에 따른 반도체 기억 장치의 각 칩에 설치된 칩 선택 판정 회로의 회로도.
도 7은 본 발명의 실시예에서의 전자 기기의 일례인 퍼스널 컴퓨터의 구성을 도시하는 사시도.
<도면의 주요 부분에 대한 부호의 설명>
C1∼C4 : 칩(칩층)
CS1, CS2 : 칩 선택 패드
CE : 칩 인에이블 패드
10, 21, 22 : 칩 선택 판정 회로
PG1, PG2 : 프로그램 회로
EX1, EX2 : 배타적 논리합 회로
G1 : NOR 게이트
G2 : NAND 게이트
110 : 플립플롭
122 : 제1 강유전체 캐패시터
124 : 제2 강유전체 캐패시터
CT : 제어 회로
PE : 프로그램용 패드
IN : 기입 데이터
IE : 기입 제어 신호

Claims (9)

  1. 복수의 반도체 칩층을 적층하여 이루어진 반도체 기억 장치로서,
    개개의 칩층을 선택하는 칩 선택 신호가 각 칩층에 공통으로 입력되도록 칩층끼리 접속된 칩 선택 패드를, 각 칩층에 구비하고,
    각 칩층은,
    기입 가능한 불휘발성 메모리 셀과, 그 불휘발성 메모리 셀에 접속되고 그 불휘발성 메모리 셀의 기록 내용에 따라 서로 다른 신호를 출력하는 논리 회로를 구비한 프로그램 회로와,
    상기 칩 선택 신호와 상기 프로그램 회로의 출력 신호에 기초하여 칩 선택을 판정하는 칩 선택 판정 회로
    를 구비한 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 불휘발성 메모리 셀은, 기입 후에 기록 내용의 재기록이 가능한 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 프로그램 회로는,
    제1 단자 및 제2 단자를 갖는 플립플롭과,
    상기 제1 단자에 제1 용량을 부여하는 제1 강유전체 캐패시터와,
    상기 제2 단자에 상기 제1 용량과 서로 다른 제2 용량을 부여하는 제2 강유전체 캐패시터와,
    상기 제1 용량 및 상기 제2 용량이 상기 제1 단자 및 상기 제2 단자에 부여된 상기 플립플롭에 대하여, 상기 플립플롭을 구동하는 구동 전압을 공급하는 전압원
    을 구비한 반도체 기억 장치.
  4. 제3항에 있어서,
    각 칩층은, 전원의 기동을 검지하여 상기 플립플롭의 상기 제1 단자 또는 제2 단자로부터의 신호 출력을 제어하는 제어 회로를 구비한 반도체 기억 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    각 칩층은, 상기 칩 선택 패드 및 상기 프로그램 회로를 각각 복수 구비하고, 상기 불휘발성 메모리 셀에의 기입 제어 신호를 수신하는 프로그램용 패드를 더 구비하고,
    각 프로그램 회로는, 상기 불휘발성 메모리 셀에 기록시키는 데이터를 수신하는 기입 데이터 수신 단자와, 상기 프로그램용 패드로부터 상기 기입 제어 신호를 수신하는 기입 제어 신호 수신 단자를 구비하고,
    상기 복수의 칩 선택 패드가, 상기 복수의 프로그램 회로의 상기 기입 데이터 수신 단자에 각각 접속된, 반도체 기억 장치.
  6. 제5항에 있어서,
    각 칩층은, 상기 프로그램용 패드로부터의 상기 기입 제어 신호를 검출하여 상기 불휘발성 메모리 셀에의 기입 제어를 실행하는 제어 장치를 구비한 반도체 기억 장치.
  7. 제5항에 있어서,
    상기 칩 선택 패드는, 상기 프로그램용 패드로부터의 상기 제어 신호와의 논리곱 회로를 통하여 상기 기입 데이터 수신 단자에 접속된 반도체 기억 장치.
  8. 제5항에 있어서,
    각 칩은, 제2 칩 선택 판정 회로를 더 구비하고,
    상기 프로그램용 패드는, 상기 제2 칩 선택 판정 회로와의 논리곱 회로를 통하여, 상기 기입 제어 신호 수신 단자에 접속된 반도체 기억 장치.
  9. 제1항 내지 제4항 중 어느 한 항의 반도체 기억 장치를 구비한 것을 특징으로 하는 전자 기기.
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