TWI747431B - 輸出電路 - Google Patents

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TWI747431B
TWI747431B TW109127210A TW109127210A TWI747431B TW I747431 B TWI747431 B TW I747431B TW 109127210 A TW109127210 A TW 109127210A TW 109127210 A TW109127210 A TW 109127210A TW I747431 B TWI747431 B TW I747431B
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井上諭
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日商鎧俠股份有限公司
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Abstract

實施方式之輸出電路具備第1至第3電源線、焊墊50、第1至第2電晶體及第1電路。第1電晶體TR7之第1端連接於第1電源線，第2端連接於焊墊。第2電晶體TR8之第1端連接於第2電源線，第2端連接於焊墊50。第1電路連接於第3電源線及第1電晶體之閘極之各者。對第1電源線施加第1電壓VCCQ。對第2電源線施加低於第1電壓之第2電壓VSS。對第3電源線施加與第1電壓及第2電壓之任一者均不同之第3電壓VDD1。於第1種情形時，第1電路對第1電晶體之閘極施加第4電壓VDD1。於第2種情形時，第1電路不將第3電源線與第1電晶體之閘極電性連接。

Description

輸出電路
實施方式主要關於一種輸出電路。
已知有一種輸出信號之輸出電路。
實施方式提供一種能夠抑制待機狀態下之耗電之輸出電路。
實施方式之輸出電路具備第1電源線、第2電源線、第3電源線、焊墊、第1電晶體、第2電晶體及第1電路。第1電晶體之第1端連接於第1電源線，第2端連接於焊墊。第2電晶體之第1端連接於第2電源線，第2端連接於焊墊。第1電路連接於第3電源線及第1電晶體之閘極之各者。對第1電源線施加第1電壓。對第2電源線施加低於第1電壓之第2電壓。對第3電源線施加與第1電壓及第2電壓均不同之第3電壓。於第1種情形時，第1電路對第1電晶體之閘極施加第4電壓。於第2種情形時，第1電路不將第3電源線與第1電晶體之閘極電性連接。
以下，參照圖式對實施方式進行說明。各實施方式例示了用以將發明之技術思想具體化之裝置或方法。圖式係示意性或概念性之圖，各圖式之尺寸及比率等不一定與實際相同。本發明之技術思想並非由構成要素之形狀、構造、配置等指定。
再者，於以下說明中，針對具有大致相同功能及構成之構成要素，標註相同符號。構成參照符號之字符後之數字藉由包含相同字符之參照符號參照，且用以區分具有同樣構成之要素彼此。於無須相互區分包含相同字符之參照符號所表示之要素的情形時，該等要素分別藉由僅包含字符之參照符號參照。
[1]第1實施方式 以下，對第1實施方式之半導體記憶裝置1進行說明。
[1-1]構成 圖1表示包含第1實施方式之半導體記憶裝置1之記憶系統SYS之構成例。如圖1所示，記憶系統SYS包含半導體記憶裝置1及記憶體控制器2。半導體記憶裝置1例如為NAND(Not AND，反及)快閃記憶體。記憶系統SYS連接於未圖示之外部之主機機器，根據來自主機機器之命令，執行資料之記憶或讀出等動作。
半導體記憶裝置1與記憶體控制器2例如藉由NAND匯流排連接。利用NAND匯流排進行之通信例如包括信號DQ0～7、DQS、/DQS、/CE、CLE、ALE、/WE、RE、/RE、/WP及/RB。
信號DQ0～7例如為8位元之信號，於半導體記憶裝置1與記憶體控制器2之間被收發。信號DQ0～7係於半導體記憶裝置1與記憶體控制器2之間被收發之資料之實體，可包括指令、位址及資料中任一種。
信號DQS及/DQS係於半導體記憶裝置1與記憶體控制器2之間被收發。信號DQS及/DQS用以控制接收控制信號DQ0～7時之動作時點。
信號/CE自記憶體控制器2被發送至半導體記憶裝置1。信號/CE係用以使半導體記憶裝置1為選擇狀態或非選擇狀態之信號。例如，當記憶體控制器上連接著複數個半導體記憶裝置時，記憶體控制器2可使用信號/CE選擇進行動作之半導體記憶裝置。於信號/CE為「H」位準之情形時，記憶體控制器2使半導體記憶裝置1為非選擇狀態。於信號/CE為「L」位準之情形時，記憶體控制器2使半導體記憶裝置1為選擇狀態。
信號CLE、ALE、/WE、RE、/RE及/WP之各者自記憶體控制器2被發送至半導體記憶裝置1。信號CLE係通知信號DQ0～7為指令之信號。信號ALE係通知信號DQ0～7為位址之信號。信號/WE係指示半導體記憶裝置1擷取信號DQ0～7之信號。信號RE及/RE係指示半導體記憶裝置1輸出信號DQ0～7之信號。又，信號RE及/RE於輸出信號DQ0～7時控制半導體記憶裝置1之動作時點。信號/WP係禁止半導體記憶裝置1進行寫入及抹除動作之信號。
信號/RB自半導體記憶裝置1被發送至記憶體控制器2。信號/RB為表示半導體記憶裝置1是就緒狀態(受理來自外部之命令之狀態)還是忙碌狀態(不受理來自外部之命令之狀態)之信號。
圖2表示半導體記憶裝置1之構成例。如圖2所示，半導體記憶裝置1使用自外部供給之電壓VCC、VCCQ及VSS進行動作。VCC例如為2.5 V左右之電壓。VCCQ例如為1.2 V左右之電壓。於本實施方式中，VCC為高於VCCQ之電壓。VSS例如為0 V之接地電壓。又，半導體記憶裝置1具備輸入輸出模組10、邏輯控制電路11、暫存器12、定序儀13、記憶胞陣列14、列解碼器15、感測放大器16、驅動器組17及電源電路18。電壓VCC(由電壓VCC產生之下述電壓VDD、VDD1、及VDD2)例如供給至邏輯控制電路11、暫存器12、定序儀13、記憶胞陣列14，列解碼器15、感測放大器16、驅動器組17及電源電路18。電壓VCCQ例如供給至輸入輸出模組10之至少一部分。
輸入輸出模組10收發信號DQ0～7、信號DQS及信號/DQS。輸入輸出模組10連接於資料匯流排。資料匯流排係於半導體記憶裝置1內用於資料收發之配線之集合，例如連接有輸入輸出模組10、暫存器12及感測放大器16。輸入輸出模組10將信號DQ0～7內之指令及位址傳輸至暫存器12。輸入輸出模組10與感測放大器16對寫入資料及讀出資料進行收發。輸入輸出模組10基於信號RE及/RE產生信號DQS及/DQS。
邏輯控制電路11接收信號/CE、CLE、ALE、/WE、RE、/RE及/WP，並發送信號/RB。邏輯控制電路11將基於接收到之信號之信號發送至輸入輸出模組10及定序儀13。
暫存器12暫時保存經由輸入輸出模組10接收到之指令及位址。暫存器12將位址傳輸至列解碼器15及感測放大器16。又，暫存器12將指令傳輸至定序儀13。
定序儀13控制半導體記憶裝置1整體之動作。例如，定序儀13自暫存器12接收指令，並基於接收到之指令執行讀出動作等。又，定序儀13基於邏輯控制電路11之控制而對輸入輸出模組10進行控制。
記憶胞陣列14非揮發性地保存資料。記憶胞陣列14包含複數個位元線BL、複數個字元線WL及複數個記憶胞MC。複數個記憶胞MC例如沿著列方向及行方向排列設置。複數個位元線BL沿行方向對應設置，與同一行上對應之複數個記憶胞MC連接。複數個字元線WL沿列方向對應設置，與同一列上對應之複數個記憶胞MC連接。
列解碼器15自暫存器12接收位址中之列位址，並選擇基於該列位址之列之記憶胞MC。並且，經由列解碼器15向所選擇之列之記憶胞MC傳輸來自驅動器組17之電壓。
感測放大器16於讀出資料時，感測自記憶胞MC讀出至位元線BL之讀出資料，並將感測到之讀出資料傳輸至輸入輸出模組10。感測放大器16於寫入資料時，經由位元線BL將被寫入之寫入資料傳輸至記憶胞MC。又，感測放大器16自暫存器12接收位址中之行位址，並輸出基於該行位址之列之資料。
驅動器組17產生用於記憶胞陣列14、列解碼器15及感測放大器16之動作之電壓。
電源電路18產生半導體記憶裝置1中使用之電源電壓。例如，電源電路18使用電壓VCC產生輸入輸出模組10中使用之各種電壓。
圖3表示電源電路18之構成例。如圖3所示，電源電路18包含調節器20、調節器21及調節器22。調節器20由電壓VCC產生電壓VDD。調節器21由電壓VCC產生電壓VDD1。調節器22由電壓VCC產生電壓VDD2。下文將對電壓VDD、VDD1及VDD2之詳細內容進行敍述。
圖4表示輸入輸出模組10之構成例。如圖4所示，輸入輸出模組10包含輸入輸出單元30-0至30-9、輸入輸出控制電路40、以及焊墊50-0至50-9。輸入輸出單元30之各者與對應之焊墊50連接。輸入輸出單元30-0至30-7分別與信號DQ0至DQ7對應。輸入輸出單元30-8與信號DQS對應。輸入輸出單元30-9與信號/DQS對應。輸入輸出單元30-0至30-7與資料匯流排連接。輸入輸出單元30-8及30-9與邏輯控制電路11連接。輸入輸出控制電路40自邏輯控制電路11接收信號STBY。信號STBY係基於信號/CE之信號。輸入輸出控制電路40基於信號STBY控制輸入輸出單元30-0至30-9。
圖5表示輸入輸出單元30之構成例。如圖5所示，輸入輸出單元30包含輸入電路31及輸出電路32。輸入電路31與輸出電路32並聯連接於焊墊50與資料匯流排之間。於向焊墊50輸入信號之情形時，輸入電路31接收輸入至焊墊50之信號，並將接收到之信號傳輸至資料匯流排。於自焊墊50輸出信號之情形時，輸出電路32接收資料匯流排之信號，並將接收到之信號輸出至焊墊50。輸入電路31及輸出電路32之各者由輸入輸出控制電路40控制。
圖6表示輸出電路32之構成例。如圖6所示，輸出電路32包含邏輯部60、預驅動器70及主驅動器80。
邏輯部60基於信號STBY將輸入至輸出電路32之信號或待機用電壓輸出至預驅動器70。邏輯部60包含AND閘極61及OR閘極62。AND閘極61對信號SP及信號/STBY進行AND運算，並將運算結果輸出至節點N2。OR閘極62對信號SN及信號STBY進行OR運算，並將運算結果輸出至節點N4。信號SP及SN例如為自資料匯流排輸入至輸出電路32之信號。
預驅動器70基於信號STBY將自邏輯部60輸入之信號或待機用電壓輸出至主驅動器80。預驅動器70包含電晶體TR1至TR6。電晶體TR1、電晶體TR4及電晶體TR5例如為P型MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor，金屬氧化物半導體場效應電晶體)(PMOS(P-channel metal oxide semiconductor，P型金氧半導體))。電晶體TR2、電晶體TR3、電晶體TR6例如為N型MOSFET(NMOS(N-channel metal oxide semiconductor，N型金氧半導體))。
對電晶體TR1之源極及背閘極之各者施加電壓VCCQ。電晶體TR1之閘極連接於節點N2。電晶體TR2之汲極連接於電晶體TR1之汲極。電晶體TR2之源極連接於節點N1。電晶體TR2之背閘極接地。對電晶體TR2之閘極施加信號S2。電晶體TR3之源極及背閘極之各者接地。電晶體TR3之汲極連接於節點N1。電晶體TR3之閘極連接於節點N2。對電晶體TR4之源極及背閘極之各者施加電壓VDD1。電晶體TR4之汲極連接於節點N1。對電晶體TR4之閘極施加信號S1。
對電晶體TR5之源極及背閘極之各者施加電壓VCCQ。電晶體TR5之汲極連接於節點N3。電晶體TR5之閘極連接於節點N4。電晶體TR6之源極及背閘極接地。電晶體TR6之汲極連接於節點N3。電晶體TR6之閘極連接於節點N4。
主驅動器80基於預驅動器之輸出而對焊墊50輸出電壓，或者使主驅動器80之輸出節點為高阻抗狀態。主驅動器80包含電晶體TR7及電晶體TR8。對電晶體TR7之源極及背閘極之各者施加電壓VCCQ。電晶體TR7之汲極連接於焊墊50。電晶體TR7之閘極連接於節點N1。電晶體TR8之源極及背閘極之各者接地。電晶體TR8之汲極連接於焊墊50。電晶體TR8之閘極連接於節點N3。電晶體TR7之汲極及電晶體TR8之汲極亦為主驅動器80之輸出節點。主驅動器80之輸出阻抗係基於電晶體TR7或電晶體TR8之導通電阻。又，輸出電路32之輸出阻抗係基於主驅動器80之輸出阻抗。
向輸出電路32供給複數個電壓。向邏輯部60供給電壓VDD。向預驅動器70供給電壓VCCQ及與電壓VCCQ不同之電壓。與電壓VCCQ不同之電壓例如為電壓VDD1。向主驅動器80供給電壓VCCQ。又，信號STBY、/STBY、S1及S2係藉由輸入輸出控制電路40輸出之信號。再者，信號STBY亦可不經由輸入輸出控制電路40而輸入至輸入輸出單元30。
圖7表示輸入輸出控制電路40之構成。如圖7所示，輸入輸出控制電路40包含反相器41、位準偏移器42及位準偏移器43。反相器41輸出使信號STBY邏輯反轉後之信號/STBY。位準偏移器42輸出使信號/STBY之「H」位準電壓轉換成電壓VDD1後之信號S1。位準偏移器43輸出使信號/STBY之「H」位準電壓轉換成電壓VDD2後之信號S2。
[1-2]動作 接下來，對第1實施方式之半導體記憶裝置1之動作進行說明。再者，於第1實施方式中，假設電壓VCC大於電壓VDD、VDD1及VDD2，電壓VDD1大於電壓VDD，電壓VDD2大於電壓VDD及VDD1，電壓VDD2為電壓VCCQ與電晶體TR2之閾值電壓之合計以上。第1實施方式之半導體記憶裝置1中包含之輸出電路32根據信號STBY之邏輯位準進行不同之動作。以後，依序對各種信號之詳細內容及輸出電路32之動作進行說明。
圖8係表示由第1實施方式之半導體記憶裝置1收發之各種信號之一例的時序圖。圖8表示複數個輸出電路32向記憶體控制器2輸出信號時之信號DQS、/DQS、DQ0～7、/CE、/RE及RE之動作之一例。於時刻t0，信號/CE為「H」位準，半導體記憶裝置1呈非選擇狀態。信號STBY為「H」位準，輸出電路32各自之輸出節點呈高阻抗狀態。於時刻t1，記憶體控制器2將信號/CE自「H」位準轉變成「L」位準。藉由信號/CE成為了「L」位準，半導體記憶裝置1成為選擇狀態。其後，於時刻t2，呈選擇狀態之半導體記憶裝置1之邏輯控制電路11基於信號/CE使信號STBY自「H」位準轉變成「L」位準。藉由信號STBY轉變成「L」位準，輸出電路32之各者成為可輸出信號之狀態。其後，基於自記憶體控制器2接收到之信號RE及/RE，由複數個輸出電路32依序輸出信號DQS、/DQS及DQ0～7。其後，當半導體記憶裝置1完成資料輸出時，記憶體控制器2於時刻t3使信號/CE轉變成「H」位準。基於信號/CE成為了「H」位準，於時刻t4，邏輯控制電路11使信號STBY轉變成「H」位準。當信號STBY轉變成「H」位準時，輸出電路32之輸出節點成為高阻抗狀態。下文將對本動作之詳細內容進行敍述。
如此，第1實施方式之半導體記憶裝置1於信號STBY為「L」位準期間發送信號DQS、/DQS及信號DQ0～7。又，半導體記憶裝置1於信號STBY為「H」位準期間，使與信號DQS、/DQS及信號DQ0～7對應之各輸出電路32之輸出節點成為高阻抗狀態。
圖9表示第1實施方式之半導體記憶裝置1中之各種信號之邏輯位準與電壓的關係。再者，信號STBY係基於晶片賦能信號/CE之信號。如圖9所示，第1實施方式之半導體記憶裝置1可成為第1狀態及第2狀態。
於第1狀態下，信號STBY、/STBY、S1及S2分別控制成「H」位準、「L」位準、「L」位準及「L」位準。此時，輸出電路32之輸出節點成為高阻抗狀態。以下，將第1狀態稱為輸出電路32之待機狀態。即，於信號STBY為「H」位準之情形時，輸出電路32成為待機狀態。
於第2狀態下，信號STBY、/STBY、S1及S2分別控制成「L」位準、「H」位準、「H」位準及「H」位準。此時，輸出電路32成為可輸出基於信號SP及SN之信號之狀態。以下，將第2狀態稱為輸出電路32之作用狀態。即，於信號STBY為「L」位準之情形時，輸出電路32成為作用狀態。
如上所述，輸入輸出模組10內之各輸出電路32可藉由信號STBY控制成待機狀態或作用狀態。再者，信號STBY之「H」位準與電壓VDD對應。信號STBY之「L」位準與電壓VSS對應。信號/STBY之「H」位準與電壓VSS對應。信號/STBY之「L」位準與電壓VDD對應。信號S1之「H」位準與電壓VDD1對應。信號S1之「L」位準與電壓VSS對應。信號S2之「H」位準與電壓VDD2對應。信號S2之「L」位準與電壓VSS對應。
圖10表示第1實施方式之半導體記憶裝置1中包含之輸出電路32之第1狀態下之動作的一例。於第1狀態下，信號STBY為「H」位準，因此，輸出電路32為待機狀態。關於待機狀態之輸出電路32，依序對邏輯部60、預驅動器70、主驅動器80進行說明。
對邏輯部60之動作進行說明。向AND閘極61輸入「L」位準之信號/STBY。由此，AND閘極61不管信號SP之邏輯位準，均向節點N2輸出「L」位準。由AND閘極61輸出之「L」位準例如為電壓VSS。向OR閘極62輸入「H」位準之信號STBY。由此，OR閘極62不管信號SN之邏輯位準，均向節點N4輸出「H」位準。由OR閘極62輸出之「H」位準例如為電壓VCCQ。
對預驅動器70之動作進行說明。PMOS電晶體TR4因閘極被施加了電壓VSS之信號S1，故成為接通狀態。NMOS電晶體TR3因節點N2對閘極施加了「L」位準，故成為斷開狀態。NMOS電晶體TR2因閘極被施加了電壓VSS之信號S2，故成為斷開狀態。PMOS電晶體TR1因節點N2對閘極施加了「L」位準，故成為接通狀態，但連接於汲極之電晶體TR2呈斷開狀態而電流不流通，因此，實際上成為斷開狀態。其結果為，節點N1之電壓係藉由呈接通狀態之電晶體TR4而確定為電壓VDD1。PMOS電晶體TR5因節點N4對閘極施加了「H」位準，故成為斷開狀態。NMOS電晶體TR6因節點N4對閘極施加了「H」位準，故成為接通狀態。其結果為，節點N3之電壓係藉由呈接通狀態之電晶體TR6而確定為電壓VSS。
對主驅動器80之動作進行說明。PMOS電晶體TR7因節點N1對閘極施加了電壓VDD1，故成為斷開狀態。NMOS電晶體TR8因節點N3對閘極施加了電壓VSS，故成為斷開狀態。其結果為，輸出電路32之輸出節點成為高阻抗狀態。
如此，待機狀態之輸出電路32之電晶體TR7及電晶體TR8成為斷開狀態，輸出電路32之輸出節點成為高阻抗狀態。此時，對PMOS電晶體TR7之閘極施加電壓VDD1。
圖11表示第1實施方式之半導體記憶裝置1中包含之輸出電路32之第2狀態下之動作的一例。於第2狀態下，信號STBY為「L」位準，因此，輸出電路32為作用狀態。於圖10所示之例中，作用狀態之輸出電路32輸出「L」位準。依序對邏輯部60、預驅動器70、主驅動器80進行說明。
對邏輯部60之動作進行說明。於第2狀態下，信號STBY為「L」位準，信號/STBY為「H」位準。AND閘極61對信號SP之邏輯位準及信號/STBY之「H」位準進行AND運算，並將運算結果輸出至節點N2。於圖10所示之例中，信號SP為「L」位準，因此，AND閘極61向節點N2輸出「L」位準。由AND閘極61輸出之「L」位準例如為電壓VSS。OR閘極62對信號SN之邏輯位準及信號STBY之「L」位準進行OR運算，並將運算結果輸出至節點N4。於圖10所示之例中，信號SN為「L」位準，因此，OR閘極62向節點N4輸出「L」位準。由OR閘極62輸出之「L」位準例如為電壓VSS。
對預驅動器70之動作進行說明。PMOS電晶體TR4因閘極被施加了電壓VDD1之信號S1，故成為斷開狀態。PMOS電晶體TR1因節點N2對閘極施加了「L」位準，故成為接通狀態。由於對NMOS電晶體TR2之閘極施加了電壓VDD2之信號S2，故而成為接通狀態。PMOS電晶體TR31因節點N2對閘極施加了「L」位準，故成為斷開狀態。其結果為，電壓VCCQ經由呈接通狀態之PMOS電晶體TR1及NMOS電晶體TR2傳遞至節點N1。此處，對NMOS電晶體TR2之閘極施加之電壓VDD2大於電晶體TR2之閾值電壓與電壓VCCQ的合計。因此，由PMOS電晶體TR1之源極供給之電壓VCCQ不會因NMOS電晶體TR2之閾值降低(Vth drop)而下降，而直接傳遞至節點N1。PMOS電晶體TR5因節點N4對閘極施加了「L」位準，且閘極-源極間電壓大於閾值電壓，故成為接通狀態。NMOS電晶體TR6因節點N4對閘極施加了「L」位準，且閘極-源極間電壓為大致0 V，故成為斷開狀態。其結果為，經由呈接通狀態之PMOS電晶體TR5對節點N3施加電壓VCCQ。
對主驅動器80之動作進行說明。PMOS電晶體TR7因節點N1對閘極施加了電壓VCCQ，且閘極-源極間電壓為大致0 V，故成為斷開狀態。NMOS電晶體TR8因節點N3對閘極施加了電壓VCCQ，且閘極-源極間電壓大於閾值電壓，故成為接通狀態。其結果為，經由呈接通狀態之電晶體TR8對焊墊50施加電壓VSS。
圖12表示第1實施方式之半導體記憶裝置1中包含之輸出電路32之第2狀態下之動作的一例。於圖11所示之例中，作用狀態之輸出電路32輸出「H」位準。依序對邏輯部60、預驅動器70、主驅動器80進行說明。
對邏輯部60之動作進行說明。於第2狀態下，信號STBY為「L」位準，信號/STBY為「H」位準。AND閘極61對信號SP之邏輯位準及信號/STBY之「H」位準進行AND運算，並將運算結果輸出至節點N2。於圖11所示之例中，信號SP為「H」位準，因此，AND閘極61向節點N2輸出「H」位準。由AND閘極61輸出之「H」位準例如為電壓VCCQ。OR閘極62對信號SN之邏輯位準及信號STBY之「L」位準進行OR運算，並將運算結果輸出至節點N4。於圖11所示之例中，信號SN為「H」位準，因此，OR閘極62向節點N4輸出「H」位準。由OR閘極62輸出之「H」位準例如為電壓VCCQ。
對預驅動器70之動作進行說明。電晶體TR4因閘極被施加了電壓VDD1之信號S1，故成為斷開狀態。由於電晶體TR1之閘極-源極間電壓為大致0 V，故而電晶體TR1成為斷開狀態。對電晶體TR2之閘極施加較電晶體TR2之閾值電壓與電壓VCCQ之合計大之電壓即電壓VDD2。但是，電晶體TR1為斷開狀態，因此，電晶體TR2不對節點N1施加電壓。電晶體TR3因閘極-源極間電壓大於閾值電壓，故成為接通狀態。其結果為，經由呈接通狀態之電晶體TR3向節點N1供給電壓VSS。電晶體TR5因閘極-源極間電壓為大致0 V，故成為斷開狀態。電晶體TR6因閘極-源極間電壓大於閾值電壓，故成為接通狀態。其結果為，經由呈接通狀態之電晶體TR6對節點N3施加電壓VSS。
對主驅動器80之動作進行說明。電晶體TR7因閘極-源極間電壓大於閾值電壓，故成為接通狀態。電晶體TR8因閘極-源極間電壓為大致0 V，故成為斷開狀態。其結果為，經由呈接通狀態之電晶體TR7對焊墊50施加電壓VCCQ。
如參照圖11及圖12所說明，第1實施方式之半導體記憶裝置1中包含之輸出電路32能夠於作用狀態下，將節點N1之電壓控制為電壓VCCQ或電壓VSS，向輸出節點輸出「H」位準或「L」位準。
[1-3]第1實施方式之效果 根據以上所說明之第1實施方式之半導體記憶裝置1，能夠抑制待機狀態下之漏電流。以下，對第1實施方式之半導體記憶裝置1之詳細效果進行說明。
自半導體記憶裝置向記憶體控制器發送信號時，為了保持信號品質，進行阻抗匹配。具體而言，以輸出電路之輸出阻抗、傳輸線路之特性阻抗及接收電路之輸入阻抗之各者相等之方式設置輸出電路、傳輸線路及接收電路之各者。為了高速進行通信，較佳為以較低之阻抗進行阻抗匹配。
為了減小輸出電路之輸出阻抗，想到提高主驅動器之電流供給能力之方法。具體而言，例如想到將尺寸較大之電晶體用於主驅動器。但是，若擴大電晶體之尺寸，則存在電晶體於半導體基板上所占之面積增大，電晶體之漏電流增加之情況。作為提高主驅動器之電流供給能力之其他方法，亦想到將閾值電壓較低之電晶體用於主驅動器。閾值電壓較低之電晶體與閾值電壓較高之電晶體相比，即便尺寸相同，電流供給能力亦較大。因此，藉由將閾值電壓較低之電晶體用於主驅動器，能夠抑制面積之增加，並且提高電流供給能力。但是，若使用閾值電壓較低之電晶體，則與使用閾值電壓較高之電晶體之情形相比，存在漏電流增加之情況。
又，電晶體之漏電流可根據電晶體之特性及電晶體之偏壓狀態而改變。電晶體之特性例如因製造工藝而不同。漏電流最小之偏壓條件成為逆向偏壓較強之情況、逆向偏壓較弱之情況、零偏壓之情況及順向偏壓較弱之情況中之哪一種係依存於電晶體之特性。例如，若電晶體TR7成為逆向偏壓狀態，則與零偏壓狀態相比，漏電流變小。
因此，於第1實施方式之半導體記憶裝置1中，於待機狀態下，對節點N1施加電壓VDD1。電壓VDD1為高於電壓VCCQ之電壓。由此，PMOS電晶體TR7因源極被施加了電壓VCCQ，閘極被施加了高於電壓VCCQ之電壓VDD1，故成為逆向偏壓狀態。藉此，於第1實施方式之半導體記憶裝置1中，能夠於待機狀態下抑制電晶體TR7之漏電流。藉由抑制電晶體TR7之漏電流，能夠抑制半導體記憶裝置1之耗電。
又，作為抑制漏電流增加之方法，亦想到於漏電流流通之電流路徑上插入電流斷路能力優異之電晶體開關。具體而言，例如想到經由電晶體開關對電晶體TR7之源極施加電壓VCCQ之方法。藉由在待機狀態下將電晶體開關設為斷開狀態，能夠抑制漏電流流通。但是，於電源電壓與輸出電路之間設有電晶體開關之情形時，輸出電路之輸出阻抗成為電晶體開關之導通電阻與主驅動器之輸出電阻之合計。電流斷路能力優異之電晶體開關與一般電晶體相比，會有導通電阻變大之情況。若以導通電阻變小之方式設置電流斷路能力優異之電晶體開關，則會有佔用較大面積之情況。
對此，於第1實施方式之半導體記憶裝置1中，藉由在待機狀態下，對構成主驅動器80之PMOS電晶體TR7及NMOS電晶體TR8中之PMOS電晶體TR7之閘極電壓進行控制，而抑制漏電流增加。具體而言，藉由控制電晶體TR2及電晶體TR4，而控制待機狀態下之節點N1之電壓。電晶體TR4設置為待機時能對節點N1施予電壓VDD1之尺寸。電晶體TR2設置為於作用狀態下能基於信號SP將節點N1之電壓設為電壓VCCQ或電壓VSS之尺寸。與在電源電壓VCCQ和主驅動器80之間設置開關之情形相比，電晶體TR2及TR4能夠以較小之尺寸設置。即，能夠抑制因追加用以抑制漏電流之電路所致之電路面積之增加。
又，於第1實施方式之半導體記憶裝置1中，以如下方式進行控制，即，與待機時電晶體TR1成為接通狀態而對節點N1供給電壓VDD1相應地，使電晶體TR2成為斷開狀態。
於半導體基板上設置電晶體之情形時，作為源極或汲極發揮功能之擴散區域例如設置於井區域內。例如於P型MOSFET之情形時，作為源極或汲極發揮功能之擴散區域為P型，供設置擴散區域之井區域為N型。存在於擴散區域與井區域之間之PN接面當被施加較PN接面之閾值電壓更高之電壓差時成為接通狀態，可作為電流路徑發揮功能。
於第1實施方式之半導體記憶裝置1中，在待機狀態下，藉由將電晶體TR2控制為斷開狀態，而抑制對電晶體TR1之汲極施加電壓VDD1。藉此，即便於電壓VDD1之大小較電壓VCCQ與PN接面之閾值電壓之合計更大的情形時，亦能抑制存在於作為電晶體TR1之汲極發揮功能之擴散區域中之PN接面成為接通狀態而流通電流。
又，於第1實施方式之半導體記憶裝置1中，在作用狀態下將NMOS電晶體TR2控制為接通狀態時，對閘極施加較電壓VCCQ與電晶體TR2之閾值電壓之合計大之電壓VDD2。NMOS電晶體TR2藉由對其閘極施加電壓VDD2，能夠不存在所謂閾值降低(Vth drop)地將經由電晶體TR1供給至汲極之電壓VCCQ直接傳輸至與源極連接之節點N1。藉此，電晶體TR1、電晶體TR2及電晶體TR3於將電晶體TR2控制為接通狀態期間能夠作為輸出電壓VCCQ或電壓VSS之反相器進行動作。
[1-4]第1實施方式之變化例 於第1實施方式之半導體記憶裝置1中，電壓VCCQ、VDD、VDD1及VDD2之高低可根據電晶體之特性適當變更。又，亦可根據各種電壓之高低關係兼用信號。電晶體之漏電流變小之閘極電壓根據電晶體之特性想到各種情況。例如，於藉由設為較強之逆向偏壓狀態能夠抑制漏電流之情形時，只要以成為較強之逆向偏壓狀態之方式確定電壓VDD1之值即可。
又，例如於電晶體具有GIDL(Gate-Induced Drain Leakage，閘極引發汲極漏電流)較多之特性之情形時，若設為較強之逆向偏壓狀態，則存在與較弱之逆向偏壓狀態相比漏電流增加之情況。於此情形時，只要以成為較弱之逆向偏壓狀態之方式確定電壓VDD1之值即可。又，例如於電晶體具有GIDL顯著之特性之情形時，存在與逆向偏壓狀態及零偏壓狀態相比，較弱之順向偏壓狀態之漏電流更小之情況。於此情形時，只要以成為較弱之順向偏壓狀態之方式確定電壓VDD1之值即可。
針對該等複數種情況分別舉例。例如於設為較強之逆向偏壓狀態之情形時，電壓VDD1例如設定為高於電壓VDD之電壓。例如於設為較弱之逆向偏壓狀態之情形時，電壓VDD1例如設定為低於電壓VDD且高於電壓VCCQ之電壓。例如於設為較弱之順向偏壓狀態之情形時，電壓VDD1例如設定為低於電壓VCCQ且電壓VDD1與電壓VCCQ之差小於電晶體TR7之閾值電壓之電壓。
如此，電壓VDD1可設定為各種大小。信號S1亦可兼作為「H」位準之電壓為電壓VDD1以上之信號。例如於電壓VDD1為電壓VDD以下之情形時，亦可使用信號/STBY代替信號S1。又，例如於電壓VDD1為電壓VDD2以下之情形時，亦可使用信號S2代替信號S1。於由信號S1以外之信號兼用作信號S1之情形時，亦可省略位準偏移器42。又，於由信號S1以外之信號兼用作信號S1且電壓VDD1與電壓VDD相等之情形時，亦可省略調節器21。
又，電壓VDD2及信號S2亦可根據電晶體之特性及各種電壓之高低關係適當變更。電壓VDD2只要為較電壓VCCQ與電晶體TR2之閾值電壓之合計大之電壓即可。例如於電壓VDD為電壓VCCQ與電晶體TR2之閾值電壓之合計以上之情形時，亦可使用信號/STBY代替信號S2。例如於電壓VDD1為電壓VCCQ與電晶體TR2之閾值電壓之合計以上之情形時，亦可使用信號S1代替信號S2。又，於由信號S2以外之信號替代信號S2之情形時，亦可省略調節器22及位準偏移器43。
圖13表示第1實施方式之變化例之半導體記憶裝置中包含之輸出電路32的構成。變化例之輸出電路32與第1實施方式之輸出電路32相比，使用電壓VDD代替電壓VDD1，且使用信號/STBY代替信號S1及S2。變化例之半導體記憶裝置與第1實施方式之半導體記憶裝置1相比，可省略調節器21及調節器22、以及位準偏移器42及43。藉此，能夠進一步抑制因設置用以抑制漏電流之電路所導致之面積之增加。
[2]第2實施方式 第2實施方式之半導體記憶裝置1與第1實施方式之半導體記憶裝置1不同的是電源電路18、預驅動器71及輸入輸出控制電路40之構成。以下，關於第2實施方式之半導體記憶裝置1，對與第1實施方式不同之點進行說明。
[2-1]構成 圖14表示第2實施方式之半導體記憶裝置1所具備之電源電路18之構成的一例。如圖14所示，第2實施方式之電源電路18具有第1實施方式之電源電路18中之調節器21及22分別被替換成負電荷泵23及24之構成。
負電荷泵23由電壓VCC產生電壓VSS1。負電荷泵24由電壓VCC產生電壓VSS2。電壓VSS1及VSS2之各者為低於VSS之負電壓。
圖15表示第2實施方式之輸出電路32之構成例。如圖15所示，於第2實施方式之輸出電路32中，預驅動器71包含電晶體TR11至TR16。電晶體TR11、TR13及TR14例如為P型MOSFET。電晶體TR12、TR15及TR16例如為N型MOSFET。
對電晶體TR11之源極及背閘極之各者施加電壓VCCQ。電晶體TR11之閘極連接於節點N2。電晶體TR11之汲極連接於節點N1。電晶體TR12之源極及背閘極之各者接地。電晶體TR12之閘極連接於節點N2。電晶體TR12之汲極連接於節點N1。
對電晶體TR13之源極及背閘極之各者施加電壓VCCQ。電晶體TR13之閘極連接於節點N4。電晶體TR13之汲極連接於節點N3。電晶體TR14之源極連接於節點N3。對電晶體TR14之背閘極施加電壓VCCQ。對電晶體TR14之閘極施加信號S4。信號S4係藉由輸入輸出控制電路40輸出之信號。
電晶體TR15之汲極與電晶體TR14之汲極連接。電晶體TR15之源極及背閘極之各者接地。電晶體TR15之閘極與節點N4連接。對電晶體TR16之源極及背閘極之各者施加電壓VSS1。對電晶體TR16之閘極施加信號S3。信號S3係藉由輸入輸出控制電路40輸出之信號。電晶體TR16之汲極連接於節點N3。
圖16表示第2實施方式之輸入輸出控制電路40之構成例。如圖16所示，第2實施方式之輸入輸出控制電路40具有第1實施方式之輸入輸出控制電路40中之位準偏移器42及43分別被替換成位準偏移器44及45之構成。
位準偏移器44輸出使信號STBY之「L」位準之電壓轉換成電壓VSS1後之信號S3。位準偏移器45輸出使信號STBY之「L」位準之電壓轉換成電壓VSS2後之信號S4。第2實施方式之半導體記憶裝置1之其他構成與第1實施方式相同。
[2-2]輸出電路32之動作 接下來，對第2實施方式之半導體記憶裝置1中之輸出電路32之動作進行說明。再者，於第2實施方式中，假設電壓VSS1及VSS2為低於電壓VSS之負電壓，電壓VSS2之絕對值大於電壓VSS1之絕對值，電壓VSS2之絕對值為電晶體TR14之閾值電壓之絕對值以上。
圖17表示第2實施方式之半導體記憶裝置1中之各種信號之邏輯位準與電壓的關係。信號S3之「H」位準與電壓VDD對應。信號S3之「L」位準與電壓VSS1對應。信號S4之「H」位準與電壓VDD對應。信號S4之「L」位準與電壓VSS2對應。
首先，對第2實施方式之預驅動器71之第1狀態下之動作進行說明。於第1狀態下，輸出電路32為待機狀態，節點N2之邏輯位準為「L」位準，且節點N4之邏輯位準為「H」位準。
電晶體TR11因閘極被施加了「L」位準，故成為接通狀態。電晶體TR12因閘極被施加了「L」位準，故成為斷開狀態。其結果為，節點N1之電壓係藉由呈接通狀態之電晶體TR11而確定為電壓VCCQ。
電晶體TR16因閘極被施加了電壓VDD之信號S3，故成為接通狀態。電晶體TR13因閘極被施加了「H」位準，故成為斷開狀態。電晶體TR14因閘極被施加了電壓VDD之信號S4，故成為斷開狀態。電晶體TR15因電晶體TR13及TR14為斷開狀態，故成為斷開狀態。其結果為，節點N3之電壓係藉由呈接通狀態之電晶體TR16而確定為電壓VSS1。
預驅動器71如此進行動作之結果為，於第1狀態下，主驅動器80之電晶體TR7及TR8之各者成為斷開狀態，輸出電路32之輸出節點成為高阻抗狀態。此時，對電晶體TR8之閘極施加電壓VSS1。
接著，關於第2實施方式之預驅動器71之第2狀態下之動作，依序對輸出電路32輸出「L」位準之情形、及輸出電路32輸出「H」位準之情形進行說明。
於第2狀態下，輸出電路32為作用狀態，節點N2之邏輯位準與信號SP之邏輯位準相等，節點N4之邏輯位準與信號SN之邏輯位準相等。首先，對節點N2之邏輯位準為「L」位準，且節點N4之邏輯位準為「L」位準之情形進行說明。
電晶體TR11因閘極被施加了「L」位準，故成為接通狀態。電晶體TR12因閘極被施加了「L」位準，故成為斷開狀態。其結果為，節點N1之電壓係藉由呈接通狀態之TR11而確定為電壓VCCQ。
電晶體TR16因閘極被施加了電壓VSS1之信號S3，故成為斷開狀態。電晶體TR13因閘極被施加了「L」位準，故成為接通狀態。電晶體TR15因閘極被施加了「L」位準，故成為斷開狀態。對電晶體TR14之閘極施加較電壓VSS低電晶體TR14之閾值電壓以上之電壓即電壓VSS2的信號S4。但是，由於電晶體TR15為斷開狀態，故而電晶體TR14不對節點N3施加電壓。其結果為，節點N3之電壓係藉由呈接通狀態之電晶體TR13而確定為電壓VCCQ。
預驅動器71如此進行動作之結果為，於第2狀態下，主驅動器80之電晶體TR7成為斷開狀態，主驅動器80之電晶體TR8成為接通狀態，輸出電路32能夠輸出電壓VSS之「L」位準。
接著，對在第2狀態下，節點N2之邏輯位準為「H」位準，且節點N4之邏輯位準為「H」位準之情形進行說明。
電晶體TR11因閘極被施加了「H」位準，故成為斷開狀態。電晶體TR12因閘極被施加了「H」位準，故成為接通狀態。其結果為，節點N1之電壓係藉由呈接通狀態之電晶體TR12而確定為電壓VSS。
電晶體TR16因閘極被施加了電壓VSS1之信號S3，故成為斷開狀態。電晶體TR13因閘極被施加了「H」位準之信號，故成為斷開狀態。對電晶體TR14之閘極施加較電壓VSS低電晶體TR14之閾值電壓以上之電壓即電壓VSS2的信號S4。對電晶體TR15之閘極施加「H」位準。因此，電晶體TR14及TR15成為接通狀態。其結果為，節點N3之電壓係藉由呈接通狀態之電晶體TR14及TR15而確定為電壓VSS。
預驅動器71如此進行動作之結果為，於第2狀態下，主驅動器80之電晶體TR7成為接通狀態，主驅動器80之電晶體TR8成為斷開狀態，輸出電路32能夠輸出電壓VCCQ之「H」位準。
如上述說明，第2實施方式之半導體記憶裝置1中之輸出電路32能夠於作用狀態下，將節點N3之電壓控制為電壓VSS或電壓VCCQ，向輸出節點輸出「L」位準或「H」位準。
[2-3]第2實施方式之效果 如上所述，第2實施方式之半導體記憶裝置1於待機狀態下對節點N3施加負電壓即電壓VSS1。藉此，於第2實施方式之半導體記憶裝置1中，待機狀態下之電晶體TR8成為逆向偏壓狀態，能夠抑制電晶體TR8之漏電流。其結果為，第2實施方式之半導體記憶裝置1與第1實施方式同樣地，能夠抑制待機狀態下之半導體記憶裝置1之耗電。
再者，於第2實施方式之半導體記憶裝置1中，電壓VSS1及VSS2之高低可根據電晶體之特性適當變更。又，亦可根據各種電壓之高低關係兼用信號。例如，亦能以電晶體TR8成為較弱之順向偏壓之方式將電壓VSS1設定為高於電壓VSS且低於電晶體TR8之閾值電壓的電壓。於此情形時，亦可使用調節器代替負電荷泵23來產生電壓VSS1。又，於此情形時，亦可使用信號STBY或信號S4代替信號S3。
[3]第3實施方式 第3實施方式之半導體記憶裝置1與第1實施方式之半導體記憶裝置1不同的是預驅動器72及輸入輸出控制電路40之構成。以下，關於第3實施方式之半導體記憶裝置1，對與第1實施方式不同之點進行說明。
[3-1]構成 圖18表示第3實施方式之輸出電路32之構成例。如圖18所示，於第3實施方式之輸出電路32中，預驅動器72具有第1實施方式之預驅動器70中之電晶體TR4被替換成電流源CS1、電阻R1及電晶體TR9之構成。
對電流源CS1施加電壓VDD1，基於信號STBY向節點N1供給電流。電阻R1之一端連接於節點N1。電晶體TR9之汲極連接於電阻R1之另一端。電晶體TR9之源極及背閘極之各者接地。對電晶體TR9之閘極施加信號S5。信號S5係藉由輸入輸出控制電路40輸出之信號。
圖19係表示第3實施方式之輸入輸出控制電路40之構成例。如圖19所示，第3實施方式之輸入輸出控制電路40具有於第1實施方式之輸入輸出控制電路40上追加反相器46之構成。反相器46輸出使信號S1邏輯反轉後之信號S5。第3實施方式之半導體記憶裝置1之其他構成與第1實施方式相同。
[3-2]輸出電路32之動作 接下來，對第3實施方式之半導體記憶裝置1中之輸出電路32之動作進行說明。再者，於第3實施方式中，與第1實施方式中進行說明時相同，假設電壓VCC大於電壓VDD、VDD1及VDD2，電壓VDD1大於電壓VDD，電壓VDD2大於電壓VDD及VDD1，電壓VDD2為電壓VCCQ與電晶體TR2之閾值電壓之合計以上。
圖20表示第3實施方式之半導體記憶裝置1中之各種信號之邏輯位準與電壓的關係。信號S5之「H」位準與電壓VDD1對應。信號S5之「L」位準與電壓VSS對應。
又，電流源CS1於信號STBY為「H」位準之情形時，向節點N1供給電流。電流源CS1於信號STBY為「L」位準之情形時，不向節點N1供給電流，與節點N1成為非電性連接之狀態。
對第3實施方式之預驅動器72之第1狀態下之動作進行說明。於第1狀態下，輸出電路32為待機狀態，電晶體TR1、TR2、TR3及TR5為斷開狀態，電晶體TR6為接通狀態。
電流源CS1因信號STBY為「H」位準，故自電壓VDD1向節點N1供給電流。電晶體TR9因閘極被施加了電壓VDD1之信號S5，故成為接通狀態。其結果為，藉由電流源CS1自電壓VDD1供給之電流經由電阻R1及電晶體TR9流向電壓VSS。藉由電流在電阻R1中流通，而於電阻R1兩端產生電壓差。藉由在電阻R1兩端產生之電壓差，節點N1之電壓例如成為大於電壓VCCQ且為電壓VDD1以下之電壓即電壓VDD3。又，節點N3之電壓係藉由呈接通狀態之電晶體TR6而確定為電壓VSS。
預驅動器72如此進行動作之結果為，於第1狀態下，主驅動器80之電晶體TR7及TR8之各者成為斷開狀態，輸出電路32之輸出節點成為高阻抗狀態。此時，對電晶體TR7之閘極施加電壓VDD3。
接著，對第3實施方式之預驅動器72之第2狀態下之動作進行說明。於第2狀態下，輸出電路32為作用狀態。
電流源CS1因信號STBY為「L」位準，故不向節點N1供給電流，與節點N1成為非電性連接之狀態。電晶體TR9因閘極被施加了電壓VSS之信號S5，故成為斷開狀態。其結果為，節點N1之電壓藉由電晶體TR1、TR2及TR3確定，節點N3之電壓藉由電晶體TR5及TR6確定。即，於第2狀態下，第3實施方式之預驅動器72與第2狀態下之第1實施方式之預驅動器70同樣地進行動作。
例如當於第2狀態下，節點N2之邏輯位準為「L」位準且節點N4之邏輯位準為「L」位準時，電晶體TR1、TR2及TR5成為接通狀態，電晶體TR3及TR6成為斷開狀態。其結果為，節點N1之電壓成為電壓VCCQ，節點N3之電壓成為電壓VCCQ。又，例如當於第2狀態下，節點N2之邏輯位準為「H」位準且節點N4之邏輯位準為「H」位準時，電晶體TR1、TR2及TR5成為斷開狀態，電晶體TR3及TR6成為接通狀態。其結果為，節點N1之電壓成為電壓VSS，節點N3之電壓成為電壓VSS。
如此，第3實施方式之半導體記憶裝置1中之輸出電路32能夠於作用狀態下，將節點N1之電壓控制為電壓VCCQ或電壓VSS，向輸出節點輸出「L」位準或「H」位準。
[3-3]第3實施方式之效果 如上所述，第3實施方式之半導體記憶裝置1於待機狀態下，對節點N1施加電壓VCCQ以上之電壓VDD3。於第3實施方式之半導體記憶裝置1中，待機狀態下之電晶體TR7成為逆向偏壓狀態，能夠抑制電晶體TR7之漏電流。其結果為，第3實施方式之半導體記憶裝置1與第1實施方式同樣地，能夠抑制待機狀態下之半導體記憶裝置1之耗電。
再者，於第3實施方式之半導體記憶裝置1中，電壓VDD1、VDD2及VDD3之高低可根據電晶體之特性適當變更。又，由電流源CS1供給之電流量及電阻R1之電阻值亦可根據電晶體之特性適當變更。又，亦可根據各種電壓之高低關係兼用信號。
例如，亦能以電晶體TR7成為較弱之順向偏壓之方式將電壓VDD3設定為低於電壓VCCQ之電壓。於此情形時，為了設定電壓VDD3，例如可變更由電流源CS1供給之電流量，亦可變更電阻R1之電阻值，亦可與電流源CS1之電流量及電阻R1之電阻值一併變更電壓VDD1之大小。
[4]第4實施方式 第4實施方式之半導體記憶裝置1與第2實施方式之半導體記憶裝置1不同的是預驅動器73及輸入輸出控制電路40之構成。以下，關於第3實施方式之半導體記憶裝置1，對與第2實施方式不同之點進行說明。
[4-1]構成 圖21表示第4實施方式之輸出電路32之構成例。如圖21所示，於第4實施方式之輸出電路32中，預驅動器73具有第2實施方式之預驅動器71中之電晶體TR16被替換成電流源CS2、電阻R2及電晶體TR17之構成。
對電流源CS2施加電壓VSS1，基於信號STBY自節點N3向電壓VSS1供給電流。電阻R2之一端連接於節點N3。電晶體TR17之汲極連接於電阻R2之另一端。對電晶體TR17之源極及背閘極之各者施加電壓VCCQ。對電晶體TR17之閘極施加信號S6。信號S6係藉由輸入輸出控制電路40輸出之信號。
圖22表示第4實施方式之輸入輸出控制電路40之構成例。如圖22所示，第4實施方式之輸入輸出控制電路40具有於第2實施方式之輸入輸出控制電路40上追加反相器47之構成。反相器47輸出使信號S3邏輯反轉後之信號S6。第4實施方式之半導體記憶裝置1之其他構成與第2實施方式相同。
[4-2]輸出電路32之動作 接下來，對第4實施方式之半導體記憶裝置1中之輸出電路32之動作進行說明。再者，於第4實施方式中，與第2實施方式中進行說明時相同，假設電壓VSS1及VSS2為低於電壓VSS之負電壓，電壓VSS2之絕對值大於電壓VSS1之絕對值，電壓VSS2之絕對值為電晶體TR14之閾值電壓之絕對值以上。
圖23表示第4實施方式之半導體記憶裝置1中之各種信號之邏輯位準與電壓的關係。信號S6之「L」位準與電壓VSS1對應。信號S6之「H」位準與電壓VDD對應。
又，電流源CS2於信號STBY為「H」位準之情形時，自節點N3向電壓VSS1供給電流。電流源CS2於信號STBY為「L」位準之情形時，不自節點N3向電壓VSS1供給電流，與節點N3成為非電性連接之狀態。
首先，對第4實施方式之預驅動器73之第1狀態下之動作進行說明。於第1狀態下，輸出電路32為待機狀態，電晶體TR11為接通狀態，電晶體TR12、TR13、TR14及TR15為斷開狀態。
電流源CS2因信號STBY為「H」位準，故自節點N3向電壓VSS1供給電流。電晶體TR17因閘極被施加了電壓VSS1之信號S6，故成為接通狀態。其結果為，自電壓VCCQ經由電晶體TR17及電阻R2流向節點N3之電流係由電流源CS2自節點N3供給至電壓VSS1。藉由電流於電阻R2中流通，而於電阻R2兩端產生電壓差。藉由在電阻R2兩端產生之電壓差，節點N3之電壓為負電壓，成為較電壓VSS1高之電壓VSS3。又，節點N1之電壓係藉由呈接通狀態之電晶體TR11而確定為電壓VCCQ。
預驅動器73如此進行動作之結果為，於第1狀態下，主驅動器80之電晶體TR7及TR8之各者成為斷開狀態，輸出電路32之輸出節點成為高阻抗狀態。此時，對電晶體TR8之閘極施加電壓VSS3。
接著，對第4實施方式之預驅動器73之第2狀態下之動作進行說明。於第2狀態下，輸出電路32為作用狀態。
電流源CS2因信號STBY為「L」位準，故不自節點N3向電壓VSS1供給電流，與節點N3成為非電性連接之狀態。電晶體TR17因閘極被施加了電壓VDD之信號S6，故成為斷開狀態。其結果為，節點N3之電壓藉由電晶體TR13、TR14及TR15確定。即，於第2狀態下，第4實施方式之預驅動器73與第2狀態下之第2實施方式之預驅動器71同樣地進行動作。
例如當於第2狀態下，節點N2之邏輯位準為「L」位準且節點N4之邏輯位準為「L」位準時，電晶體TR11及TR13成為接通狀態，電晶體TR12、TR14及TR15成為斷開狀態。其結果為，節點N1之電壓成為電壓VCCQ，節點N3之電壓成為電壓VCCQ。又，例如當於第2狀態下，節點N2之邏輯位準為「H」位準且節點N4之邏輯位準為「H」位準時，電晶體TR11及TR13成為斷開狀態，電晶體TR12、TR14及TR15成為接通狀態。其結果為，節點N1之電壓成為電壓VSS，節點N3之電壓成為電壓VSS。
如此，第4實施方式之半導體記憶裝置1中之輸出電路32能夠於作用狀態下，將節點N3之電壓控制為電壓VCCQ或電壓VSS，向輸出節點輸出「L」位準或「H」位準。
[4-3]第4實施方式之效果 如上所述，第4實施方式之半導體記憶裝置1於待機狀態下，對節點N3施加負電壓即電壓VDD3。於第4實施方式之半導體記憶裝置1中，待機狀態下之電晶體TR8成為逆向偏壓狀態，能夠抑制電晶體TR8之漏電流。其結果為，第4實施方式之半導體記憶裝置1與第2實施方式同樣地，能夠抑制待機狀態下之半導體記憶裝置1之耗電。
再者，於第4實施方式之半導體記憶裝置1中，電壓VSS1、VSS2及VSS3之高低可根據電晶體之特性適當變更適宜。又，由電流源CS2供給之電流量及電阻R2之電阻值亦可根據電晶體之特性適當變更。又，亦可根據各種電壓之高低關係兼用信號。
例如，亦能以電晶體TR8成為較弱之順向偏壓之方式將電壓VSS3設定為高於電壓VSS之電壓。於此情形時，為了設定電壓VSS3，例如可變更由電流源CS2供給之電流量，亦可變更電阻R2之電阻值，亦可與電流源CS2之電流量及電阻R2之電阻值一併變更電壓VSS1之大小。
[5]第5實施方式 第5實施方式之半導體記憶裝置1與第1實施方式之半導體記憶裝置1不同的是電源電路18、預驅動器74及輸入輸出控制電路40之構成。以下，關於第5實施方式之半導體記憶裝置1，對與第1實施方式不同之點進行說明。
[5-1]構成 第5實施方式之半導體記憶裝置1所具備之電源電路18具有相對於第1實施方式之半導體記憶裝置1所具備之電源電路18省略了調節器22的構成。
圖24表示第5實施方式之輸出電路32之構成例。如圖24所示，於第5實施方式之輸出電路32中，預驅動器74包含電晶體TR21至TR24、以及位準偏移器91。電晶體TR21及TR23例如為P型MOSFET。電晶體TR22及TR24例如為N型MOSFET。
對電晶體TR21之源極及背閘極之各者施加電壓VDD1。電晶體TR21之汲極連接於節點N1。電晶體TR22之源極及背閘極之各者接地。電晶體TR22之汲極連接於節點N1。位準偏移器91將基於節點N2之邏輯位準之信號施加於電晶體TR21之閘極及電晶體TR22之閘極。對電晶體TR23之源極及背閘極之各者施加電壓VCCQ。電晶體TR23之閘極連接於節點N4。電晶體TR23之汲極連接於節點N3。電晶體TR24之源極及背閘極之各者接地。電晶體TR24之閘極連接於節點N4。電晶體TR24之汲極連接於節點N3。
第5實施方式之半導體記憶裝置1中包含之輸入輸出控制電路40具有相對於第1實施方式之半導體記憶裝置1中包含之輸入輸出控制電路40省略了位準偏移器42及43的構成。第5實施方式之半導體記憶裝置1之其他構成與第1實施方式相同。
[5-2]輸出電路32之動作 接下來，對第5實施方式之半導體記憶裝置1中之輸出電路32之動作進行說明。再者，於第5實施方式中，假設電壓VDD1為高於電壓VCCQ之電壓。
首先，對第5實施方式之預驅動器74之第1狀態下之動作進行說明。於第1狀態下，輸出電路32為待機狀態，節點N2之邏輯位準為「L」位準，且節點N4之邏輯位準為「H」位準。
位準偏移器91基於節點N2之「L」位準，向電晶體TR21之閘極及電晶體TR22之閘極輸出電壓VSS之「L」位準。電晶體TR21因閘極被施加了「L」位準，故成為接通狀態。電晶體TR22因閘極被施加了「L」位準，故成為斷開狀態。其結果為，節點N1之電壓係藉由呈接通狀態之電晶體TR21而確定為電壓VDD1。
電晶體TR23因閘極被施加了「H」位準，故成為斷開狀態。電晶體TR24因閘極被施加了「H」位準，故成為接通狀態。其結果為，節點N3之電壓係藉由呈接通狀態之電晶體TR24而確定為電壓VSS。
預驅動器74如此進行動作之結果為，於第1狀態下，主驅動器80之電晶體TR7及TR8之各者成為斷開狀態，輸出電路32之輸出節點成為高阻抗狀態。此時，對電晶體TR7之閘極施加電壓VDD1。
接著，關於第5實施方式之預驅動器74之第2狀態下之動作，依序對輸出電路32輸出「L」位準之情形、及輸出電路32輸出「H」位準之情形進行說明。
於第2狀態下，輸出電路32為作用狀態，節點N2之邏輯位準與信號SP之邏輯位準相等，節點N4之邏輯位準與信號SN之邏輯位準相等。首先，對節點N2之邏輯位準為「L」位準，且節點N4之邏輯位準為「L」位準之情形進行說明。
位準偏移器91基於節點N2之「L」位準，對電晶體TR21之閘極及電晶體TR22之閘極輸出電壓VSS之「L」位準。電晶體TR21因閘極被施加了「L」位準，故成為接通狀態。電晶體TR22因閘極被施加了「L」位準，故成為斷開狀態。其結果為，節點N1之電壓係藉由呈接通狀態之電晶體TR21而確定為電壓VDD1。
電晶體TR23因閘極被施加了「L」位準，故成為接通狀態。電晶體TR24因閘極被施加了「L」位準，故成為斷開狀態。其結果為，節點N3之電壓係藉由呈接通狀態之電晶體TR23而確定為電壓VCCQ。
預驅動器74如此進行動作之結果為，於第2狀態下，主驅動器80之電晶體TR7成為斷開狀態，主驅動器80之電晶體TR8成為接通狀態，輸出電路32能夠輸出電壓VSS之「L」位準。
接著，對節點N2之邏輯位準為「H」位準，且節點N4之邏輯位準為「H」位準之情形進行說明。
位準偏移器91基於節點N2之「H」位準，向電晶體TR21之閘極及電晶體TR22之閘極輸出電壓VDD1之「H」位準。電晶體TR21因閘極被施加了「H」位準，故成為斷開狀態。電晶體TR22因閘極被施加了「H」位準，故成為接通狀態。其結果為，節點N1之電壓係藉由呈接通狀態之電晶體TR22而確定為電壓VSS。
電晶體TR23因閘極被施加了「H」位準，故成為斷開狀態。電晶體TR24因閘極被施加了「H」位準，故成為接通狀態。其結果為，節點N3之電壓係藉由呈接通狀態之電晶體TR24而確定為電壓VSS。
預驅動器74如此進行動作之結果為，於第2狀態下，主驅動器80之電晶體TR7成為接通狀態，主驅動器80之電晶體TR8成為斷開狀態，輸出電路32能夠輸出電壓VCCQ之「H」位準。
如上述說明，第5實施方式之半導體記憶裝置1中之輸出電路32能夠於作用狀態下，將節點N1之電壓控制為電壓VSS或電壓VDD1，向輸出節點輸出「L」位準或「H」位準。
[5-3]第5實施方式之效果 如上所述，第5實施方式之半導體記憶裝置1於待機狀態下，對節點N1施加電壓VCCQ以上之電壓VDD1。於第5實施方式之半導體記憶裝置1中，待機狀態下之電晶體TR7成為逆向偏壓狀態，能夠抑制電晶體TR7之漏電流。其結果為，第5實施方式之半導體記憶裝置1與第1實施方式同樣地，能夠抑制待機狀態下之半導體記憶裝置1之耗電。
再者，電壓VDD1之高低可根據電晶體之特性適當變更。例如，亦能以電晶體TR7成為較弱之順向偏壓之方式將電壓VDD1設定為低於電壓VCCQ之電壓。
[6]第6實施方式 第6實施方式之半導體記憶裝置1與第2實施方式之半導體記憶裝置1不同的是電源電路18、預驅動器75及輸入輸出控制電路40之構成。以下，關於第6實施方式之半導體記憶裝置1，對與第2實施方式不同之點進行說明。
[6-1]構成 第6實施方式之半導體記憶裝置1所具備之電源電路18具有相對於第2實施方式之半導體記憶裝置1所具備之電源電路18省略了負電荷泵24的構成。
圖25表示第6實施方式之輸出電路32之構成例。如圖25所示，於第6實施方式之輸出電路32中，預驅動器75包含電晶體TR25至TR28、以及位準偏移器92。電晶體TR25及TR27例如為P型MOSFET。電晶體TR26及TR28例如為N型MOSFET。
對電晶體TR25之源極及背閘極之各者施加電壓VCCQ。電晶體TR25之閘極連接於節點N2。電晶體TR25之汲極連接於節點N1。電晶體TR26之源極及背閘極之各者接地。電晶體TR26之閘極連接於節點N2。電晶體TR24之汲極連接於節點N1。對電晶體TR27之源極及背閘極之各者施加電壓VCCQ。電晶體TR27之汲極連接於節點N3。對電晶體TR28之源極及背閘極之各者施加電壓VSS1。電晶體TR28之汲極連接於節點N3。位準偏移器92將基於節點N4之邏輯位準之信號施加於電晶體TR27之閘極及電晶體TR28之閘極。
第6實施方式之半導體記憶裝置1中包含之輸入輸出控制電路40具有相對於第2實施方式之半導體記憶裝置1中包含之輸入輸出控制電路40省略了位準偏移器44及45的構成。第6實施方式之半導體記憶裝置1之其他構成與第2實施方式相同。
[6-2]輸出電路32之動作 接下來，對第6實施方式之半導體記憶裝置1中之輸出電路32之動作進行說明。再者，於第6實施方式中，假設電壓VSS1為負電壓。
首先，對第6實施方式之預驅動器75於第1狀態下之動作進行說明。於第1狀態下，輸出電路32為待機狀態，節點N2之邏輯位準為「L」位準，且節點N4之邏輯位準為「H」位準。
電晶體TR25因閘極被施加了「L」位準，故成為接通狀態。電晶體TR26因閘極被施加了「L」位準，故成為斷開狀態。其結果為，節點N1之電壓藉由成為接通狀態之電晶體TR25而確定為電壓VCCQ。
位準偏移器92基於節點N4之「H」位準，向電晶體TR27之閘極及電晶體TR28之閘極輸出電壓VCCQ之「H」位準。電晶體TR27因閘極被施加了「H」位準，故成為斷開狀態。電晶體TR28因閘極被施加了「H」位準，故成為接通狀態。其結果為，節點N3之電壓藉由成為接通狀態之電晶體TR28而確定為電壓VSS1。
預驅動器75如此進行動作之結果為，於第1狀態下，主驅動器80之電晶體TR7及TR8之各者成為斷開狀態，輸出電路32之輸出節點成為高阻抗狀態。此時，對電晶體TR8之閘極施加電壓VSS1。
接著，關於第6實施方式之預驅動器75之第2狀態下之動作，依序對輸出電路32輸出「L」位準之情形、及輸出電路32輸出「H」位準之情形進行說明。
於第2狀態下，輸出電路32為作用狀態，節點N2之邏輯位準與信號SP之邏輯位準相等，節點N4之邏輯位準與信號SN之邏輯位準相等。首先，對節點N2之邏輯位準為「L」位準，且節點N4之邏輯位準為「L」位準之情形進行說明。
電晶體TR25因閘極被施加了「L」位準，故成為接通狀態。電晶體TR26因閘極被施加了「L」位準，故成為斷開狀態。其結果為，節點N1之電壓係藉由呈接通狀態之電晶體TR25而確定為電壓VCCQ。
位準偏移器92基於節點N4之「L」位準，向電晶體TR27之閘極及電晶體TR28之閘極輸出電壓VSS1之「L」位準。電晶體TR27因閘極被施加了「L」位準，故成為接通狀態。電晶體TR28因閘極被施加了「L」位準，故成為斷開狀態。其結果為，節點N1之電壓係藉由呈接通狀態之電晶體TR27而確定為電壓VCCQ。
預驅動器75如此進行動作之結果為，於第2狀態下，主驅動器80之電晶體TR7成為斷開狀態，主驅動器80之電晶體TR8成為接通狀態，輸出電路32能夠輸出電壓VSS之「L」位準。
接著，對節點N2之邏輯位準為「H」位準，且節點N4之邏輯位準為「H」位準之情形進行說明。
電晶體TR25因閘極被施加了「H」位準，故成為斷開狀態。電晶體TR26因閘極被施加了「H」位準，故成為接通狀態。其結果為，節點N1之電壓係藉由呈接通狀態之電晶體TR26而確定為電壓VSS。
位準偏移器92基於節點N4之「H」位準，向電晶體TR27之閘極及電晶體TR28之閘極輸出電壓VCCQ之「H」位準。電晶體TR27因閘極被施加了「H」位準，故成為斷開狀態。電晶體TR28因閘極被施加了「H」位準，故成為接通狀態。其結果為，節點N1之電壓係藉由呈接通狀態之電晶體TR28而確定為電壓VSS1。
預驅動器75如此進行動作之結果為，於第2狀態下，主驅動器80之電晶體TR7成為接通狀態，主驅動器80之電晶體TR8成為斷開狀態，輸出電路32能夠輸出電壓VCCQ之「H」位準。
如上述說明，第6實施方式之半導體記憶裝置1中之輸出電路32能夠於作用狀態下，將節點N3之電壓控制為電壓VSS1或電壓VCCQ，向輸出節點輸出「L」位準或「H」位準。
[6-3]第6實施方式之效果 如上所述，第6實施方式之半導體記憶裝置1於待機狀態下，對節點N3施加負電壓即電壓VSS1。於第6實施方式之半導體記憶裝置1中，待機狀態下之電晶體TR8成為逆向偏壓狀態，能夠抑制電晶體TR8之漏電流。其結果為，第6實施方式之半導體記憶裝置1與第2實施方式同樣地，能夠抑制待機狀態下之半導體記憶裝置1之耗電。
再者，電壓VSS1之高低可根據電晶體之特性適當變更。例如，亦能以電晶體TR8成為較弱之順向偏壓之方式將電壓VSS1設定為正電壓。
[7]其他變化例等 於上述實施方式中，例示了輸出電路32可採取待機狀態與作用狀態2種狀態之情形，但輸出電路32之動作狀態並不限定於該等。輸出電路32亦可成為與待機狀態及作用狀態不同之狀態。又，於上述實施方式中，例示了輸出電路32由基於信號/CE之信號STBY控制之情形，但控制輸出電路32之信號並不限定於信號STBY。輸出電路32例如亦可基於信號STBY以外之信號進行動作。
於上述實施方式中，例示了半導體記憶裝置1使用自外部供給之電壓進行動作，輸入輸出模組10使用由電源電路18產生之電壓進行動作之情形。該等電壓亦可藉由例如被稱為電源線之配線供給至各電路區塊。例如，半導體記憶裝置1亦可包含電壓VCCQ之電源線、電壓VSS之電源線、電壓VDD之電源線、電壓VDD1之電源線及電壓VDD2之電源線等。又，例如亦可於供給電壓VCCQ之電源線上連接複數個使用電壓VCCQ進行動作之電路。
於上述實施方式中，例示了預驅動器70包含能夠抑制PN接面成為接通狀態之電晶體之情形。第1實施方式之半導體記憶裝置1中包含之電晶體TR2及第2實施方式之半導體記憶裝置1中包含之電晶體TR14之各者為抑制PN接面成為接通狀態之電晶體的一例。預驅動器70之構成並不限定於包含抑制PN接面成為接通狀態之電晶體之構成。例如，當於待機狀態下使主驅動器80中包含之電晶體為順向偏壓狀態時，亦可將抑制PN接面成為接通狀態之電晶體省略而構成預驅動器70。
於上述實施方式中，例示了主驅動器80包含電晶體TR7及TR8之情形，但主驅動器80之構成並不限定於此。圖26表示第1實施方式之變化例之半導體記憶裝置1中包含之主驅動器80的構成例。如圖26所示，第1實施方式之變化例之半導體記憶裝置1中包含之主驅動器80相對於第1實施方式之半導體記憶裝置1中包含的主驅動器80，進而包含電阻R3及R4。電阻R3設置於電晶體TR7之汲極與主驅動器80之輸出節點之間。電阻R4設置於電晶體TR8之汲極與主驅動器80之輸出節點之間。藉由如此構成，第1實施方式之變化例之半導體記憶裝置1中包含之主驅動器80之輸出阻抗基於電晶體TR7之導通電阻及電阻R3之電阻值或電晶體TR8之導通電阻及電阻R4之電阻值。
電晶體之導通電阻可根據電晶體之動作狀態，例如汲極-源極間電壓或閘極-源極間電壓而改變。電阻之電阻值與電晶體之導通電阻相比，不易受到對電阻兩端施加之電壓差之大小所帶來之影響。由此，藉由利用電晶體與電阻確定輸出阻抗，能夠抑制伴隨電晶體之動作狀態變化產生之輸出阻抗之變動。第1實施方式中包含之主驅動器80能夠如此進行變更。又，其他實施方式中包含之主驅動器80亦可同樣地進行變更。
上述實施方式中所例示之預驅動器70例如亦可進而包含複數個反相器。圖27表示第1實施方式之變化例之半導體記憶裝置1中包含之預驅動器76的構成例。如圖27所示，第1實施方式之變化例之半導體記憶裝置1中包含之預驅動器76相對於第1實施方式中包含的預驅動器70，進而包含電晶體TR31至TR38。電晶體TR31、TR33、TR35及TR37之各者例如為P型MOSFET。電晶體TR32、TR34、TR36及TR38之各者例如為N型MOSFET。
對電晶體TR31之源極及背閘極施加電壓VCCQ。電晶體TR32之源極及背閘極接地。電晶體TR31之閘極及電晶體TR32之閘極之各者與節點N2連接。對電晶體TR33之源極及背閘極施加電壓VCCQ。電晶體TR34之源極及背閘極接地。電晶體TR33之閘極及電晶體TR34之閘極之各者與電晶體TR31之汲極及電晶體TR32之汲極的各者連接。電晶體TR33之汲極及電晶體TR34之汲極之各者與電晶體TR1之閘極及電晶體TR3的閘極連接。
對電晶體TR35之源極及背閘極施加電壓VCCQ。電晶體TR36之源極及背閘極接地。電晶體TR35之閘極及電晶體TR36之閘極之各者與節點N4連接。對電晶體TR37之源極及背閘極施加電壓VCCQ。電晶體TR38之源極及背閘極接地。電晶體TR37之閘極及電晶體TR38之閘極之各者與電晶體TR35之汲極及電晶體TR36之汲極的各者連接。電晶體TR37之汲極及電晶體TR38之汲極之各者與電晶體TR5之閘極及電晶體TR6的閘極連接。
預驅動器76之構成亦可改稱為於第1實施方式中包含之預驅動器70上追加反相器之構成。具體而言，電晶體TR31及TR32構成反相器。電晶體TR33及TR34構成反相器。電晶體TR35及TR36構成反相器。電晶體TR37及TR38構成反相器。於AND閘極61之輸出與電晶體TR1之閘極及電晶體TR3之閘極之間串列設置有2個反相器。於OR閘極62之輸出與電晶體TR5之閘極及電晶體TR6之閘極之間串列設置有2個反相器。
藉由如此構成預驅動器76，能夠於作用狀態下提高控制節點N1之電壓及節點N3之電壓之能力。例如，藉由信號通過串聯連接之複數個反相器，能夠調整信號之上升與下降。又，例如藉由以如下方式設置複數個反相器，能夠階段性地增加反相器之驅動力，即，構成反相器之電晶體之尺寸隨著自邏輯部60側向主驅動器80側傳輸而變大。藉由階段性地增加反相器之驅動力，例如即便於主驅動器80之電晶體TR7及TR8之尺寸較大而寄生電容較大之情形時，亦能控制節點N1之電壓及節點N3之電壓。
上述實施方式中所示之輸出電路32亦可包含複數個邏輯部、預驅動器及主驅動器之組。圖28表示第1實施方式之變化例之半導體記憶裝置1中包含之輸出電路32的構成例。第1實施方式之變化例中包含之輸出電路32具備：邏輯部60-0、預驅動器70-0及主驅動器80-0之組；邏輯部60-1、預驅動器70-1及主驅動器80-1之組；邏輯部60-2、預驅動器70-2及主驅動器80-2之組；以及邏輯部60-3、預驅動器70-3及主驅動器80-3之組。主驅動器80-0之輸出節點、主驅動器80-1之輸出節點、主驅動器80-2之輸出節點及主驅動器80-3之輸出節點之各者共通連接於焊墊50。輸出電路32之輸出阻抗例如亦可藉由變更使邏輯部、預驅動器及主驅動器之組作用之個數予以控制。
於上述實施方式中，以半導體記憶裝置1為NAND快閃記憶體之情形為例進行了說明，但並不限定於此。上述實施方式中所說明之輸出電路32可應用於具有將信號輸出之構成之所有裝置。
於上述實施方式中，對能夠於待機狀態下抑制耗電進行了說明。耗電之抑制例如亦可藉由預驅動器來實現。例如，於對主驅動器80之電晶體TR7及TR8使用閾值電壓較低之電晶體之情形時，與閾值電壓較高之電晶體相比，能夠減小電晶體之尺寸，從而能夠減小電晶體之閘極中之寄生電容。構成預驅動器之電晶體設置為能夠控制主驅動器80之電晶體TR7及TR8各自之閘極電壓之尺寸。於電晶體TR7及TR8之尺寸較小之情形時，亦能減小構成預驅動器之電晶體之尺寸。若構成預驅動器之電晶體之尺寸變小，則與由尺寸較大之電晶體構成之情形相比，能夠抑制傳輸信號時所消耗之電力。
於上述實施方式中，例示了漏電流因GIDL而增加之情形。GIDL係於電晶體之閘極電極與汲極電極重疊設置之區域中因帶間穿隧而產生之電流。GIDL有時例如於對閘極與汲極之間施加逆向偏壓之情形時變得明顯。與電晶體之漏電流相關之現象並不限定於GIDL。
於本說明書中，將電晶體之閘極-源極間電壓超過閾值電壓之狀態描述為電晶體處於「接通狀態」。又，接通狀態亦可改稱為「較強之順向偏壓狀態」。將電晶體之閘極-源極間電壓小於閾值電壓之狀態描述為電晶體處於「較弱之順向偏壓狀態」。將電晶體之閘極-源極間電壓為大致0 V之狀態描述為電晶體處於「零偏壓狀態」。電晶體之閘極-源極間電壓以與閾值電壓為相反之極性被施加時，描述為電晶體處於「逆向偏壓狀態」。亦可根據逆向偏壓之大小，相對地描述「較強之逆向偏壓狀態」與「較弱之逆向偏壓狀態」。於較弱之順向偏壓狀態、零偏壓狀態及逆向偏壓狀態之各狀態下，電晶體為斷開狀態。
此處，關於閾值電壓為-0.6 V之P型MOSFET，以對源極施加1.8 V之情形為例進行說明。於閘極之電壓為0 V之情形時，閘極-源極間電壓為-1.8 V，為接通狀態，為較強之順向偏壓狀態。於閘極之電壓為1.5 V之情形時，閘極-源極間電壓為-0.3 V，為較弱之順向偏壓狀態。於閘極之電壓為1.8 V之情形時，閘極-源極間電壓為0 V，為零偏壓狀態。於閘極之電壓為2.1 V之情形時，閘極-源極間電壓為0.3 V，為逆向偏壓狀態。於閘極之電壓為3.6 V之情形時，閘極-源極間電壓為1.8 V，為逆向偏壓狀態。亦可藉由對閘極之電壓為3.6 V之情形與閘極之電壓為2.1 V之情形進行比較，閘極之電壓為3.6 V之情形描述為較強之逆向偏壓狀態，閘極之電壓為2.1 V之情形描述為逆向偏壓狀態。
此處，關於閾值電壓為0.6 V之N型MOSFET，以源極接地之情形為例進行說明。於閘極之電壓為1.8 V之情形時，閘極-源極間電壓為1.8 V，為接通狀態，為較強之順向偏壓狀態。於閘極之電壓為0.3 V之情形時，閘極-源極間電壓為0.3 V，為較弱之順向偏壓狀態。於閘極之電壓為0 V之情形時，閘極-源極間電壓為0 V，為零偏壓狀態。於閘極之電壓為-0.3 V之情形時，閘極-源極間電壓為-0.3 V，為逆向偏壓狀態。於閘極之電壓為-1.8 V之情形時，閘極-源極間電壓為-1.8 V，為逆向偏壓狀態。亦可藉由對閘極之電壓為-0.3 V之情形與閘極之電壓為-1.8 V之情形進行比較，閘極之電壓為-1.8 V之情形描述為較強之逆向偏壓狀態，閘極之電壓為-0.3 V之情形描述為較弱之逆向偏壓狀態。
於本說明書中，在電晶體為斷開狀態之情形時，將流經電晶體之源極-汲極間之電流稱為漏電流。例如，在電晶體處於較弱之順向偏壓狀態之情形時、在電晶體處於零偏壓狀態之情形時、在電晶體處於較弱之逆向偏壓狀態之情形時及在電晶體處於較強之逆向偏壓狀態之情形時，均將流經電晶體之源極-汲極間之電流稱為漏電流。
於本說明書中，「連接」表示電性連接，例如將中間介隔其他元件之情況除外。又，「電性連接」只要能與電性連接同樣地進行動作，則亦可介隔絕緣體。
於本說明書中，電晶體之源極及汲極之各者亦可被稱為電晶體之端。例如，電晶體之第1端為源極或汲極，電晶體之第2端為汲極或源極。
於上述實施方式中，對輸出電路32由各種信號控制之例進行了說明。控制輸出電路32之信號並不限定於上述實施方式中所示之例。例如，第3實施方式之信號S5亦可替換成信號STBY。例如，第4實施方式之信號S6亦可替換成信號/STBY。
於第3實施方式及第4實施方式中，對由使用電流源之電路產生待機狀態下使用之電壓之例進行了說明。使用電流源之電路之構成並不限定於第3實施方式及第4實施方式中所示之例。
圖29表示第3實施方式之變化例之輸出電路32之構成例。如圖29所示，第3實施方式之變化例中包含之預驅動器72a具有相對於第3實施方式中包含之預驅動器72，電晶體TR9、電阻R1及電流源CS1被替換成電晶體TR9a、電阻R1a及電流源CS1a之構成。電晶體TR9a例如為P型MOSFET。
對電晶體TR9a之源極及背閘極施加電壓VDD1。對電晶體TR9a之閘極施加信號S1。電晶體TR9a之汲極連接於電阻R1a之一端。電阻R1a之另一端連接於節點N1。對電流源CS1a施加電壓VSS，基於信號STBY自節點N1向電壓VSS供給電流。第3實施方式之變化例之半導體記憶裝置1之其他構成與第3實施方式相同。第3實施方式之變化例之半導體記憶裝置1可與第3實施方式之半導體記憶裝置1同樣地進行動作。第3實施方式及第3實施方式之變化例亦可描述為包含電壓VDD1與電壓VSS之間串列設置有電晶體、電阻及電流源之電路。如此，電壓VDD1與電壓VSS之間串列設置之電晶體、電阻及電流源之配置可適當對調。
圖30表示第4實施方式之變化例之輸出電路32之構成例。如圖30所示，第4實施方式之變化例中包含之預驅動器73a具有相對於第4實施方式中包含之預驅動器73，電晶體TR17、電阻R2及電流源CS2被替換成電晶體TR17a、電阻R2a及電流源CS2a之構成。電晶體TR17a例如為N型MOSFET。
對電晶體TR17a之源極及背閘極施加電壓VSS1。對電晶體TR17a之閘極施加信號S3。電晶體TR17a之汲極連接於電阻R2a之一端。電阻R2a之另一端連接於節點N3。對電流源CS2a施加電壓VCCQ，基於信號STBY自電壓VCCQ向節點N3供給電流。第4實施方式之變化例之半導體記憶裝置1之其他構成與第4實施方式相同。第4實施方式之變化例之半導體記憶裝置1可與第4實施方式之半導體記憶裝置1同樣地進行動作。第4實施方式及第4實施方式之變化例亦可描述為包含電壓VCCQ與電壓VSS1之間串列設置有電晶體、電阻及電流源之電路。如此，電壓VCCQ與電壓VSS1之間串列設置之電晶體、電阻及電流源之配置可適當對調。
於第2實施方式、第4實施方式及第6實施方式中，以電壓VSS1低於電壓VSS之情形為例進行了說明。關於包含被施加較電壓VSS低之電壓VSS1之N型MOSFET之情形之構成，以第2實施方式之預驅動器71中包含之電晶體TR13至TR16為例進行說明。
圖31表示第2實施方式之預驅動器71之剖面構造之一例。圖31係抽選出設置有第2實施方式之預驅動器71之半導體基板之剖面構造中的包含電晶體TR13至TR16之區域而示出。圖31所示之區域包含半導體基板400、N型井區域201及202、P型井區域301、N型擴散區域101至106、P型擴散區域111至116、絕緣體121至124、以及導電體131至134。
再者，於圖31中，由X方向與Y方向確定之平面與形成有半導體記憶裝置1之半導體基板400之表面對應，Z方向與相對於形成有半導體記憶裝置1之半導體基板400之表面鉛直之方向對應。又，利用接點或配線之電性連接由線來簡化表示。
半導體基板400包含P型矽。N型井區域201形成於半導體基板400之內部，上端與半導體基板400之上表面相接。於N型井區域201之內部沿X方向依序設置有N型擴散區域101、以及P型擴散區域111至114。N型擴散區域101、以及P型擴散區域111至114各自之上端與半導體基板400之上表面相接。N型擴散區域101與N型井區域201電性連接。P型擴散區域111作為電晶體TR13之源極發揮功能。P型擴散區域112作為電晶體TR13之汲極發揮功能。P型擴散區域113作為電晶體TR14之源極發揮功能。P型擴散區域114作為電晶體TR14之汲極發揮功能。於N型井區域201上設置有絕緣體121及122。絕緣體121作為電晶體TR13之閘極絕緣膜發揮功能。絕緣體122作為電晶體TR14之閘極絕緣膜發揮功能。導電體131設置於絕緣體121上。導電體131作為電晶體TR13之閘極電極發揮功能。導電體132設置於絕緣體122上。導電體132作為電晶體TR14之閘極電極發揮功能。N型擴散區域101與P型擴散區域111藉由配線電性連接，並被施加電壓VCCQ。P型擴散區域112及1133藉由配線而與節點N3電性連接。導電體131藉由配線而與節點N4連接。藉由配線對導電體132施加信號S4。
於半導體基板400之內部沿X方向依序設置有N型擴散區域102及103、以及P型擴散區域115。N型擴散區域102及103、以及P型擴散區域115各自之上端與半導體基板400之上表面相接。N型擴散區域102作為電晶體TR15之汲極發揮功能。N型擴散區域103作為電晶體TR15之源極發揮功能。P型擴散區域115與半導體基板400電性連接。於半導體基板400上設置有絕緣體123。絕緣體123作為電晶體TR15之閘極絕緣膜發揮功能。於絕緣體123上設置有導電體133。導電體133作為電晶體TR15之閘極電極發揮功能。N型擴散區域102藉由配線而與P型擴散區域114電性連接。N型擴散區域103與P型擴散區域115藉由配線電性連接，並被施加電壓VSS。導電體133藉由配線而與節點N4連接。
N型井區域202於半導體基板400之內部與N型井區域201分開形成。N型井區域202之上端與半導體基板400之上表面相接。N型井區域202之Z方向深度較N型井區域201之Z方向深度深。N型井區域202亦被稱為深N井。P型井區域301設置於N型井區域202之內部。P型井區域301之上端與半導體基板400之上表面相接。P型井區域301之Z方向深度較N型井區域202之Z方向深度淺。P型井區域301由N型井區域202包圍周圍，而與半導體基板400分離。於P型井區域之內部沿X方向依序設置有N型擴散區域104及105、以及P型擴散區域116。N型擴散區域104及105、以及P型擴散區域116各自之上端與半導體基板400之上表面相接。N型擴散區域104作為電晶體TR16之汲極發揮功能。N型擴散區域105作為電晶體TR16之源極發揮功能。P型擴散區域116與P型井區域301電性連接。於P型井區域301上設置有絕緣體124。絕緣體124作為電晶體TR16之閘極絕緣膜發揮功能。於絕緣體124上設置有導電體134。導電體134作為電晶體TR16之閘極電極發揮功能。N型擴散區域104藉由配線連接於節點N3。N型擴散區域105與P型擴散區域116藉由配線電性連接，並被施加電壓VSS1。藉由配線對導電體134施加信號S3。於N型井區域202之內部設置有N型擴散區域106。N型擴散區域106之上端與半導體基板400之上表面相接。N型擴散區域106與N型井區域202電性連接。藉由配線對N型擴散區域106施加電壓VCCQ。
N型MOSFET例如設置於P型半導體基板或P型井區域，N型擴散區域作為源極或汲極發揮功能。例如於P型井區域之電壓為電壓VSS，作為源極發揮功能之N型擴散區域之電壓為低於電壓VSS之電壓VSS1之情形時，順向偏壓電流可自P型井區域流向N型擴散區域。相對地，於圖31所示之例中，源極被施加電壓VSS1之電晶體TR16設置於P型井區域301內，該P型井區域301設置於N型井區域202內。P型井區域301由N型井區域202包圍周圍，而與半導體基板400分離。進而，N型井區域202之電壓為經由N型擴散區域106施加之電壓VCCQ。藉由如此構成，能夠將P型井區域301之電壓確定為與半導體基板400之電壓不同之電壓。P型井區域301之電壓為經由P型擴散區域116施加之電壓VSS1。藉此，能夠抑制順向偏壓電流自P型井區域301流向作為電晶體TR16之源極及汲極發揮功能之N型擴散區域104及105。
此種於設置得較深之N型井區域(深N井)內設置P型井區域之構造亦被稱為三井結構。於圖31所示之例中，示出了於三井結構上設置電晶體TR16之例，但設置於三井結構上之電晶體並不限定於電晶體TR16。源極或汲極可被施加較電壓VSS低之電壓之N型電晶體亦可設置於三井結構上。又，源極或汲極不被施加較電壓VSS低之電壓之N型電晶體亦可設置於三井結構上。
圖32表示第2實施方式之預驅動器71之剖面構造之一例。圖32所示之例相對於圖31所示之例，進而包含P型井區域302及P型擴散區域117，且N型井區域202被替換成包含P型井區域302之N型井區域202a。具體而言，P型井區域302與P型井區域301分開設置。N型擴散區域102及103及P型擴散區域115之各者設置於P型井區域302內。絕緣體123及導電體133設置於P型井區域302上。P型擴散區域115與P型井區域302電性連接。N型井區域202a包含P型井區域301及302。P型井區域301由N型井區域202a包圍周圍，而與P型井區域302及半導體基板400各自分離。P型井區域302由N型井區域202a包圍周圍，而與P型井區域301及半導體基板400各自分離。P型擴散區域117設置於半導體基板400內。P型擴散區域117之上端與半導體基板400之上表面相接。P型擴散區域117與半導體基板400電性連接。經由配線對P型擴散區域117施加電壓VSS。
P型井區域302之電壓為經由P型擴散區域115施加之電壓VSS。即，於圖32所示之例中，在N型井區域202a內設置有被施加不同電壓之2個P型井區域。如此，亦可於設置得較深之N型井區域內設置被施加不同電壓之複數個P型井區域。
[8]第7實施方式 第7實施方式之半導體記憶裝置1與第2實施方式之半導體記憶裝置1不同的是邏輯部60及主驅動器80之構成。以下，關於第7實施方式之半導體記憶裝置1，對與第2實施方式不同之點進行說明。
[8-1]構成 圖33表示第7實施方式之輸出電路32之構成例。如圖33所示，於第7實施方式之輸出電路32中，邏輯部60包含OR閘極61a及OR閘極62。OR閘極61a對信號SP及信號STBY進行OR運算，並將運算結果輸出至節點N2。OR閘極62對信號SN及信號STBY進行OR運算，並將運算結果輸出至節點N4。信號SP及SN例如為自資料匯流排輸入至輸出電路32之信號。
又，主驅動器80包含電晶體TR7a及電晶體TR8。電晶體TR7a及TR8例如為N型MOSFET。對電晶體TR7a之汲極施加電壓VCCQ。電晶體TR7a之源極連接於焊墊50。電晶體TR7a之閘極連接於節點N1。電晶體TR7a之背閘極接地。電晶體TR8之汲極連接於焊墊50。電晶體TR8之源極及背閘極之各者接地。電晶體TR8之閘極連接於節點N3。
第7實施方式之半導體記憶裝置1之其他構成與第2實施方式相同。
[8-2]輸出電路32之動作 接下來，對第7實施方式之半導體記憶裝置1中之輸出電路32之動作進行說明。再者，於第7實施方式中，假設電壓VSS1及VSS2為低於電壓VSS之負電壓，電壓VSS2之絕對值大於電壓VSS1之絕對值，電壓VSS2之絕對值為電晶體TR14之閾值電壓之絕對值以上。
圖17表示第7實施方式之半導體記憶裝置1中之各種信號之邏輯位準與電壓的關係。信號S3之「H」位準與電壓VDD對應。信號S3之「L」位準與電壓VSS1對應。信號S4之「H」位準與電壓VDD對應。信號S4之「L」位準與電壓VSS2對應。
首先，對第7實施方式之預驅動器71之第1狀態下之動作進行說明。於第1狀態下，輸出電路32為待機狀態，節點N2之邏輯位準為「H」位準，且節點N4之邏輯位準為「H」位準。
電晶體TR11因閘極被施加了「H」位準，故成為斷開狀態。電晶體TR12因閘極被施加了「H」位準，故成為接通狀態。其結果為，節點N1之電壓係藉由呈接通狀態之電晶體TR12而確定為電壓VSS。
電晶體TR16因閘極被施加了電壓VDD之信號S3，故成為接通狀態。電晶體TR13因閘極被施加了「H」位準，故成為斷開狀態。電晶體TR14因閘極被施加了電壓VDD之信號S4，故成為斷開狀態。電晶體TR15因電晶體TR13及TR14為斷開狀態而電流不流通，故實質上成為斷開狀態。其結果為，節點N3之電壓係藉由呈接通狀態之電晶體TR16而確定為電壓VSS1。
預驅動器71如此進行動作之結果為，於第1狀態下，主驅動器80之電晶體TR7a及TR8之各者成為斷開狀態，輸出電路32之輸出節點成為高阻抗狀態。此時，對電晶體TR8之閘極施加電壓VSS1。
接著，關於第7實施方式之預驅動器71之第2狀態下之動作，依序對輸出電路32輸出「L」位準之情形、及輸出電路32輸出「H」位準之情形進行說明。
於第2狀態下，輸出電路32為作用狀態，節點N2之邏輯位準與信號SP之邏輯位準相等，節點N4之邏輯位準與信號SN之邏輯位準相等。首先，對節點N2之邏輯位準為「L」位準，且節點N4之邏輯位準為「L」位準之情形進行說明。
電晶體TR11因閘極被施加了「L」位準，故成為接通狀態。電晶體TR12因閘極被施加了「L」位準，故成為斷開狀態。其結果為，節點N1之電壓係藉由呈接通狀態之TR11而確定為電壓VCCQ。
電晶體TR16因閘極被施加了電壓VSS1之信號S3，故成為斷開狀態。電晶體TR13因閘極被施加了「L」位準，故成為接通狀態。電晶體TR15因閘極被施加了「L」位準，故成為斷開狀態。對電晶體TR14之閘極施加較電壓VSS低電晶體TR14之閾值電壓以上之電壓即電壓VSS2的信號S4。但是，由於電晶體TR15為斷開狀態，故而電晶體TR14不對節點N3施加電壓。其結果為，節點N3之電壓係藉由呈接通狀態之電晶體TR13而確定為電壓VCCQ。
預驅動器71如此進行動作之結果為，於第2狀態下，主驅動器80之電晶體TR7a成為斷開狀態，主驅動器80之電晶體TR8成為接通狀態，輸出電路32能夠輸出電壓VSS之「L」位準。
接著，於第2狀態下，對節點N2之邏輯位準為「H」位準，且節點N4之邏輯位準為「H」位準之情形進行說明。
電晶體TR11因閘極被施加了「H」位準，故成為斷開狀態。電晶體TR12因閘極被施加了「H」位準，故成為接通狀態。其結果為，節點N1之電壓係藉由呈接通狀態之電晶體TR12而確定為電壓VSS。
電晶體TR16因閘極被施加了電壓VSS1之信號S3，故成為斷開狀態。電晶體TR13因閘極被施加了「H」位準之信號，故成為斷開狀態。對電晶體TR14之閘極施加較電壓VSS低電晶體TR14之閾值電壓以上之電壓即電壓VSS2的信號S4。對電晶體TR15之閘極施加「H」位準。因此，電晶體TR14及TR15成為接通狀態。其結果為，節點N3之電壓係藉由呈接通狀態之電晶體TR14及TR15而確定為電壓VSS。
預驅動器71如此進行動作之結果為，於第2狀態下，主驅動器80之電晶體TR7a成為接通狀態，主驅動器80之電晶體TR8成為斷開狀態。電晶體TR7a為N型MOSFET。因此，第7實施方式之輸出電路32與第2實施方式之輸出電路32不同，將電壓VCCQ減去電晶體TR7a之閾值電壓而得之電壓輸出作為「H」位準。
如上述說明，第7實施方式之半導體記憶裝置1中之輸出電路32能夠於作用狀態下，將節點N3之電壓控制為電壓VSS或電壓VCCQ，向輸出節點輸出「L」位準或「H」位準。圖34表示第7實施方式之輸出電路32之輸出波形及第2實施方式之輸出電路32之輸出波形。如圖34所示，第7實施方式之半導體記憶裝置1之輸出電路32之輸出節點(焊墊50)處的「H」位準之電壓低於第2實施方式。又，第7實施方式之半導體記憶裝置1之輸出電路32之輸出節點(焊墊50)處的「L」位準與「H」位準之振幅小於第2實施方式。即，於第7實施方式之半導體記憶裝置1中，輸出電路32之輸出節點(焊墊50)處之輸出信號之振幅之平均值即電壓VAVR小於電壓VCCQ與電壓VSS的平均值((VCCQ＋VSS)/2)。
[8-3]第7實施方式之效果 如上所述，第7實施方式之半導體記憶裝置1於待機狀態下對節點N3施加負電壓即電壓VSS1。藉此，於第7實施方式之半導體記憶裝置1中，待機狀態下之電晶體TR8成為逆向偏壓狀態，能夠抑制電晶體TR8之漏電流。其結果為，第7實施方式之半導體記憶裝置1與第2實施方式同樣地，能夠抑制待機狀態下之半導體記憶裝置1之耗電。
又，關於第7實施方式之半導體記憶裝置1，輸出電路32自輸出節點(焊墊50)輸出之電壓於「L」位準之情形時，與電壓VSS對應，於「H」位準之情形時，與電壓VCCQ減去電晶體TR7a之閾值電壓所得之電壓對應。因此，能夠降低與「H」位準對應之電壓，並且能夠減小「L」位準與「H」位準之振幅。因此，能夠縮短使輸出信號之位準在「L」位準與「H」位準之間轉變所需之動作時間，並且減少耗電。
再者，於第7實施方式之半導體記憶裝置1中，電壓VSS1及VSS2之高低可根據電晶體之特性適當變更。又，亦可根據各種電壓之高低關係兼用信號。例如，亦能以電晶體TR8成為較弱之順向偏壓之方式將電壓VSS1設定為高於電壓VSS且低於電晶體TR8之閾值電壓的電壓。於此情形時，亦可使用調節器代替負電荷泵23來產生電壓VSS1。又，於此情形時，亦可使用信號STBY或信號S4代替信號S3。
[8-4]第7實施方式之變化例 於第7實施方式中，以經由電晶體TR16對節點N3施加電壓VSS1之情形為例進行了說明，但施加電壓VSS1之方法並不限定於此。例如，亦可與第4實施方式同樣地由包含電流源之電路對節點N3施加電壓。
圖35表示第7實施方式之變化例之輸出電路32之構成。第7實施方式之變化例之輸出電路32與第7實施方式之輸出電路32之不同點在於：預驅動器71不包含電晶體TR16，而包含電晶體TR17a、電阻R2a及電流源CS2a。電晶體TR17a例如為N型MOSFET。
對電晶體TR17a之源極及背閘極施加電壓VSS1。對電晶體TR17a之閘極施加信號S3。電晶體TR17a之汲極連接於電阻R2a之一端。電阻R2a之另一端連接於節點N3。對電流源CS2a施加電壓VCCQ，基於信號STBY自電壓VCCQ向節點N3供給電流。第7實施方式之變化例之半導體記憶裝置1之其他構成與第7實施方式相同。第7實施方式之變化例之半導體記憶裝置1可與第7實施方式之半導體記憶裝置1同樣地進行動作。
雖對本發明之若干實施方式進行了說明，但該等實施方式是作為例子而提出，並不意圖限定發明之範圍。該等新穎之實施方式能夠以其他各種方式實施，且能夠於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其同等之範圍內。 相關申請案
本申請案享有以日本專利申請案2019-219580號(申請日：2019年12月4日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:半導體記憶裝置 2:記憶體控制器 10:輸入輸出模組 11:邏輯控制電路 12:暫存器 13:定序儀 14:記憶胞陣列 15:列解碼器 16:感測放大器 17:驅動器組 18:電源電路 20:調節器 21:調節器 22:調節器 23:負電荷泵 24:負電荷泵 30:輸入輸出單元 30-0:輸入輸出單元 30-1:輸入輸出單元 30-7:輸入輸出單元 30-8:輸入輸出單元 30-9:輸入輸出單元 31:輸入電路 32:輸出電路 40:輸入輸出控制電路 41:反相器 42:位準偏移器 43:位準偏移器 44:位準偏移器 45:位準偏移器 46:反相器 47:反相器 50:焊墊 50-0:焊墊 50-1:焊墊 50-7:焊墊 50-8:焊墊 50-9:焊墊 60:邏輯部 60-0:邏輯部 60-1:邏輯部 60-2:邏輯部 60-3:邏輯部 61:AND閘極 61a:OR閘極 62:OR閘極 70:預驅動器 70-0:預驅動器 70-1:預驅動器 70-2:預驅動器 70-3:預驅動器 71:預驅動器 72:預驅動器 72a:預驅動器 73:預驅動器 73a:預驅動器 74:預驅動器 75:預驅動器 76:預驅動器 80:主驅動器 80-0:主驅動器 80-1:主驅動器 80-2:主驅動器 80-3:主驅動器 91:位準偏移器 92:位準偏移器 101:N型擴散區域 102:N型擴散區域 103:N型擴散區域 104:N型擴散區域 105:N型擴散區域 106:N型擴散區域 111:P型擴散區域 112:P型擴散區域 113:P型擴散區域 114:P型擴散區域 115:P型擴散區域 116:P型擴散區域 117:P型擴散區域 121:絕緣體 122:絕緣體 123:絕緣體 124:絕緣體 131:導電體 132:導電體 133:導電體 134:導電體 201:N型井區域 202:N型井區域 202a:N型井區域 301:P型井區域 302:P型井區域 400:半導體基板 BL:位元線 CS1:電流源 CS1a:電流源 CS2:電流源 CS2a:電流源 MC:記憶胞 N1:節點 N2:節點 N3:節點 N4:節點 R1:電阻 R1a:電阻 R2:電阻 R2a:電阻 R3:電阻 R4:電阻 SYS:記憶系統 TR1:電晶體 TR2:電晶體 TR3:電晶體 TR4:電晶體 TR5:電晶體 TR6:電晶體 TR7:電晶體 TR7a:電晶體 TR8:電晶體 TR9:電晶體 TR9a:電晶體 TR11:電晶體 TR12:電晶體 TR13:電晶體 TR14:電晶體 TR15:電晶體 TR16:電晶體 TR17:電晶體 TR17a:電晶體 TR21:電晶體 TR22:電晶體 TR23:電晶體 TR24:電晶體 TR25:電晶體 TR26:電晶體 TR27:電晶體 TR28:電晶體 TR31:電晶體 TR32:電晶體 TR33:電晶體 TR34:電晶體 TR35:電晶體 TR36:電晶體 TR37:電晶體 TR38:電晶體 WL:字元線
圖1係表示包含第1實施方式之半導體記憶裝置之記憶系統之構成例的方塊圖。 圖2係表示第1實施方式之半導體記憶裝置之構成例之方塊圖。 圖3係表示第1實施方式之半導體記憶裝置所具備之電源電路之構成例的方塊圖。 圖4係表示第1實施方式之半導體記憶裝置所具備之輸入輸出模組之構成例的方塊圖。 圖5係表示第1實施方式之半導體記憶裝置具備之輸入輸出模組中所包含之輸入輸出單元之構成例的方塊圖。 圖6係表示第1實施方式之半導體記憶裝置具備之輸入輸出模組中所包含之輸入輸出單元中包含的輸出電路之構成例之電路圖。 圖7係表示第1實施方式之半導體記憶裝置具備之輸入輸出模組中所包含之輸入輸出控制電路之構成例的方塊圖。 圖8係表示由第1實施方式之半導體記憶裝置收發之各種信號之一例的時序圖。 圖9係表示第1實施方式之半導體記憶裝置中之各種信號之邏輯位準與電壓之關係的表。 圖10係表示第1實施方式之半導體記憶裝置中包含之輸出電路之第1狀態下之動作之一例的電路圖。 圖11係表示第1實施方式之半導體記憶裝置中包含之輸出電路之第2狀態下之動作之一例的電路圖。 圖12係表示第1實施方式之半導體記憶裝置中包含之輸出電路之第2狀態下之動作之一例的電路圖。 圖13係表示第1實施方式之變化例之半導體記憶裝置中包含之輸出電路之構成例的電路圖。 圖14係表示第2實施方式之半導體記憶裝置所具備之電源電路之構成例的方塊圖。 圖15係表示第2實施方式之半導體記憶裝置中包含之輸出電路之構成例的電路圖。 圖16係表示第2實施方式之半導體記憶裝置中包含之輸入輸出控制電路之構成例的方塊圖。 圖17係表示第2實施方式及第7實施方式之半導體記憶裝置中之各種信號之邏輯位準與電壓之關係的表。 圖18係表示第3實施方式之半導體記憶裝置中包含之輸出電路之構成例的電路圖。 圖19係表示第3實施方式之半導體記憶裝置中包含之輸入輸出控制電路之構成例的方塊圖。 圖20係表示第3實施方式之半導體記憶裝置中之各種信號之邏輯位準與電壓之關係的表。 圖21係表示第4實施方式之半導體記憶裝置中包含之輸出電路之構成例的電路圖。 圖22係表示第4實施方式之半導體記憶裝置中包含之輸入輸出控制電路之構成例的方塊圖。 圖23係表示第4實施方式之半導體記憶裝置中之各種信號之邏輯位準與電壓之關係的表。 圖24係表示第5實施方式之半導體記憶裝置中包含之輸出電路之構成例的電路圖。 圖25係表示第6實施方式之半導體記憶裝置中包含之輸出電路之構成例的電路圖。 圖26係表示第1實施方式之變化例之半導體記憶裝置中包含之主驅動器之構成例的電路圖。 圖27係表示第1實施方式之變化例之半導體記憶裝置中包含之預驅動器之構成例的電路圖。 圖28係表示第1實施方式之變化例之半導體記憶裝置中包含之輸出電路之構成例的方塊圖。 圖29係表示第3實施方式之變化例之半導體記憶裝置中包含之輸出電路之構成例的電路圖。 圖30係表示第4實施方式之變化例之半導體記憶裝置中包含之輸出電路之構成例的電路圖。 圖31係表示第2實施方式之半導體記憶裝置中包含之預驅動器之剖面構造之一例的圖。 圖32係表示第2實施方式之半導體記憶裝置中包含之預驅動器之剖面構造之一例的圖。 圖33係表示第7實施方式之半導體記憶裝置中包含之輸出電路之構成例的電路圖。 圖34係表示第7實施方式之輸出電路之輸出波形與第2實施方式之輸出電路之輸出波形之曲線圖。 圖35係表示第7實施方式之變化例之半導體記憶裝置中包含之輸出電路之構成例的電路圖。
32:輸出電路
50:焊墊
60:邏輯部
61:AND閘極
62:OR閘極
70:預驅動器
80:主驅動器
N1:節點
N2:節點
N3:節點
N4:節點
TR1:電晶體
TR2:電晶體
TR3:電晶體
TR4:電晶體
TR5:電晶體
TR6:電晶體
TR7:電晶體
TR8:電晶體

Claims (20)

  1. 一種輸出電路，其具備： 第1電源線； 第2電源線； 第3電源線； 焊墊； 第1電晶體，其第1端連接於上述第1電源線，第2端連接於上述焊墊； 第2電晶體，其第1端連接於上述第2電源線，第2端連接於上述焊墊；以及 第1電路，其連接於上述第3電源線及上述第1電晶體之閘極之各者；且 對上述第1電源線施加第1電壓， 對上述第2電源線施加低於上述第1電壓之第2電壓， 對上述第3電源線施加與上述第1電壓及上述第2電壓之任一者均不同之第3電壓， 於第1種情形時，上述第1電路對上述第1電晶體之上述閘極施加第4電壓， 於第2種情形時，上述第1電路不將上述第3電源線與上述第1電晶體之上述閘極電性連接。
  2. 如請求項1之輸出電路，其中 上述第3電壓及上述第4電壓之各者高於上述第1電壓。
  3. 如請求項2之輸出電路，其進而具備： 第3電晶體，其第1端連接於上述第1電源線； 第4電晶體，其第1端連接於上述第1電晶體之上述閘極，第2端連接於上述第3電晶體之第2端；及 第5電晶體，其第1端連接於上述第2電源線，第2端連接於上述第1電晶體之上述閘極，且閘極連接於上述第3電晶體之閘極；且 於上述第1種情形時，對上述第4電晶體之閘極施加上述第2電壓， 於上述第2種情形時，對上述第4電晶體之上述閘極施加高於上述第1電壓之第5電壓。
  4. 如請求項3之輸出電路，其中 上述第1電路包含： 第6電晶體，其第1端連接於上述第3電源線，第2端連接於上述第1電晶體之上述閘極。
  5. 如請求項4之輸出電路，其中 上述第4電壓及上述第5電壓之各者與上述第3電壓相等，且 於上述第1種情形時，對上述第6電晶體之閘極施加上述第3電壓。
  6. 如請求項3之輸出電路，其中 上述第1電路包含： 串聯連接於上述第3電源線與上述第2電源線之間之第7電晶體、第1電阻及第1電流源，且 於上述第1種情形時，上述第7電晶體成為接通狀態，上述第1電流源供給第1電流， 於上述第2種情形時，上述第7電晶體成為斷開狀態，上述第1電流源不供給上述第1電流。
  7. 如請求項1之輸出電路，其中 上述第4電壓低於上述第1電壓，且高於上述第2電壓， 上述第1電晶體於上述第1種情形時，不將上述第1電源線與上述焊墊電性連接。
  8. 如請求項7之輸出電路，其中 上述第1電路包含： 第6電晶體，其第1端連接於上述第3電源線，第2端連接於上述第1電晶體之上述閘極。
  9. 如請求項7之輸出電路，其中 上述第1電路包含： 串聯連接於上述第3電源線與上述第2電源線之間之第7電晶體、第1電阻及第1電流源，且 於上述第1種情形時，上述第7電晶體成為接通狀態，上述第1電流源供給第1電流， 於上述第2種情形時，上述第7電晶體成為斷開狀態，上述第1電流源不供給電流。
  10. 如請求項1之輸出電路，其進而具備： 第2電阻，其連接於上述第1電晶體之上述第2端與上述焊墊之間；及 第3電阻，其連接於上述第2電晶體之上述第2端與上述焊墊之間。
  11. 一種輸出電路，其具備： 第1電源線； 第2電源線； 第3電源線； 焊墊； 第1電晶體，其第1端連接於上述第1電源線，第2端連接於上述焊墊； 第2電晶體，其第1端連接於上述第2電源線，第2端連接於上述焊墊；以及 第1電路，其連接於上述第3電源線及上述第2電晶體之閘極之各者；且 對上述第1電源線施加第1電壓， 對上述第2電源線施加低於上述第1電壓之第2電壓， 對上述第3電源線施加與上述第1電壓及上述第2電壓均不同之第3電壓， 於第1種情形時，上述第1電路對上述第2電晶體之上述閘極施加第4電壓， 於第2種情形時，上述第1電路不將上述第3電源線與上述第2電晶體之上述閘極電性連接。
  12. 如請求項11之輸出電路，其中 上述第3電壓及上述第4電壓之各者低於上述第2電壓。
  13. 如請求項12之輸出電路，其進而具備： 第3電晶體，其第1端連接於上述第1電源線，第2端連接於上述第2電晶體之上述閘極； 第4電晶體，其第1端連接於上述第2電晶體之上述閘極；及 第5電晶體，其第1端連接於上述第2電源線，第2端與上述第4電晶體之第2端連接，閘極連接於上述第3電晶體之閘極；且 於上述第1種情形時，對上述第4電晶體之閘極施加高於上述第1電壓之第5電壓， 於上述第2種情形時，對上述第4電晶體之上述閘極施加低於上述第2電壓之第6電壓。
  14. 如請求項13之輸出電路，其中 上述第1電路包含： 第6電晶體，其第1端連接於上述第3電源線，第2端連接於上述第2電晶體之上述閘極。
  15. 如請求項13之輸出電路，其中 上述第1電路包含： 串聯連接於上述第1電源線與上述第3電源線之間之第7電晶體、第1電阻及第1電流源， 於上述第1種情形時，上述第7電晶體成為接通狀態，上述第1電流源供給第1電流， 於上述第2種情形時，上述第7電晶體成為斷開狀態，上述第1電流源不供給上述第1電流。
  16. 如請求項11之輸出電路，其中 上述第3電壓低於上述第1電壓，且高於上述第2電壓， 上述第2電晶體於上述第1種情形時，不將上述第2電源線與上述焊墊電性連接。
  17. 如請求項16之輸出電路，其中 上述第1電路包含： 第6電晶體，其第1端連接於上述第3電源線，第2端連接於上述第2電晶體之上述閘極。
  18. 如請求項16之輸出電路，其中 上述第1電路包含： 串聯連接於上述第1電源線與上述第3電源線之間之第7電晶體、第1電阻及第1電流源， 於上述第1種情形時，上述第7電晶體成為接通狀態，上述第1電流源供給第1電流， 於上述第2種情形時，上述第7電晶體成為斷開狀態，上述第1電流源不供給上述第1電流。
  19. 如請求項11之輸出電路，其進而具備： 第2電阻，其連接於上述第1電晶體之上述第2端與上述焊墊之間；及 第3電阻，其連接於上述第2電晶體之上述第2端與上述焊墊之間。
  20. 如請求項11之輸出電路，其中 上述第1電晶體為N型MOSFET，且 上述第2電晶體為N型MOSFET。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114127697A (zh) 2019-09-13 2022-03-01 铠侠股份有限公司 存储器系统

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI290795B (en) * 2005-03-10 2007-12-01 Elite Semiconductor Esmt A gate oxide protected I/O circuit
US8552948B2 (en) * 2007-04-05 2013-10-08 Semiconductor Energy Laboratory Co., Ltd. Display device comprising threshold control circuit
US8581894B2 (en) * 2010-08-06 2013-11-12 Renesas Electronics Corporation Output circuit, data driver and display device
US20150303923A1 (en) * 2014-04-16 2015-10-22 Jacob T. Williams Ratioless near-threshold level translator
US20170140799A1 (en) * 2015-11-16 2017-05-18 Samsung Electronics Co., Ltd. Data output circuit and memory device including the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH113157A (ja) * 1997-06-11 1999-01-06 Mitsubishi Electric Corp バスドライバ回路
US5933371A (en) * 1998-06-26 1999-08-03 Kabushiki Kaisha Toshiba Write amplifier for use in semiconductor memory device
US6051995A (en) * 1998-09-11 2000-04-18 Sharp Electronics Corporation Constant impedance, low noise CMOS buffer
JP4371645B2 (ja) * 2002-10-01 2009-11-25 三菱電機株式会社 半導体装置
US7274618B2 (en) * 2005-06-24 2007-09-25 Monolithic System Technology, Inc. Word line driver for DRAM embedded in a logic process
JP2007208004A (ja) * 2006-02-01 2007-08-16 Matsushita Electric Ind Co Ltd 半導体集積回路装置及び電子装置
US8159270B2 (en) * 2008-10-28 2012-04-17 Micron Technology, Inc. Circuitry and methods minimizing output switching noise through split-level signaling and bus division enabled by a third power supply
JP5190335B2 (ja) * 2008-11-28 2013-04-24 パナソニック株式会社 トレラントバッファ回路及びインターフェース
JP5388663B2 (ja) 2009-04-08 2014-01-15 株式会社東芝 半導体集積回路装置
CN108292916B (zh) * 2015-12-08 2021-06-04 株式会社索思未来 输出电路
JP2019047437A (ja) * 2017-09-06 2019-03-22 株式会社東芝 ゲートコントロール回路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI290795B (en) * 2005-03-10 2007-12-01 Elite Semiconductor Esmt A gate oxide protected I/O circuit
US8552948B2 (en) * 2007-04-05 2013-10-08 Semiconductor Energy Laboratory Co., Ltd. Display device comprising threshold control circuit
US8581894B2 (en) * 2010-08-06 2013-11-12 Renesas Electronics Corporation Output circuit, data driver and display device
US20150303923A1 (en) * 2014-04-16 2015-10-22 Jacob T. Williams Ratioless near-threshold level translator
US20170140799A1 (en) * 2015-11-16 2017-05-18 Samsung Electronics Co., Ltd. Data output circuit and memory device including the same

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