JP5426311B2 - 半導体装置 - Google Patents
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Description
本発明は、半導体装置に関し、特に、複数の半導体チップが積層される積層型半導体装置に関する。
複数の半導体チップを有する半導体装置では、個々の半導体チップを識別するため、各半導体チップに固有の識別番号を割り当てる必要がある。これは、複数の半導体メモリチップが積層されている積層型半導体装置においても同様である。
従来の積層型半導体装置は、積層される半導体チップの各々に演算回路を設け、下層側の演算回路の演算出力を上層側の演算回路の入力とすることにより、各半導体チップにおいて固有の識別番号を発生させるように構成されている(例えば、特許文献1参照)。
特許文献1には、最上層の演算回路の演算出力を、積層された半導体チップの数の判別に利用する旨の記載がある。
しかしながら、特許文献1に記載の積層型半導体装置には、各半導体チップに正しい識別番号が割り振られたか否かを判別することができないという問題点がある。即ち、いずれかの演算回路にエラーが生じるなどして、誤った識別番号が1つ以上の半導体チップに割り振られても、特許文献1の半導体装置は、そのことを検出することができない。
本発明の一実施の形態に係る積層型半導体装置は、積層された第1乃至第N(N:2以上の整数)の半導体チップを備え、前記第1乃至第Nの半導体チップは同一構成を有し、前記第1乃至第Nの半導体チップの各々は、第1乃至第Nの記憶部を有する識別フラグ記憶回路と、該識別フラグ記憶回路に接続される複数の貫通電極とを有し、前記複数の貫通電極の各々は、前記第1乃至第Nの半導体チップに共通に入力されるクロックに応じて、第n(n:1,2,・・・,N)の半導体チップの第nの記憶部に、積層順に従って識別フラグが順次格納されるように、かつ、第Nの半導体チップの第Nの記憶部に識別フラグが格納されたことを第1の半導体チップの下層側から検出できるように、下層側に対して接続され又はマスクされている。
また、本発明の他の形態に係る半導体チップは、第1乃至第Nの記憶部を有する識別フラグ記憶回路と、第1の記憶部の入力側及び第1乃至第Nの記憶部の出力側にそれぞれ接続された第1のスイッチにそれぞれ接続される貫通電極と、を備え、第2乃至第Nの記憶部の入力側が、第1乃至第N−1の記憶部の出力側に接続された貫通電極にそれぞれ第2のスイッチを介して接続されている。
また、本発明のさらに他の形態に係る積層型半導体装置の識別フラグ格納方法は、積層された第1乃至第N(N:2以上の整数)の半導体チップに共通に入力されるクロックに応じて、第n(n:1,2,・・・,N)の半導体チップの第nの記憶部に、積層順に従って識別フラグを順次格納する工程と、第Nの半導体チップの第Nの記憶部に識別フラグが格納されたことを外部に通知する工程と、を含んでいる。
本発明によれば、第1乃至第Nの記憶部をそれぞれ有する第1乃至第Nの半導体チップが積層された積層型半導体装置において、第n(n:1,2,・・・,N)の半導体チップの第nの記憶部に、積層順に従って識別フラグが順次格納される。従って、第Nの半導体チップの第Nの記憶部に識別フラグが格納されたことを検出することによって、全ての半導体チップに識別フラグが適切に格納されたか否かを判定することができる。しかも、貫通電極を利用するため、特別な配線を設ける必要がなく、簡易な構成で実現できる。
以下、図面を参照して本発明の実施の形態について詳細に説明する。
図1に、本発明の第1の実施の形態に係る積層型半導体装置の概略構成図を示す。ここでは、積層型半導体装置としてSDRAM(Synchronous Dynamic Random Access Memory)システムを想定している。つまり、積層される半導体チップがSDRAMチップの場合を想定している。
図示の積層型半導体装置は、論理LSI(Large Scale Integration)11と、第1乃至第N(N:2以上の整数、ここでは16)のSDRAMチップ(D0〜D15)12とを有している。
論理LSI11は、電源回路111、クロックジェネレーター112、論理制御回路113及び入出力回路114を有している。
第1乃至第NのSDRAMチップ12は、同一の構成を有しており、互いに積層されている。これらの積層されたSDRAMチップ12は、モジュール化され、DIMM(Dual Inline Memory Module)を構成する。DIMMには、論理LSI11との接続用いられる全チップ共通ピン(アドレス信号やコマンド信号用)、チップ選択制御ピン(チップ選択信号やクロック信号用)、データ(DQ)ピンが設けられる。各SDRAMチップ12は、これらピンに対応する貫通電極を有している。ただし、図1では、その一部(貫通電極124)しか示されていない。
各SDRAMチップ12は、識別フラグ記憶回路121、CS−DQデコーダー回路122、ピン制御回路123及び複数の貫通電極(TSV:Through Silicon Via)124を有している。また、識別フラグ記憶回路121は、N個の記憶部(RAM0〜15)125を有している。なお、ここでは、本発明に直接関係のないDRAMアレイや、X,Yデコーダー等の一般的な構成要素についての図示および説明は省略する。
論理LSI11の電源回路111は、電源電圧(VDD)を発生させる。クロックジェネレーター112は、全てのSDRAMチップ12に供給可能な信号のうちの一つ、例えば、ロウアドレスストローブ反転信号(RASB)を発生させる。RASBは連続周期パルスであって、識別フラグ記憶回路121の動作クロックとして利用されるとともに、識別フラグの生成にも利用される。クロックジェネレーター112は、また、チップ選択信号(CS)、クロック信号(CK)、クロック反転信号(CKB)及びクロックイネーブル信号(CKE)を発生させる。
論理LSI11からの各信号は、上述した各種ピンを通じてDIMMに供給される。各種ピンの少なくとも一部は、第1のSDRAMチップ(D0)12に形成された貫通電極124に接続されている。
第2乃至第NのSDRAMチップ12の各々の貫通電極124は、製造時、積層される際に、下層に位置するSDRAMチップ12の対応する貫通電極に対して接続され又はマスクされる。第1のSDRAMチップ12については、図示しないインタポーザ等のベースに形成された対応する電極に対して接続され又はマスクされる。つまり、第1のSDRAMチップ12は、インタポーザ等を介して論理LSI11に接続される。
ここで、図2を参照して、貫通電極124について説明する。図2(a)に示すように、SDRAMチップ12は、シリコン基板21と、その上に形成されたデバイス・配線層22と、保護層23とを有している。そして、デバイス・配線層22には、貫通電極124の一部となる配線層221及びビア222が形成されている。
SDRAMチップ12の製造は、公知の方法を用いて行うことができる。図2(a)の状態は、いわゆる前工程が終了した状態を示している。このとき、SDRAMチップ12は、ウエハー状態にある。保護層23を形成する前に、即ち、最も上層の配線層が露出した状態で、図示しないテスターを用いてウエハーテスト(電気的試験)が行われる。
SDRAMチップ12を積層する場合、いわゆる後工程を行う前に、上層及び下層のSDRAMチップ等との電気的接続を可能にするために、中間工程を行う。即ち、図2(b)に示すように、その表面及び裏面にそれぞれ接続バンプ(表面バンプ25及び裏面バンプ26)を形成する。このとき、下層側のSDRAMチップ等に対してマスクされる貫通電極124については、表面バンプ25の形成を行わない。その結果、マスクされる貫通電極124は、図2(c)に示すように、最上層の配線層が絶縁膜である保護層23及び27で覆われた状態となる。この説明から明らかなように、本実施の形態において、複数のSDRAMチップが同一の構成を有するとは、表面バンプ25に関する構成を除いて同一であることを言う。
再び、図1を参照すると、各チップの貫通電極124が、下層側の対応する(貫通)電極に接続されているか否かは、ON/OFFで示されている。即ち、各チップの左側に、貫通電極124が下層側の接続されている場合はON、マスクされている場合はOFFが表示されている。なお、図1では、本発明に直接関係する貫通電極124、即ち、識別フラグ記憶回路121に接続される貫通電極124を示しており、本発明に直接関係しない貫通電極については図示が省略されている。
詳述すると、各SDRAMチップ12において、VDD用及びRASB用の貫通電極124は、それぞれ下層側の対応する電極に接続されている。また、第N(=16)の記憶部(RAM15)125の出力側に接続される貫通電極(OUT15)124もまた下層側の対応する電極に接続されている。
一方、第1乃至第16の記憶部(RAM0〜15)125の入力側に接続される貫通電極(IN、及びOUT0〜14)124は、SDRAMチップ12の積層位置に応じて、下層側の対応する貫通電極124に接続されている。つまり第n(n:1,2,・・・,N)のSDRAMチップ(Dn−1)12であれば、第nの記憶部(RAMn−1)125の入力側に接続される貫通電極124が下層側の対応する貫通電極124に接続され、その他の記憶部125の入力側に接続される貫通電極124は下層側の対応する貫通電極124に対してマスクされている。
ここで、第nの記憶部(RAMn−1)125の入力側に接続される貫通電極124は、n=1を除いて、第n−1の記憶部(RAMn−2)125の出力側にも接続されている。それゆえ、上述したように、第nの記憶部(RAMn−1)125の入力側に接続される貫通電極124を下層側の対応する電極に接続することにより、識別フラグが、第1のSDRAMチップ(D0)の第1の記憶部(RAM0)、第2のSDRAMチップ(D1)の第2の記憶部(RAM1)、第3のSDRAMチップ(D2)の第3の記憶部(RAM2)、・・・というように、第nのSDRAMチップ(Dn−1)の第nの記憶部(RAMn−1)に順次格納させることができる。また、第N(=16)のSDRAMチップ(D15)の第Nの記憶部(RAM15)に識別フラグが格納されたことを、第16から他の全てのSDRAMチップ12及び論理LSI11に通知することができる。
次に、図1の積層型半導体装置の動作について説明する。
電源回路111から電源が供給されると、自己認識モードにエントリーし、クロックジェネレーター112は、連続周期パルスであるRASBを発生する。RASBは、論理LSI11内で2分岐され、一方はクロック信号として、他方は識別フラグとして出力される。即ち、分岐されたRASBの一方は、RASB用貫通電極124を通して、全てのSDRAMチップ12に供給され(点線矢印Aで示す)、他方は、第1のSDRAMチップ(D0)12の第1の記憶部(RAM0)の入力側に接続された貫通電極124に供給される。
電源回路111からの電源電圧VDDとクロックジェネレーター112からのRASBの供給を受けた、各SDRAMチップ12の識別フラグ記憶回路121は、RASBを動作クロックとして動作する。
まず、最初のクロックパルスで、第1のSDRAMチップ(D0)12の第1の記憶部(RAM0)125に識別フラグが保持される。次のクロックパルスで、第1のSDRAM(D0)12の第1の記憶部(RAM0)125に保持された識別フラグが、第2のSDRAMチップ(D1)12の第2の記憶部(RAM1)125に取り込まれ保持される。以降、クロックパルスに応じて、順次、第nのSDRAMチップ(Dn−1)12の第nの記憶部(RAMn−1)125に識別フラグが取り込まれる(破線矢印Bで示す)。こうして、全てのSDRAMチップ12の識別フラグ記憶回路121に識別フラグ格納される。ここで、識別フラグが格納される位置(記憶部)は、全てのSDRAMチップ12で互いに異なっている。このため、全てのSDRAMチップ12に対して、互いに異なる識別番号を付与したことに等しくなる。
最後に、第NのSDRAMチップ(D15)12の第Nの記憶部(RAM15)125に識別フラグが保持されると、そのことが全てのSDRAMチップ12及び論理LSI11に通知される。この通知により、識別フラグ記憶回路121へのRASBの供給が阻止され、その記憶内容が確定する。また、論理LSI11は、この通知により、全てのSDRAMチップ12に、適切に識別番号が割り当てられたと判別することができる。
以下、図3乃至図8を参照して、本実施の形態に係る積層型半導体装置についてさらに詳細に説明する。
図3は、識別フラグ記憶回路121の内部構成を示す図である。ここでは、その説明を簡易にするため、図1とは異なり、N=4の場合を示している。
図示のように識別フラグ記憶回路121は、N個の記憶部125のほか、1ショットパルス発生器(PUP)31、SRフリップフロップ(SR)32、複数のスイッチ(SW)33及び複数のインバーター34を有している。
記憶部125は、例えば、図4に示すようにMOSトランジスタ、NAND回路及びインバーターを用いて構成される。また、SRフリップフロップ32は、例えば、図5に示すようにNAND回路とインバーターを用いて構成される。さらに、スイッチ33は、例えば、図6に示すようにMOSトランジスタとインバーターを用いて構成される。
以上のような構成において、電源が投入されると、自己認識モードにエントリーし、各SDRAMチップ12では、1ショットパルス発生器31が1ショットパルスを出力する。このパルスは、2分岐され、一方は、インバーター34を介して各記憶部125のリセット反転端子(RB)に供給され、各記憶部125の記憶内容をリセットする。また、2分岐された他方のパルスは、SRフリップフロップ32の一方の入力に供給され、その出力レベルをハイレベルにする。その結果、SRフリップフロップ32の出力側に接続されたスイッチ33がオンし、論理LSI11から全てのSDRAMチップ12に供給されるRASBが、クロックとして各記憶部125のクロック端子(C)に供給される。
次に、各記憶部125は、クロック端子に入力されるRASB(クロック)に応じて、入力信号(I)の信号レベルを識別フラグとして保持し、保持した信号レベルをスイッチ制御信号(Q)及び出力信号(O)として出力する。
具体的には、入力信号(I)として論理LSI11からのRASBが供給されている第1のSDRAMチップ(D0)12の第1の記憶部(RAM0)125は、クロック入力により活性化され、クロックの立ち上がりで、入力信号であるRASBのハイレベル(識別フラグ)を保持し、クロック立下りで保持したハイレベルをスイッチ制御信号(Q)及び出力信号(O)として出力する。
第1のSDRAMチップ(D0)12の第1の記憶部(RAM0)125からのスイッチ制御信号(Q)は、第1の記憶部(RAM0)125の出力信号(O)を貫通電極124へ供給するとともに、第2の記憶部(RAM1)125の入力端子への供給を阻止するように、2つのスイッチ33を制御する。
第1のSDRAMチップ(D0)12の第1の記憶部(RAM0)125の出力側に接続された貫通電極124は、第2のSDRAMチップ(D1)12の同一位置に形成された貫通電極124に接続されている。第2のSDRAMチップ(D1)12では、第1の記憶部(RAM0)125への入力信号が存在しない(その入力側に接続された貫通電極124がマスクされている)ので、その出力であるスイッチ制御信号により制御されるスイッチ33は、第1のSDRAMチップ(D0)12の第1の記憶部(RAM0)125からの出力信号を、第2のSDRAMチップ(D1)12の第2の記憶部(RAM1)125に供給する。
第2のSDRAMチップ(D1)12の第2の記憶部(RAM1)125は、次のクロックの立ち上がりに応じて入力信号を保持し、クロックの立下りで保持した信号レベルをスイッチ制御信号(Q)及び出力信号(O)として出力する。
以降、同様にして、第3のSDRAMチップ(D2)12の第3の記憶部(RAM2)125、及び第4のSDRAMチップ(D3)12の第4の記憶部(RAM3)125に、順次識別フラグが格納されていく。
第4のSDRAMチップ(D3)12の第4の記憶部(RAM3)125に識別フラグが格納されたときにも、他の記憶部に識別フラグが格納された場合と同様に、出力信号が出力される。この出力信号はREADY信号として論理LSI11に供給されるとともに、各SDRAMチップ12のSRフリップフロップ32の他方の入力にも供給される。SRフリップフロップ32は、READY信号を受けてその出力をローレベルに変化させる。これにより、SRフリップフロップ32に接続されたスイッチ33がオフし、各記憶部125へのクロック供給が阻止される。即ち、SRフリップフロップ32及びスイッチ33は、クロック阻止回路として動作する。こうして、クロック供給が停止する結果、識別フラグ記憶回路121の記憶内容が確定される。識別フラグが格納される記憶部125が、SDRAMチップ12毎(各層毎)に異なるため、各SDRAMチップ12に固有の識別番号を付与したことに等しい状態となる。
論理LSI11は、READY信号を受けると、全てのSDRAMチップ12に識別フラグが適切に格納されたと判断し、自己認識モードからエグジットする。
図7に、N=16の場合の、各部の信号波形図を示しておく。
その後、識別フラグ記憶回路121に格納された識別フラグ(ここでは、出力信号Oではなく、スイッチ制御信号Q)は、CS−DQデコーダー回路122に供給される。第nのSDRAMチップ12では、Q(n−1)がハイレベルであり、他のQがローレベルである識別フラグが、CS−DQデコーダー回路122に供給される。
CS−DQデコーダー回路122は、例えば、図8に示すように複数のオア回路により構成され、その出力は、チップ選択制御ピン及びデータピン(ピン制御回路123)の制御に用いられる。ピン制御回路123に含まれるスイッチ(SW)は、例えば、図6に示すように構成される。
図8から理解されるように、第1乃至第8のSDRAMチップ12では、Q(0)〜Q(7)のいずれがハイレベルであり、他のQがローレベルなので、CS,CK,CKB及びCKEとして、CS0,CK0,CKB0及びCKE0が選択される。また、第9乃至第16のSDRAMチップ12では、Q(8)〜Q(15)のいずれがハイレベルであり、他のQがローレベルなので、CS,CK,CKB及びCKEとして、CS1,CK1,CKB1及びCKE1が選択される。
また、同様の理由により、各SDRAMチップ12において、32ビットのデータ信号DQ0〜DQ31のために、8系統のDQバスのうちの一系統が選択される。
以上説明したように、本実施の形態に係る積層型半導体装置では、積層された半導体チップにそれぞれ異なる識別番号を割り振ることができ、そのことを、第1の半導体チップの下層側から(即ち、論理LSI11により)検出することができる。しかも、本実施の形態に係る積層型半導体装置では、インクリメント回路のような演算を行う必要がないため、その構成が簡易である。
次に、図9を参照して、本発明の第2の実施の形態に係る半導体装置について説明する。
図9の半導体装置は、8個のSDRAMチップを積層したものである。第1の実施の形態に係る半導体装置に比べて積層されるSDRAMチップの数が半分なので、各SDRAMチップが備えるRAMの数も半分になっている。動作については、第1の実施の形態に係る半導体装置と同様であるので、その説明を省略する。
図9の半導体装置を構成するために、第1の実施の形態に係る半導体装置に用いられるSDRAMチップとは異なる、即ち、第2の実施の形態の半導体装置専用のSDRAMチップを用意してもよい。しかしながら、本発明によれば、第1の実施の形態の半導体装置に用いられるSDRAMチップを用いて、図9の半導体装置を構成することができる。
即ち、前工程と後工程との間で行われる中間工程において、必要な箇所にのみ表面バンプを形成することで、第1の実施の形態に用いられるSDRAMチップを用いて図9の半導体装置を構成することができる。換言すると、第1の実施の形態に用いられるSDRAMチップは、中間工程において、貫通電極の各々の一方の端部に、接続バンプ(又は絶縁膜)を選択的に形成可能にしたことで、図1の半導体装置用の第1の仕様と、図9の半導体装置用の第2の仕様とに切り替えることができる。これはまた、前工程が終了した状態(ウエハー状態)のSDRAMチップが汎用品として出荷できることを意味している。
以上本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、種々の変形、変更が可能である。例えば、積層される半導体チップは、SDRAMチップに限らず、他の半導体チップであってもよい。また、積層される半導体チップの数Nは、任意に選択することができる。
11 論理LSI
111 電源回路
112 クロックジェネレーター
113 論理制御回路
114 入出力回路
12 SDRAMチップ
121 識別フラグ記憶回路
122 CS−DQデコーダー回路
123 ピン制御回路
124 貫通電極
125 記憶部(RAM)
21 シリコン基板
22 デバイス・配線層
221 配線層
222 ビア
23 保護層
25 表面バンプ
26 裏面バンプ
27 保護層
31 1ショットパルス発生器(PUP)
32 SRフリップフロップ
33 スイッチ
34 インバーター
111 電源回路
112 クロックジェネレーター
113 論理制御回路
114 入出力回路
12 SDRAMチップ
121 識別フラグ記憶回路
122 CS−DQデコーダー回路
123 ピン制御回路
124 貫通電極
125 記憶部(RAM)
21 シリコン基板
22 デバイス・配線層
221 配線層
222 ビア
23 保護層
25 表面バンプ
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31 1ショットパルス発生器(PUP)
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34 インバーター
Claims (6)
- 積層された第1乃至第N(N:2以上の整数)の半導体チップを備え、
前記第1乃至第Nの半導体チップは同一の構成を有し、
前記第1乃至第Nの半導体チップの各々は、第1乃至第Nの記憶部を有する識別フラグ記憶回路と、該識別フラグ記憶回路に接続される複数の貫通電極とを有し、
前記複数の貫通電極の各々は、前記第1乃至第Nの半導体チップに共通に入力されるクロックに応じて、第n(n:1,2,・・・,N)の半導体チップの第nの記憶部に、積層順に従って識別フラグが順次格納されるように、かつ、第Nの半導体チップの第Nの記憶部に識別フラグが格納されたことを第1の半導体チップの下層側から検出できるように、下層側に対して接続され又はマスクされている、
ことを特徴とする半導体装置。 - 前記第1乃至第Nの半導体チップの各々では、第1乃至第N−1の記憶部の出力側にそれぞれ第1のスイッチを介して接続される貫通電極に、第2乃至第Nの記憶部の入力側がそれぞれ第2のスイッチを介して接続されており、
第nの半導体チップでは、第nの記憶部の入力側に接続される貫通電極が下層側に対して接続され、第nの記憶部以外の記憶部の入力側に接続される貫通電極が下層側に対してマスクされ、第Nの記憶部の出力側に接続される貫通電極が下層側に対して接続されている、
ことを特徴とする請求項1に記載の半導体装置。 - 前記第1乃至第Nの半導体チップの各々は、第Nの記憶部の出力側にスイッチを介して接続される貫通電極に接続され、前記第Nの半導体チップの前記第Nの記憶部に識別フラグが格納されたことを検出して、前記識別フラグ記憶回路へ供給されるクロックを阻止するクロック阻止回路を備えることを特徴とする請求項1又は2に記載の半導体装置。
- 第1乃至第Nの記憶部を有する識別フラグ記憶回路と、
第1の記憶部の入力側及び第1乃至第Nの記憶部の出力側にそれぞれ接続される第1のスイッチにそれぞれ接続される貫通電極と、を備え、
第2乃至第Nの記憶部の入力側が、第1乃至第N−1の記憶部の出力側に接続された貫通電極にそれぞれ第2のスイッチを介して接続されている、
ことを特徴とする半導体チップ。 - 前記貫通電極の端部の一方に、接続バンプを選択的に形成可能にしたことを特徴とする請求項4に記載の半導体チップ。
- 積層された第1乃至第N(N:2以上の整数)の半導体チップに共通に入力されるクロックに応じて、第n(n:1,2,・・・,N)の半導体チップの第nの記憶部に、積層順に従って識別フラグを順次格納する工程と、
第Nの半導体チップの第Nの記憶部に識別フラグが格納されたことを外部に通知する工程と、
を含む半導体装置の識別フラグ格納方法。
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