JP2011086330A - 半導体装置 - Google Patents

Abstract

【課題】 積層された半導体チップに適切に識別番号が割り振られたことを検出することができる積層型半導体装置を提供する。
【解決手段】 積層型半導体装置は、積層された第１乃至第Ｎ（Ｎ：２以上の整数）の半導体チップを備える。第１乃至第Ｎの半導体チップは同一構成を有し、第１乃至第Ｎの半導体チップの各々は、第１乃至第Ｎの記憶部を有する識別フラグ記憶回路と、該識別フラグ記憶回路に接続される複数の貫通電極とを有する。複数の貫通電極の各々は、第１乃至第Ｎの半導体チップに共通に入力されるクロックに応じて、第ｎ（ｎ：１，２，・・・，Ｎ）の半導体チップの第ｎの記憶部に、積層順に従って識別フラグが順次格納されるように、かつ、第Ｎの半導体チップの第Ｎの記憶部に識別フラグが格納されたことを第１の半導体チップの下層側から検出できるように、上層側及び下層側のそれぞれに対して接続され又はマスクされている。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、複数の半導体チップが積層される積層型半導体装置に関する。

複数の半導体チップを有する半導体装置では、個々の半導体チップを識別するため、各半導体チップに固有の識別番号を割り当てる必要がある。これは、複数の半導体メモリチップが積層されている積層型半導体装置においても同様である。

従来の積層型半導体装置は、積層される半導体チップの各々に演算回路を設け、下層側の演算回路の演算出力を上層側の演算回路の入力とすることにより、各半導体チップにおいて固有の識別番号を発生させるように構成されている（例えば、特許文献１参照）。

特開２００７−１５７２６６号公報

特許文献１には、最上層の演算回路の演算出力を、積層された半導体チップの数の判別に利用する旨の記載がある。

しかしながら、特許文献１に記載の積層型半導体装置には、各半導体チップに正しい識別番号が割り振られたか否かを判別することができないという問題点がある。即ち、いずれかの演算回路にエラーが生じるなどして、誤った識別番号が１つ以上の半導体チップに割り振られても、特許文献１の半導体装置は、そのことを検出することができない。

本発明の一実施の形態に係る積層型半導体装置は、積層された第１乃至第Ｎ（Ｎ：２以上の整数）の半導体チップを備え、前記第１乃至第Ｎの半導体チップは同一構成を有し、前記第１乃至第Ｎの半導体チップの各々は、第１乃至第Ｎの記憶部を有する識別フラグ記憶回路と、該識別フラグ記憶回路に接続される複数の貫通電極とを有し、前記複数の貫通電極の各々は、前記第１乃至第Ｎの半導体チップに共通に入力されるクロックに応じて、第ｎ（ｎ：１，２，・・・，Ｎ）の半導体チップの第ｎの記憶部に、積層順に従って識別フラグが順次格納されるように、かつ、第Ｎの半導体チップの第Ｎの記憶部に識別フラグが格納されたことを第１の半導体チップの下層側から検出できるように、下層側に対して接続され又はマスクされている。

また、本発明の他の形態に係る半導体チップは、第１乃至第Ｎの記憶部を有する識別フラグ記憶回路と、第１の記憶部の入力側及び第１乃至第Ｎの記憶部の出力側にそれぞれ接続された第１のスイッチにそれぞれ接続される貫通電極と、を備え、第２乃至第Ｎの記憶部の入力側が、第１乃至第Ｎ−１の記憶部の出力側に接続された貫通電極にそれぞれ第２のスイッチを介して接続されている。

また、本発明のさらに他の形態に係る積層型半導体装置の識別フラグ格納方法は、積層された第１乃至第Ｎ（Ｎ：２以上の整数）の半導体チップに共通に入力されるクロックに応じて、第ｎ（ｎ：１，２，・・・，Ｎ）の半導体チップの第ｎの記憶部に、積層順に従って識別フラグを順次格納する工程と、第Ｎの半導体チップの第Ｎの記憶部に識別フラグが格納されたことを外部に通知する工程と、を含んでいる。

本発明によれば、第１乃至第Ｎの記憶部をそれぞれ有する第１乃至第Ｎの半導体チップが積層された積層型半導体装置において、第ｎ（ｎ：１，２，・・・，Ｎ）の半導体チップの第ｎの記憶部に、積層順に従って識別フラグが順次格納される。従って、第Ｎの半導体チップの第Ｎの記憶部に識別フラグが格納されたことを検出することによって、全ての半導体チップに識別フラグが適切に格納されたか否かを判定することができる。しかも、貫通電極を利用するため、特別な配線を設ける必要がなく、簡易な構成で実現できる。

本発明の第１の実施の形態に係る積層型半導体装置の概略構成を示す図である。 （ａ）は、図１の積層型半導体装置に含まれるＳＤＲＡＭチップのスルーシリコンビアの形成前の状態を示す図、（ｂ）はスルーシリコンビアの接続構成を示す図、（ｃ）はスルーシリコンビアのマスク構成を示す図である。 図１の積層型半導体装置に用いられる識別フラグ記憶回路の構成を示す図である。 図３の識別フラグ記憶回路に含まれる記憶部の構成を示す回路図である。 図３の識別フラグ記憶回路に含まれる記憶部の構成を示す回路図である。 図３の識別フラグ記憶回路に含まれるスイッチの構成を示す回路図である。 図１の積層型半導体装置の各部における信号波形図である。 図１の積層型半導体装置に含まれるＣＳ−ＤＱデコーダーの詳細を示す回路図である。 本発明の第２の実施の形態に係る積層型半導体装置の構成例を示す図である。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

図１に、本発明の第１の実施の形態に係る積層型半導体装置の概略構成図を示す。ここでは、積層型半導体装置としてＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）システムを想定している。つまり、積層される半導体チップがＳＤＲＡＭチップの場合を想定している。

図示の積層型半導体装置は、論理ＬＳＩ(Large Scale Integration)１１と、第１乃至第Ｎ（Ｎ：２以上の整数、ここでは１６）のＳＤＲＡＭチップ（Ｄ０〜Ｄ１５）１２とを有している。

論理ＬＳＩ１１は、電源回路１１１、クロックジェネレーター１１２、論理制御回路１１３及び入出力回路１１４を有している。

第１乃至第ＮのＳＤＲＡＭチップ１２は、同一の構成を有しており、互いに積層されている。これらの積層されたＳＤＲＡＭチップ１２は、モジュール化され、ＤＩＭＭ（Dual Inline Memory Module）を構成する。ＤＩＭＭには、論理ＬＳＩ１１との接続用いられる全チップ共通ピン（アドレス信号やコマンド信号用）、チップ選択制御ピン（チップ選択信号やクロック信号用）、データ（ＤＱ）ピンが設けられる。各ＳＤＲＡＭチップ１２は、これらピンに対応する貫通電極を有している。ただし、図１では、その一部（貫通電極１２４）しか示されていない。

各ＳＤＲＡＭチップ１２は、識別フラグ記憶回路１２１、ＣＳ−ＤＱデコーダー回路１２２、ピン制御回路１２３及び複数の貫通電極（ＴＳＶ：Through Silicon Via）１２４を有している。また、識別フラグ記憶回路１２１は、Ｎ個の記憶部（ＲＡＭ０〜１５）１２５を有している。なお、ここでは、本発明に直接関係のないＤＲＡＭアレイや、Ｘ，Ｙデコーダー等の一般的な構成要素についての図示および説明は省略する。

論理ＬＳＩ１１の電源回路１１１は、電源電圧（ＶＤＤ）を発生させる。クロックジェネレーター１１２は、全てのＳＤＲＡＭチップ１２に供給可能な信号のうちの一つ、例えば、ロウアドレスストローブ反転信号（ＲＡＳＢ）を発生させる。ＲＡＳＢは連続周期パルスであって、識別フラグ記憶回路１２１の動作クロックとして利用されるとともに、識別フラグの生成にも利用される。クロックジェネレーター１１２は、また、チップ選択信号（ＣＳ）、クロック信号（ＣＫ）、クロック反転信号（ＣＫＢ）及びクロックイネーブル信号（ＣＫＥ）を発生させる。

論理ＬＳＩ１１からの各信号は、上述した各種ピンを通じてＤＩＭＭに供給される。各種ピンの少なくとも一部は、第１のＳＤＲＡＭチップ（Ｄ０）１２に形成された貫通電極１２４に接続されている。

第２乃至第ＮのＳＤＲＡＭチップ１２の各々の貫通電極１２４は、製造時、積層される際に、下層に位置するＳＤＲＡＭチップ１２の対応する貫通電極に対して接続され又はマスクされる。第１のＳＤＲＡＭチップ１２については、図示しないインタポーザ等のベースに形成された対応する電極に対して接続され又はマスクされる。つまり、第１のＳＤＲＡＭチップ１２は、インタポーザ等を介して論理ＬＳＩ１１に接続される。

ここで、図２を参照して、貫通電極１２４について説明する。図２（ａ）に示すように、ＳＤＲＡＭチップ１２は、シリコン基板２１と、その上に形成されたデバイス・配線層２２と、保護層２３とを有している。そして、デバイス・配線層２２には、貫通電極１２４の一部となる配線層２２１及びビア２２２が形成されている。

ＳＤＲＡＭチップ１２の製造は、公知の方法を用いて行うことができる。図２（ａ）の状態は、いわゆる前工程が終了した状態を示している。このとき、ＳＤＲＡＭチップ１２は、ウエハー状態にある。保護層２３を形成する前に、即ち、最も上層の配線層が露出した状態で、図示しないテスターを用いてウエハーテスト（電気的試験）が行われる。

ＳＤＲＡＭチップ１２を積層する場合、いわゆる後工程を行う前に、上層及び下層のＳＤＲＡＭチップ等との電気的接続を可能にするために、中間工程を行う。即ち、図２（ｂ）に示すように、その表面及び裏面にそれぞれ接続バンプ（表面バンプ２５及び裏面バンプ２６）を形成する。このとき、下層側のＳＤＲＡＭチップ等に対してマスクされる貫通電極１２４については、表面バンプ２５の形成を行わない。その結果、マスクされる貫通電極１２４は、図２（ｃ）に示すように、最上層の配線層が絶縁膜である保護層２３及び２７で覆われた状態となる。この説明から明らかなように、本実施の形態において、複数のＳＤＲＡＭチップが同一の構成を有するとは、表面バンプ２５に関する構成を除いて同一であることを言う。

再び、図１を参照すると、各チップの貫通電極１２４が、下層側の対応する（貫通）電極に接続されているか否かは、ＯＮ／ＯＦＦで示されている。即ち、各チップの左側に、貫通電極１２４が下層側の接続されている場合はＯＮ、マスクされている場合はＯＦＦが表示されている。なお、図１では、本発明に直接関係する貫通電極１２４、即ち、識別フラグ記憶回路１２１に接続される貫通電極１２４を示しており、本発明に直接関係しない貫通電極については図示が省略されている。

詳述すると、各ＳＤＲＡＭチップ１２において、ＶＤＤ用及びＲＡＳＢ用の貫通電極１２４は、それぞれ下層側の対応する電極に接続されている。また、第Ｎ（＝１６）の記憶部（ＲＡＭ１５）１２５の出力側に接続される貫通電極（ＯＵＴ１５）１２４もまた下層側の対応する電極に接続されている。

一方、第１乃至第１６の記憶部（ＲＡＭ０〜１５）１２５の入力側に接続される貫通電極（ＩＮ、及びＯＵＴ０〜１４）１２４は、ＳＤＲＡＭチップ１２の積層位置に応じて、下層側の対応する貫通電極１２４に接続されている。つまり第ｎ（ｎ：１，２，・・・，Ｎ）のＳＤＲＡＭチップ（Ｄｎ−１）１２であれば、第ｎの記憶部（ＲＡＭｎ−１）１２５の入力側に接続される貫通電極１２４が下層側の対応する貫通電極１２４に接続され、その他の記憶部１２５の入力側に接続される貫通電極１２４は下層側の対応する貫通電極１２４に対してマスクされている。

ここで、第ｎの記憶部（ＲＡＭｎ−１）１２５の入力側に接続される貫通電極１２４は、ｎ＝１を除いて、第ｎ−１の記憶部（ＲＡＭｎ−２）１２５の出力側にも接続されている。それゆえ、上述したように、第ｎの記憶部（ＲＡＭｎ−１）１２５の入力側に接続される貫通電極１２４を下層側の対応する電極に接続することにより、識別フラグが、第１のＳＤＲＡＭチップ（Ｄ０）の第１の記憶部（ＲＡＭ０）、第２のＳＤＲＡＭチップ（Ｄ１）の第２の記憶部（ＲＡＭ１）、第３のＳＤＲＡＭチップ（Ｄ２）の第３の記憶部（ＲＡＭ２）、・・・というように、第ｎのＳＤＲＡＭチップ（Ｄｎ−１）の第ｎの記憶部（ＲＡＭｎ−１）に順次格納させることができる。また、第Ｎ（＝１６）のＳＤＲＡＭチップ（Ｄ１５）の第Ｎの記憶部（ＲＡＭ１５）に識別フラグが格納されたことを、第１６から他の全てのＳＤＲＡＭチップ１２及び論理ＬＳＩ１１に通知することができる。

次に、図１の積層型半導体装置の動作について説明する。

電源回路１１１から電源が供給されると、自己認識モードにエントリーし、クロックジェネレーター１１２は、連続周期パルスであるＲＡＳＢを発生する。ＲＡＳＢは、論理ＬＳＩ１１内で２分岐され、一方はクロック信号として、他方は識別フラグとして出力される。即ち、分岐されたＲＡＳＢの一方は、ＲＡＳＢ用貫通電極１２４を通して、全てのＳＤＲＡＭチップ１２に供給され（点線矢印Ａで示す）、他方は、第１のＳＤＲＡＭチップ（Ｄ０）１２の第１の記憶部（ＲＡＭ０）の入力側に接続された貫通電極１２４に供給される。

電源回路１１１からの電源電圧ＶＤＤとクロックジェネレーター１１２からのＲＡＳＢの供給を受けた、各ＳＤＲＡＭチップ１２の識別フラグ記憶回路１２１は、ＲＡＳＢを動作クロックとして動作する。

まず、最初のクロックパルスで、第１のＳＤＲＡＭチップ（Ｄ０）１２の第１の記憶部（ＲＡＭ０）１２５に識別フラグが保持される。次のクロックパルスで、第１のＳＤＲＡＭ（Ｄ０）１２の第１の記憶部（ＲＡＭ０）１２５に保持された識別フラグが、第２のＳＤＲＡＭチップ（Ｄ１）１２の第２の記憶部（ＲＡＭ１）１２５に取り込まれ保持される。以降、クロックパルスに応じて、順次、第ｎのＳＤＲＡＭチップ（Ｄｎ−１）１２の第ｎの記憶部（ＲＡＭｎ−１）１２５に識別フラグが取り込まれる（破線矢印Ｂで示す）。こうして、全てのＳＤＲＡＭチップ１２の識別フラグ記憶回路１２１に識別フラグ格納される。ここで、識別フラグが格納される位置（記憶部）は、全てのＳＤＲＡＭチップ１２で互いに異なっている。このため、全てのＳＤＲＡＭチップ１２に対して、互いに異なる識別番号を付与したことに等しくなる。

最後に、第ＮのＳＤＲＡＭチップ（Ｄ１５）１２の第Ｎの記憶部（ＲＡＭ１５）１２５に識別フラグが保持されると、そのことが全てのＳＤＲＡＭチップ１２及び論理ＬＳＩ１１に通知される。この通知により、識別フラグ記憶回路１２１へのＲＡＳＢの供給が阻止され、その記憶内容が確定する。また、論理ＬＳＩ１１は、この通知により、全てのＳＤＲＡＭチップ１２に、適切に識別番号が割り当てられたと判別することができる。

以下、図３乃至図８を参照して、本実施の形態に係る積層型半導体装置についてさらに詳細に説明する。

図３は、識別フラグ記憶回路１２１の内部構成を示す図である。ここでは、その説明を簡易にするため、図１とは異なり、Ｎ＝４の場合を示している。

図示のように識別フラグ記憶回路１２１は、Ｎ個の記憶部１２５のほか、１ショットパルス発生器（ＰＵＰ）３１、ＳＲフリップフロップ（ＳＲ）３２、複数のスイッチ（ＳＷ）３３及び複数のインバーター３４を有している。

記憶部１２５は、例えば、図４に示すようにＭＯＳトランジスタ、ＮＡＮＤ回路及びインバーターを用いて構成される。また、ＳＲフリップフロップ３２は、例えば、図５に示すようにＮＡＮＤ回路とインバーターを用いて構成される。さらに、スイッチ３３は、例えば、図６に示すようにＭＯＳトランジスタとインバーターを用いて構成される。

以上のような構成において、電源が投入されると、自己認識モードにエントリーし、各ＳＤＲＡＭチップ１２では、１ショットパルス発生器３１が１ショットパルスを出力する。このパルスは、２分岐され、一方は、インバーター３４を介して各記憶部１２５のリセット反転端子（ＲＢ）に供給され、各記憶部１２５の記憶内容をリセットする。また、２分岐された他方のパルスは、ＳＲフリップフロップ３２の一方の入力に供給され、その出力レベルをハイレベルにする。その結果、ＳＲフリップフロップ３２の出力側に接続されたスイッチ３３がオンし、論理ＬＳＩ１１から全てのＳＤＲＡＭチップ１２に供給されるＲＡＳＢが、クロックとして各記憶部１２５のクロック端子（Ｃ）に供給される。

次に、各記憶部１２５は、クロック端子に入力されるＲＡＳＢ（クロック）に応じて、入力信号（Ｉ）の信号レベルを識別フラグとして保持し、保持した信号レベルをスイッチ制御信号（Ｑ）及び出力信号（Ｏ）として出力する。

具体的には、入力信号（Ｉ）として論理ＬＳＩ１１からのＲＡＳＢが供給されている第１のＳＤＲＡＭチップ（Ｄ０）１２の第１の記憶部（ＲＡＭ０）１２５は、クロック入力により活性化され、クロックの立ち上がりで、入力信号であるＲＡＳＢのハイレベル（識別フラグ）を保持し、クロック立下りで保持したハイレベルをスイッチ制御信号（Ｑ）及び出力信号（Ｏ）として出力する。

第１のＳＤＲＡＭチップ（Ｄ０）１２の第１の記憶部（ＲＡＭ０）１２５からのスイッチ制御信号（Ｑ）は、第１の記憶部（ＲＡＭ０）１２５の出力信号（Ｏ）を貫通電極１２４へ供給するとともに、第２の記憶部（ＲＡＭ１）１２５の入力端子への供給を阻止するように、２つのスイッチ３３を制御する。

第１のＳＤＲＡＭチップ（Ｄ０）１２の第１の記憶部（ＲＡＭ０）１２５の出力側に接続された貫通電極１２４は、第２のＳＤＲＡＭチップ（Ｄ１）１２の同一位置に形成された貫通電極１２４に接続されている。第２のＳＤＲＡＭチップ（Ｄ１）１２では、第１の記憶部（ＲＡＭ０）１２５への入力信号が存在しない（その入力側に接続された貫通電極１２４がマスクされている）ので、その出力であるスイッチ制御信号により制御されるスイッチ３３は、第１のＳＤＲＡＭチップ（Ｄ０）１２の第１の記憶部（ＲＡＭ０）１２５からの出力信号を、第２のＳＤＲＡＭチップ（Ｄ１）１２の第２の記憶部（ＲＡＭ１）１２５に供給する。

第２のＳＤＲＡＭチップ（Ｄ１）１２の第２の記憶部（ＲＡＭ１）１２５は、次のクロックの立ち上がりに応じて入力信号を保持し、クロックの立下りで保持した信号レベルをスイッチ制御信号（Ｑ）及び出力信号（Ｏ）として出力する。

以降、同様にして、第３のＳＤＲＡＭチップ（Ｄ２）１２の第３の記憶部（ＲＡＭ２）１２５、及び第４のＳＤＲＡＭチップ（Ｄ３）１２の第４の記憶部（ＲＡＭ３）１２５に、順次識別フラグが格納されていく。

第４のＳＤＲＡＭチップ（Ｄ３）１２の第４の記憶部（ＲＡＭ３）１２５に識別フラグが格納されたときにも、他の記憶部に識別フラグが格納された場合と同様に、出力信号が出力される。この出力信号はＲＥＡＤＹ信号として論理ＬＳＩ１１に供給されるとともに、各ＳＤＲＡＭチップ１２のＳＲフリップフロップ３２の他方の入力にも供給される。ＳＲフリップフロップ３２は、ＲＥＡＤＹ信号を受けてその出力をローレベルに変化させる。これにより、ＳＲフリップフロップ３２に接続されたスイッチ３３がオフし、各記憶部１２５へのクロック供給が阻止される。即ち、ＳＲフリップフロップ３２及びスイッチ３３は、クロック阻止回路として動作する。こうして、クロック供給が停止する結果、識別フラグ記憶回路１２１の記憶内容が確定される。識別フラグが格納される記憶部１２５が、ＳＤＲＡＭチップ１２毎（各層毎）に異なるため、各ＳＤＲＡＭチップ１２に固有の識別番号を付与したことに等しい状態となる。

論理ＬＳＩ１１は、ＲＥＡＤＹ信号を受けると、全てのＳＤＲＡＭチップ１２に識別フラグが適切に格納されたと判断し、自己認識モードからエグジットする。

図７に、Ｎ＝１６の場合の、各部の信号波形図を示しておく。

その後、識別フラグ記憶回路１２１に格納された識別フラグ（ここでは、出力信号Ｏではなく、スイッチ制御信号Ｑ）は、ＣＳ−ＤＱデコーダー回路１２２に供給される。第ｎのＳＤＲＡＭチップ１２では、Ｑ（ｎ−１）がハイレベルであり、他のＱがローレベルである識別フラグが、ＣＳ−ＤＱデコーダー回路１２２に供給される。

ＣＳ−ＤＱデコーダー回路１２２は、例えば、図８に示すように複数のオア回路により構成され、その出力は、チップ選択制御ピン及びデータピン（ピン制御回路１２３）の制御に用いられる。ピン制御回路１２３に含まれるスイッチ（ＳＷ）は、例えば、図６に示すように構成される。

図８から理解されるように、第１乃至第８のＳＤＲＡＭチップ１２では、Ｑ（０）〜Ｑ（７）のいずれがハイレベルであり、他のＱがローレベルなので、ＣＳ，ＣＫ，ＣＫＢ及びＣＫＥとして、ＣＳ０，ＣＫ０，ＣＫＢ０及びＣＫＥ０が選択される。また、第９乃至第１６のＳＤＲＡＭチップ１２では、Ｑ（８）〜Ｑ（１５）のいずれがハイレベルであり、他のＱがローレベルなので、ＣＳ，ＣＫ，ＣＫＢ及びＣＫＥとして、ＣＳ１，ＣＫ１，ＣＫＢ１及びＣＫＥ１が選択される。

また、同様の理由により、各ＳＤＲＡＭチップ１２において、３２ビットのデータ信号ＤＱ０〜ＤＱ３１のために、８系統のＤＱバスのうちの一系統が選択される。

以上説明したように、本実施の形態に係る積層型半導体装置では、積層された半導体チップにそれぞれ異なる識別番号を割り振ることができ、そのことを、第１の半導体チップの下層側から（即ち、論理ＬＳＩ１１により）検出することができる。しかも、本実施の形態に係る積層型半導体装置では、インクリメント回路のような演算を行う必要がないため、その構成が簡易である。

次に、図９を参照して、本発明の第２の実施の形態に係る半導体装置について説明する。

図９の半導体装置は、８個のＳＤＲＡＭチップを積層したものである。第１の実施の形態に係る半導体装置に比べて積層されるＳＤＲＡＭチップの数が半分なので、各ＳＤＲＡＭチップが備えるＲＡＭの数も半分になっている。動作については、第１の実施の形態に係る半導体装置と同様であるので、その説明を省略する。

図９の半導体装置を構成するために、第１の実施の形態に係る半導体装置に用いられるＳＤＲＡＭチップとは異なる、即ち、第２の実施の形態の半導体装置専用のＳＤＲＡＭチップを用意してもよい。しかしながら、本発明によれば、第１の実施の形態の半導体装置に用いられるＳＤＲＡＭチップを用いて、図９の半導体装置を構成することができる。

即ち、前工程と後工程との間で行われる中間工程において、必要な箇所にのみ表面バンプを形成することで、第１の実施の形態に用いられるＳＤＲＡＭチップを用いて図９の半導体装置を構成することができる。換言すると、第１の実施の形態に用いられるＳＤＲＡＭチップは、中間工程において、貫通電極の各々の一方の端部に、接続バンプ（又は絶縁膜）を選択的に形成可能にしたことで、図１の半導体装置用の第１の仕様と、図９の半導体装置用の第２の仕様とに切り替えることができる。これはまた、前工程が終了した状態（ウエハー状態）のＳＤＲＡＭチップが汎用品として出荷できることを意味している。

以上本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、種々の変形、変更が可能である。例えば、積層される半導体チップは、ＳＤＲＡＭチップに限らず、他の半導体チップであってもよい。また、積層される半導体チップの数Ｎは、任意に選択することができる。

１１ 論理ＬＳＩ
１１１ 電源回路
１１２ クロックジェネレーター
１１３ 論理制御回路
１１４ 入出力回路
１２ ＳＤＲＡＭチップ
１２１ 識別フラグ記憶回路
１２２ ＣＳ−ＤＱデコーダー回路
１２３ ピン制御回路
１２４ 貫通電極
１２５ 記憶部（ＲＡＭ）
２１ シリコン基板
２２ デバイス・配線層
２２１ 配線層
２２２ ビア
２３ 保護層
２５ 表面バンプ
２６ 裏面バンプ
２７ 保護層
３１ １ショットパルス発生器（ＰＵＰ）
３２ ＳＲフリップフロップ
３３ スイッチ
３４ インバーター

Claims (6)

1. 積層された第１乃至第Ｎ（Ｎ：２以上の整数）の半導体チップを備え、
   前記第１乃至第Ｎの半導体チップは同一の構成を有し、
   前記第１乃至第Ｎの半導体チップの各々は、第１乃至第Ｎの記憶部を有する識別フラグ記憶回路と、該識別フラグ記憶回路に接続される複数の貫通電極とを有し、
   前記複数の貫通電極の各々は、前記第１乃至第Ｎの半導体チップに共通に入力されるクロックに応じて、第ｎ（ｎ：１，２，・・・，Ｎ）の半導体チップの第ｎの記憶部に、積層順に従って識別フラグが順次格納されるように、かつ、第Ｎの半導体チップの第Ｎの記憶部に識別フラグが格納されたことを第１の半導体チップの下層側から検出できるように、下層側に対して接続され又はマスクされている、
   ことを特徴とする半導体装置。
2. 前記第１乃至第Ｎの半導体チップの各々では、第１乃至第Ｎ−１の記憶部の出力側にそれぞれ第１のスイッチを介して接続される貫通電極に、第２乃至第Ｎの記憶部の入力側がそれぞれ第２のスイッチを介して接続されており、
   第ｎの半導体チップでは、第ｎの記憶部の入力側に接続される貫通電極が下層側に対して接続され、第ｎの記憶部以外の記憶部の入力側に接続される貫通電極が下層側に対してマスクされ、第Ｎの記憶部の出力側に接続される貫通電極が下層側に対して接続されている、
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記第１乃至第Ｎの半導体チップの各々は、第Ｎの記憶部の出力側にスイッチを介して接続される貫通電極に接続され、前記第Ｎの半導体チップの前記第Ｎの記憶部に識別フラグが格納されたことを検出して、前記識別フラグ記憶回路へ供給されるクロックを阻止するクロック阻止回路を備えることを特徴とする請求項１又は２に記載の半導体装置。
4. 第１乃至第Ｎの記憶部を有する識別フラグ記憶回路と、
   第１の記憶部の入力側及び第１乃至第Ｎの記憶部の出力側にそれぞれ接続される第１のスイッチにそれぞれ接続される貫通電極と、を備え、
   第２乃至第Ｎの記憶部の入力側が、第１乃至第Ｎ−１の記憶部の出力側に接続された貫通電極にそれぞれ第２のスイッチを介して接続されている、
   ことを特徴とする半導体チップ。
5. 前記貫通電極の端部の一方に、接続バンプを選択的に形成可能にしたことを特徴とする請求項４に記載の半導体チップ。
6. 積層された第１乃至第Ｎ（Ｎ：２以上の整数）の半導体チップに共通に入力されるクロックに応じて、第ｎ（ｎ：１，２，・・・，Ｎ）の半導体チップの第ｎの記憶部に、積層順に従って識別フラグを順次格納する工程と、
   第Ｎの半導体チップの第Ｎの記憶部に識別フラグが格納されたことを外部に通知する工程と、
   を含む半導体装置の識別フラグ格納方法。

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