JP2011517360A - 記憶回路スタックの製造方法と記憶回路のアドレス方法、及び対応するスタックと装置 - Google Patents

記憶回路スタックの製造方法と記憶回路のアドレス方法、及び対応するスタックと装置 Download PDF

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Abstract

本発明は複数の記憶回路から成るスタックの製造方法（１０）に関し、少なくとも２つの記憶回路の有効性をテストする段階（１４）を含む。この方法は、各記憶回路を構成する段階（１８）を含み、この段階では、スタック内の各記憶回路の構成装置に、スタック内の記憶回路に割り当てられた識別子に関する情報と、記憶回路の有効性テストの結果に関する情報とを書き込む（１１０）。本発明はまた、記憶回路をアドレスする方法と、記憶回路スタック、及びスタックを含む電子装置に関する。
【選択図】 図２

Description

本発明は、記憶回路スタックの製造方法と、記憶回路スタック内の記憶回路をアドレスする方法に関する。
本発明はさらに、記憶回路スタックと、対応する電子装置に関する。
記憶回路は様々な電子装置に用いられ、例えばＩＣカードやＵＳＢ、ドングルなどの電子オブジェクトや電子トークンなどに含まれる。
周知のように、複数のメモリ・チップまたは複数の記憶回路から成るスタックを用いることで、スタックの総容量は個々のメモリ・チップまたは記憶回路の容量を合わせた総容量に相当する。
さらに周知のように、スタック外部の、マイクロプロセッサまたは論理装置からスタック内の記憶回路にアクセスし、選択したスタックの記憶回路に新しいデータを書き込んで保存、または保存したデータの読み込みをする。
特許文献１は、スタック内の複数の記憶回路から、１つの記憶回路を選択する方法を開示している。
記憶回路の選択は、記憶回路に記憶ビットを付加することで行う。特に記憶ビットは「チップ・セレクト」と呼ばれ、記憶回路の入力に付加される。複数の記憶回路のすべてのチップ・セレクト入力は、それぞれ電気的に連結されている。チップ・セレクト入力には特定の値が付与され、その値に基づいて複数の記憶回路の中から１つの記憶回路を認識する。
欧州特許出願第1７３６９９４号公報
本発明は、上記の先行技術に代わる、記憶回路スタックの製造方法を提供することを目的とする。この製造方法は、少なくとも２つの記憶回路の有効性をテストする過程を含む。
本発明によると、記憶回路スタックの製造方法は、少なくとも１つの記憶回路を構成する段階を含む。この段階は、スタック内の各記憶回路の装置に、記憶回路の識別子、及び記憶回路の有効性テストの結果に関する情報を書き込む段階を含む。
本発明の要点は、各記憶回路にマーキングし、スタック内の複数の記憶回路から１つの記憶回路を区別し、使用前に記憶回路の有効性を識別することにある。
記憶回路を構成する過程において、記憶回路内のメモリの特定の部分にマーキングする。そしてそのマーキングに基づき、動作過程で、スタック内の各記憶回路が有効か無効かを認識する。
本明細書中における「記憶回路有効性テスト」は、１つもしくは複数の外部のデータを保存するために用いる記憶回路内のメモリ部分に関する。
本発明の製造方法では、後に使用されるスタックの一部を構成するいかなる記憶回路への物理的、論理的アクセスも可能である。
本発明における記憶回路の製造方法は、上記の先行技術で述べた方法とは異なる、複数の記憶回路から１つの記憶回路を選択する方法である。
先行技術による記憶回路の製造においては、記憶回路のメモリ自体に、記憶回路の「チップ・セレクト」入力の選択のための論理値を書き込み、スタック内の複数の記憶回路の中から１つの記憶回路を認識する。
本発明においては、スタック製造中に、記憶回路のメモリ部分とは異なる特定の装置内に論理値を書き込むように設定する。
本発明における記憶回路スタックは、１つもしくは複数の無効な記憶回路を含み、スタック内の各記憶回路の有効性テストの結果に制限されず操作を行うことができる。
上記の従来技術と比較して、本発明の記憶回路スタックは、１つもしくは複数の有効な記憶回路のみではなく、１つもしくは複数の無効な記憶回路から構成される。先行技術とは異なり、有効・無効なすべての記憶回路をスタック内に含むことができ、テストで無効とされた回路であっても、スタック製造に用いられる。そのため、有効な記憶回路のみを選択する段階を踏むことなく、スタックを構成する。
本発明はスタック製造を効率化すると同時に、スタック内の記憶回路を認識し選択するための新しい方法を提供する。
また、本発明は記憶回路スタック内の記憶回路をアドレスする方法に関する。
本発明によると、その方法は、スタック内に記憶回路を構成する装置において、スタック内の記憶回路の識別子に関する情報とアドレス情報とを比較する段階と、アドレス情報が識別子に関する情報と一致する場合、記憶回路の有効性テストの結果に関する情報を読み込む段階とを含む。
記憶回路は、記憶回路に特定の印または識別子によってマーキングされる。印はスタックの一部分である記憶回路を識別するために用いられる。
アドレス情報の少なくとも一部分が、記憶回路の識別子と一致し、アドレスがスタック内の特定の記憶回路を認識すると、記憶回路の有効性に関する情報が読み出される。
記憶回路の有効性に関する情報は、識別子が認識した記憶回路のメモリ部分が有効か否かを表す。つまり、メモリが不良であるか否かを表す。
最後に、本発明は記憶回路スタックに関し、より詳しくは、少なくとも２つの記憶回路を含み、１つの記憶回路がもう一方の記憶回路に積み重なるスタックに関する。
本発明によると、各記憶回路は記憶回路をスタック内に構成するための装置を含み、その装置はスタック内の記憶回路の識別子と、記憶回路の有効性テストの結果に関する情報を保存するための手段を有する。
記憶回路を構成する装置は、記憶回路の内部及び外部でもありうる。その装置は製造過程で、記憶回路に連結し、記憶回路の構成部分となることもできる。
このように、記憶回路は本来のメモリとは別に、記憶回路内もしくは記憶回路外部の装置に連結した、記憶回路をスタック内に構成するための装置を含む。構成装置は、初めにスタックを構成する複数の記憶回路の内の１つを認識、もしくはマーキングし、次に、記憶回路内のメモリの有効性を知るために用いられる。
構成装置は、記憶回路の構成モードでは書き込みのために用いられ、動作モード、即ち、読み込み及び／書き込みの操作時に、記憶回路のメモリをアドレスする前に記憶回路のメモリ部分を読み込みのために用いられる。
記憶回路の有効性に関する情報が、記憶回路内のメモリが正しく機能しているか否か示し、それにより記憶回路の有効性が決定される場合もあれば、そうでない場合もある。
本発明は、テストで無効とされた記憶回路であっても用いることができるので、より早く、コストをかけず記憶回路を製造することができ、スタック製造の効率性を向上する。
本発明の実施例による、記憶回路スタックを製造する方法を簡潔に示したフローチャート。 図１に示した製造方法により製造したスタックの概略図。 図２に示したスタック内の各記憶回路に含まれる、記憶回路を構成するための装置の図。
図１は、記憶回路スタックの製造方法１０の実施例を示したフローチャートである。記憶回路の各スタックは、積み上げたウェハ内の複数の記憶回路で構成される。
ウェハはシリコン素材の薄板であり、同時にエッチングされたいくつかの記憶回路から成る。一般的に、ウェハは、その３次元構造と各記憶回路の構成により、２、３万個にも及ぶ記憶回路を含む。
製造方法１０が適応可能な記憶回路として、ＥＥＰＲＯＭ、ＲＯＭ、フラッシュ・メモリ、ＦＥＲＡＭ、ＭＲＡＭなどの不揮発性メモリが挙げられる。もちろんこれらに限定はされない。
本実施例によれば、製造方法１０は、使用する各ウェハを準備する段階１２を含み、例えば、ウェハを形成する記憶回路の数と同数のスタックを形成する。
記憶回路スタックを形成するウェハはすべて同一であり、直接重ね合わせることができる。そのため、複数の記憶回路の入力端子及び／または出力端子を一致させるためには、ウェハを移動し他のウェハと合わせることが必要である。
ウェハの各記憶回路は、デカルト座標などの座標に基づいてウェハ内でマーキングされる。
第一に、ウェハを準備する段階１２の間に、ウェハ内のすべての記憶回路のメモリ部分が、操作時に有効であるか否かを、テスタがテストする（１４）。このようなテストの一部もしくはすべては、スキャンやＢＩＳＴ（ビルトイン・セルフテスト）と呼ばれるセルフテスト装置を介して実行し、自動的に記憶回路の有効性を検証する。
セルフテストは、記憶回路の外部で実行する。つまり、このような外部装置から、既定値を送信する信号を、少なくとも数個のメモリ・アドレスの入力信号として発生させ、そしてテストした各アドレスの出力信号として、保存した既定値を読み出すことが可能である。
テストでは例えば、書き込み中に、既定パターンに沿って、各メモリ・アドレスの入力信号として既定のテスト値を記憶回路の入力端子に送り、そして読み出された値と書き込まれた値とを比較する。もし読み出した情報が、記憶回路のメモリ部分のアドレスに書き込んだ情報と一致するならば、テストした記憶回路は有効である。ただし、読み出した情報が１つでも一致しない場合は、記憶回路は無効である。
本発明の製造方法は、例えば「３Ｄ ＳＩＰ」と呼ばれる３Ｄシステム・イン・パッケージなどの技術を用いて、３次元構造ウェハで積み上げたシリコン物質を製造する技術に適合している。「３Ｄ ＳＩＰ」方法は、ウェハを一列に揃え合わせることで、ウェハのスタックを重ね合わせて固定する。ウェハは、ウェハを構成する複数の記憶回路から成るスタックの中の１つの段である。
記憶回路をテストし有効である場合、即ち、正しく動作している場合、例えば「１」など、１ビットにコード化された所定値が記憶回路に付与される。もしテスト結果が無効であった場合、即ち、誤って動作している場合、例えば「０」など、１ビットにコード化された異なる所定値が付与される。このようなテストは、記憶回路から成りスタックを構成するウェハ毎に繰り返される。
ウェハ内の記憶回路の有効性テストの終了時には、テスタは、ウェハのすべての有効性テストの結果に関する電子画像を保存する。そのためにテスタは、テスタ内のメモリもしくは外部のテスタによりアクセス可能なメモリに、有効な記憶回路と無効な記憶回路のデカルト座標を有する。
保存した電子画像は、ウェハ内の記憶回路のデカルト座標によって記憶回路の有効、無効を識別する。記憶回路の有効、無効は、テスタ内のメモリまたはテスタと接続するメモリで認識される。
ウェハのテストの後、テスタは、内部メモリまたはテスタがアクセス可能な外部メモリに、すべての記憶回路の有効・無効の状態を３次元（３Ｄ）の電子画像で保存する。すべてのウェハの各記憶回路は、スタック内での製造順位の数によってテストされ認識される。
例えば電子マッピング・データ・ログ（E−マッピング・データ・ログ）で示された３Ｄ画像は、公知のテスタ装置のものと互換性がある。そのため、出来上がった３Ｄ画像を、その後各スタック内の記憶回路を構成するときに変換する必要がない。
そして、準備段階１２のうち、各ウェハをテストする段階を終えると、記憶回路に穴を開ける段階１６で、記憶回路に穴を形成する。穴は、データやアドレス、記憶回路の選択（チップ・セレクト）の入力端子、そして記憶回路を供給する少なくとも二つのターミナル部分といった記憶回路の各接続ピン部分に形成される。
記憶回路に穴を開ける段階１６では、記憶回路を構成する装置や、製造中のスタック内の記憶回路の識別子情報に関する、１つもしくは複数の入力端子にも穴を形成する。
加えて、記憶回路に穴を開ける段階１６では、製造中のスタック内のウェハの段数に基づいて、セルフテスト装置にも穴を形成する。つまり、セルフテスト装置の穴は、スタック内における記憶回路の位置に応じてコード化される。
記憶回路を構成する装置によって、装置が連結する記憶回路を選択することが可能になる。そして、形成した穴を通じ、製造中のスタック内のウェハに含まれる各記憶回路の構成装置に物理的にアクセスすることができる。
構成装置は、例えば記憶回路内に含まれる。構成装置は、ウェハ内に記憶回路を製造中に組み込んだハードウェアと対応させることもできる。
さらに、記憶回路に穴を開ける段階１６では、各記憶回路上の構成装置と、有効性テストの結果に関する情報のための１つもしくは複数の入力端子に穴も形成する。
本発明の様々な実施例においては、ウェハ内の記憶回路に穴を開ける段階は、記憶回路のテストを実行する段階に先行することができる。
各ウェハ内の記憶回路をテストし穴を開ける準備段階が完了すると、スタック形成の段階は次のいずれかに移行する。
・準備段階を終えた、異なるウェハ内の記憶回路を、メモリ部分に形成した穴もしくは記憶回路の構成装置内の穴が一致するように積み重ねる段階。
・準備段階を終えた記憶回路の間に、例えば粘着物を貼り付けて、ウェハを固定する段階。
・シリコンをベースとする金属のような導電性物質を用いて、最上部のウェハからアクセス可能な、記憶回路のメモリ部分または構成部分の通り穴もしくは非通り穴を埋める段階。
・スタック内のウェハの物理アドレスデコードに応じて、接続するセルフテストを通じて電気導通をテストする段階。
前述の段階１２のステップを踏み、ウェハの準備段階を終えると、スタック内の各記憶回路の構成段階１８に移行する。
本発明によると、構成段階１８は、記憶回路の構成装置に、始めにスタック内の記憶回路の識別子に関する情報を、次に記憶回路の有効性テストの結果に関する情報を書き込む段階１１０を含む。
記憶回路内のメモリ部分の入力端子は、構成段階の書き込みに影響を受けない。記憶回路の構成装置のみが構成段階で影響を受ける、特徴的な部分である。
情報の書き込み自体も、例えば状態語の形態でプログラミングにより実行することができる。
各スタックの複数の記憶回路の識別子に関する情報は、テスタ内のメモリ、もしくはテスタからアクセス可能な外部メモリに保存された３次元構造の電子画像の形態で提供される。
同様に、各記憶回路の有効性テストの結果に関する情報もテスタ内のメモリ、もしくはテスタからアクセス可能な外部メモリに保存された３次元構造の電子画像の形態で提供される。
このように、スタック内の各記憶回路は、有効か無効であるかをテストし特定することが可能である。記憶回路の有効性状態を特徴として、スタック内の全ての記憶回路の中から１つの記憶回路を選択する。
本発明の記憶回路スタックの製造においては、記憶回路の内部、記憶回路と接続する外部のいずれかを修正する。それゆえ、各記憶回路のメモリ部分は維持され、ハードウェアの面やソフトウェアの面でも修正されることはない。
記憶回路の識別子と有効性テストの結果に関する情報は、各スタックに書き込まれ、続く段階１１２では、スタック内のすべての有効な記憶回路のメモリ容量を合わせた総容量に関する情報を書き込む。
段階１１２においては、有効であるすべての記憶回路の総容量に関する情報を、スタック内に含まれる有効な第一記憶回路の既定のメモリ・アドレス内に書き込む。スタックのメモリ・アドレスは例えば、記憶回路スタックからアクセス可能な第一アドレスであり、スタック独自の電子署名として設定されている。
構成段階を実行すると、ウェハ切断段階（図示しない）に移行し、記憶回路スタックを切断する。
テストの結果無効である記憶回路を含むスタックは、アクセス可能であるが不良品である。無効な記憶回路は構成段階においてアクセスを禁止され、その後のアクセス試行も無効化される。従ってスタックの生産効率は極めて向上する。
図２は、本発明のスタック製造方法で製造したスタック２０の概略図である。図２を参照し、記憶回路２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅ、２０Ｆ、２０Ｇ、２０Ｈを含むスタック２０の詳細を説明する。
本発明は既存もしくは将来的な規格に沿っている。その中でも現行規格であり、ＮＡＮＤメモリを外部からアドレスするいわゆるＪＥＤＥC規格を用いる。
ＪＥＤＥＣ規格は、対応するデータとアドレスとを多重送信する８つの出入力端子を備えたバス（データ・アドレス・バス）と、記憶回路の選択入力端子（チップ・セレクト“ＣＳ”またはチップ・イネーブル“ＣＥ”）と、制御論理に関する６つの入力端子、即ち読み込み許可ピンＲＥ、書き込み許可ピンＷＥ、書き込み禁止ピンＷＰ、レディ／ビジー情報ピンＲＢ、アドレス・ラッチ・イネーブル・ピンＡＬＥ、そしてコマンド・ラッチ・イネーブル・ピンＣＬＥ、そして２つのアース端子（もしくは接地端子ＧＮＤ）と２つの供給電圧（Ｖｃｃ）とを含む４つのピンを備える。
供給電圧は５ボルト、３ボルト、もしくは１．８ボルトである。ただし供給電圧はこれらの電圧値に限らない。
記憶回路２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅ、２０Ｆ、２０Ｇ、２０Ｈを含むスタック２０は、ウェハを切断して形成する。各記憶回路はウェハを切断し、スタック２０内に段を構成することで形成する。
図２に示した記憶回路２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅ、２０Ｆ、２０Ｇ、２０Ｈの破線の左側は、記憶回路の機能部分、つまり本来のメモリ部分である。
スタックの最下層にある２０Aを除く各記憶回路のメモリ部分は、各接続ピン部分の穴２２、２４、２６、２８、２１０を通じて入力端子を構成し、
− アドレス・バスのアドレス入力端子Ａｄｄｒｅｓｓと、
− データ・バスのデータ入力端子Ｄａｔａと、
− 記憶回路選択のためのチップ・セレクト入力端子ＣＳと、
− 記憶回路の第一電源端子であるＧＮＤ入力端子と、
− 記憶回路の第二電源端子であるＶｃｃ入力端子と、を含む。
上部記憶回路２０Ｈのメモリ部分の入力端子である、アドレス入力端子Ａｄｄｒｅｓｓ、データ入力端子Ｄａｔａ、チップ・セレクト入力端子ＣＳ、ＧＮＤ入力端子、そしてＶｃｃ入力端子は、記憶回路２０Ｈの下に位置する記憶回路２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅ、２０Ｆそして２０Ｇのそれぞれの入力端子と電気的に接続される。
記憶回路２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅ、２０Ｆ、２０Ｇ、２０Ｈの入力端子は共通入力端子ＣＳを介して結合して１つのメモリを形成し、スタックを形成する。共通入力端子ＣＳには固有の論理値が割り当てられる。
本発明は従来技術と異なり、共通入力端子ＣＳを介してスタック内で選択される記憶回路の論理値は、変更されることはない。
破線の右側の部分は、記憶回路２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅ、２０Ｆ、２０Ｇ、２０Ｈの構成装置に関係する部分である。
各記憶回路は、スタック内で位置する段数の値によって示される。それゆえ、例えばスタック２０内の上部記憶回路２０Ｈは、８つの記憶回路のうち、「７」もしくは２進法で「１１１」の記憶回路である。さらに、下部記憶回路２０Ａは「０」もしくは２進法で「０００」の記憶回路である。
７つの記憶回路２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅ、２０Ｆ、２０Ｇ、２０Ｈは、記憶回路に穴を開ける段階１６で構成装置に形成した少なくとも１つの穴と、少なくとも１つの入力端子とを含む。入力端子は、第一にスタック内の記憶回路の識別子と、第二に記憶回路の有効性テストの結果に関する情報に共有及び／または専用に用いられる。
構成装置を通じた穴は、スタック２０内の各記憶回路の段と連結する。
図３を参照して、各種の入力端子をより詳細に説明する。
クロック信号ＣＬＫの第一入力端子は、すべての記憶回路２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅ、２０Ｆ、２０Ｇ、２０Ｈの構成装置に共通である。それゆえ、上部記憶回路２０Ｈは、構成装置において、穴２１２、２１４、２１６、２１８、２２０、２２２、２２４、２２６と、導電性入力端子２２８とを含む。穴２１２、２１４、２１６、２１８、２２０、２２２、２２４、２２６を通じて、スタック内の記憶回路２０Ｈより下に位置する記憶回路の識別子の情報に共有及び／または専用に用いる少なくとも１つの入力端子と、記憶回路２０Ｈ以下の記憶回路の有効性テストの結果に関する情報に共有及び／または専用に用いる少なくとも１つの入力端子とに物理的にアクセスすることが可能である。
例えば、スタック２０内の１段目に位置する記憶回路２０Ａは、穴を有さないが、スタックの上部からアクセス可能な２つの入力端子を有する。１つは、クロック信号入力端子ＣＬＫであり、もう１つはシリアル入力端子ＳＩ０（シリアル入力端子番号０）である。クロック信号入力端子ＣＬＫとシリアル入力端子ＳＩ０は、下部記憶回路２０Ａの構成装置を構成するために必要である。より詳しくは、クロック信号入力端子ＣＬＫはクロック信号を構成装置に送信するために用い、シリアル入力端子ＳＩ０は、初めに１段目の記憶回路２０Ａの識別子を、次に記憶回路２０Ａの有効性テストの結果をパラメータ化するために用いられる。
スタック２０内の２段目に位置する記憶回路２０Ｂは、スタック２０の上部から、１段目の記憶回路２０Ａの２つの入力端子であるクロック信号入力端子ＣＬＫとシリアル入力端子ＳＩ０を接続するための２つの穴を含む。さらに、３つの入力端子であるクロック信号入力端子ＣＬＫと、シリアル入力端子ＳＩ０と、シリアル入力端子ＳＩ１とを含み、２段目の記憶回路２０Ｂの構成装置を構成する。
スタック２０内の３段目に位置する記憶回路２０Ｃは、スタック２０の上部から、２段目の記憶回路２０Ｂの３つの入力端子であるクロック信号入力端子ＣＬＫ、シリアル入力端子ＳＩ０及びＳＩ１を接続するための３つの穴を含む。さらに、４つの入力端子であるクロック信号入力端子ＣＬＫと、シリアル入力端子ＳＩ０、ＳＩ１、そしてＳＩ２とを含み、３段目の記憶回路２０Ｃの構成装置を構成する。
同様に、スタック２０内の８段目に位置する、最後の記憶回路２０Ｈは、スタック２０の上部から、記憶回路２０Ｈ以下の記憶回路２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅ、２０Ｆ、２０Ｇの８つの入力端子であるクロック信号入力端子ＣＬＫ、シリアル入力端子ＳＩ０からＳＩ６を接続するための８つの穴を含む。そして９つの入力端子であるクロック信号入力端子ＣＬＫと、シリアル入力端子ＳＩ０からＳＩ７とを含み、８段目の記憶回路２０Ｈの構成装置を構成する。
穴２１２、２１４、２１６、２１８、２２０、２２２、２２４、２２６は導電性材料を備え、各記憶回路のメモリ部分の入力端子と構成装置の入力端子とを、電気的にアクセス可能にする。
入力端子は、３次元座標の１つに沿って、高さ「Ｚ」で短絡する。それゆえ、入力端子を接続するために金属中で再ルーティングする技術は必要ではない。
スタック２０内の各記憶回路は、構成装置において２つの入力端子を含み、１つは記憶回路の構成のために構成装置と接続し、導電性入力端子を通じてスタック２０の上部からアクセスが可能である。
クロック信号入力端子ＣＬＫである第一入力端子は、８つの全ての記憶回路２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅ、２０Ｆ、２０Ｇ、２０Ｈのそれぞれの構成装置において共通であり、スタック２０の外部からアクセス可能である。
シリアル入力端子ＳＩである第二入力端子は、各記憶回路の構成装置に固有のものであり、スタック２０の外部からアクセス可能である。それゆえ、最下部の１段目に位置する記憶回路２０Ａは、シリアル入力端子ＳＩ０を、２段目の記憶回路２０Ｂはシリアル入力端子ＳＩ１を、３段目の記憶回路２０Ｃはシリアル入力端子ＳＩ２を、４段目の記憶回路２０Ｄはシリアル入力端子ＳＩ３を、５段目の記憶回路２０Ｅはシリアル入力端子ＳＩ４を、６段目の記憶回路２０Ｆはシリアル入力端子ＳＩ５を、７段目の記憶回路２０Ｇはシリアル入力端子ＳＩ６を、８段目の最後の記憶回路２０Ｈはシリアル入力端子ＳＩ７を含む。
最終段の記憶回路２０Ｈからのみアクセス可能なシリアル入力端子ＳＩ７は、入力端子２２８により作動する。そのため、最終段の記憶回路２０Ｈはシリアル入力端子ＳＩ７用に、記憶回路２０Ｈを貫通する穴を持たない。
８つの記憶回路２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅ、２０Ｆ、２０Ｇ、２０Ｈは例えば、１ギガバイトの各々同一のメモリ容量を有する。スタック２０はスタック２０内の有効な記憶回路の段数に応じて０から８ギガバイトの総容量を有する。
スタック２０の総容量が決定すると、その情報はメモリ部分の所定のメモリ領域またはページに書き込まれ保存される。例えば、スタック内の最下部のメモリ・ブロックで有効な第一記憶回路はページ０である。
メモリ・ブロックは、例えば従来技術であるボンディング技術を用いて缶に入れられ、少なくとも記憶回路２０Ｈのメモリ部分の入力端子へのアクセスを可能なままにする。スタックを含む缶は、例えばマイクロプロセッサや論理処理装置と結合することができ、メモリ・ブロックとして用いられる。
提示した実施例によると、破線の右側に位置する、記憶回路の構成装置の部分は、メモリ・ブロック外部からのアクセスは不可能になる。それゆえ記憶回路の識別子に関する情報や、記憶回路の有効性テストの結果に関する情報は、製造過程で設定されると一切修正されない。つまり各記憶回路の識別子と有効性テストの結果の値は固定される。
しかし、他の実施例によれば、破線の右側に位置する、記憶回路の構成装置の部分は、メモリ・ブロックの外部からアクセスがしにくい。それゆえ、記憶回路の識別子に関する情報及び／または記憶回路の有効性テストの結果に関する情報は、設定された後、動的に修正されうる。
図３に関連して、各記憶回路２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅ、２０Ｆ、２０Ｇ、２０Ｈは、例えば記憶回路内のメモリ部分とは異なる部分を含み、スタック２０内の記憶回路を構成する装置３０を構成する。
記憶回路を構成する装置３０は、２つの入力端子を含み、１つはクロック信号入力端子ＣＬＫの第一入力端子３２と、もう１つは記憶回路専用のシリアル入力端子ＳＩｉの第二入力端子３４である。「ｉ」は、スタック２０内で記憶回路が位置する段数に対応する。
記憶回路を構成する装置３０は、直列シフト・レジスタ３６と、状態語を書き込む装置３１０と、状態語のメモリ空間３１４とを含む。
直列シフト・レジスタ３６は、４つのレジスタ段階３６１、３６２、３６３、３６４を含む。レジスタ段階の数は、記憶回路の識別子と記憶回路の有効性テストの結果に関する情報のコード化に必要であるビット数と同一である。
クロック信号専用の第一入力端子３２は、４つのすべてのレジスタ段階３６１、３６２、３６３、３６４に共通であり、直列シフト・レジスタ３６における保存の時間調整をする。
クロック信号専用の入力端子とは別に、３つの第一段階３６１、３６２、３６３のそれぞれは入力端子（一段のみ示す）と、第一段階３６２、３６３、３６４と接続し入力端子を引き継ぐ出力端子（図示しない）と、第一段階の入力端子におけるビット値を提供するもう１つの出力端子３１６１、３１６２、３１６３、３１６４を含む。
クロック信号ＣＬＫが送信されるごとに、ある段階の入力端子の値はその段階の出力端子で複製される。入力端子ＳＩｉのビット・ストリームのビット値は、直列シフト・レジスタ３６内で、段階から段階へと広まる。
クロック信号ＣＬＫの最初のパルスでは、第一段階３６１は入力端子３４ＳＩｉに位置するビット・ストリームの第一ビット値を記録し、その値を第二段階３６２が利用可能な出力として出力端子３１６１に提示する。
クロック信号ＣＬＫの２回目のパルスでは、第二段階３６２は第一段階３６１からの、ビット・ストリームの第一ビット値を記録し、第三段階３６３が利用可能な出力として出力端子３１６２に提示する。同時に、第一段階３６１は、入力端子３４ＳＩｉからのビット・ストリームの第二ビット値を記録し、第二段階３６２が利用可能な出力として出力端子３１６１に提示する。
クロック信号ＣＬＫの３回目のパルスでは、第三段階３６３は第二段階３６２からのビット・ストリームの第一ビット値を記録し、第四段階３６４が利用可能な出力として出力端子３１６３に提示する。同時に、第二段階３６２は第一段階３６１からの、ビット・ストリームの第二ビット値を記録し、第三段階３６３が利用可能な出力として出力端子３１６２に提示する。並行して、第一段階３６１は入力端子３４ＳＩｉからの、ビット・ストリームの第三ビット値を記録し、第二段階３６２が利用可能な出力として出力端子３１６１に提示する。
クロック信号ＣＬＫの４回目のパルスの終わりに、第四段階３６４は第三段階３６３からの、ビット・ストリームの第３ビット値を記録し、第四段階３６４が利用可能な出力として出力端子３１６４に提示する。同時に、第三段階３６３は第二段階３６２からの、ビット・ストリームの第二ビット値を記録し、第四段階３６４が利用可能な出力として出力端子３１６３に提示する。並行して、第二段階３６２は第一段階３６１からの、ビット・ストリームの第三ビット値を記録し、第三段階３６３が利用可能な出力として出力端子３１６２に提示する。さらに並行して、第一段階３６１は、入力端子３４ＳＩｉからのビット・ストリームの第四ビット値を記録し、第二段階３６２が利用可能な出力として出力端子３１６１に提示する。
直列シフト・レジスタの各段階は、記憶回路の識別子に関する情報のコードまたは記憶回路の有効性テストの結果に関する情報のコードの一部を２進値で一時的に記憶する。
以上のように、少なくとも１つのメモリ・アドレス・ビットが、各記憶回路のメモリ部分をアドレスするために備えられる。
スタック内の記憶回路の識別子に関する情報は、記憶回路の論理的及び／または物理的な段数を２進値で示す。この情報は、メモリ部分に固有のアドレスに付加する、少なくとも１つのアドレス・ビットにコード化される。
スタック２０は、８段の記憶回路を含み、記憶回路の識別子に関する情報は、例えば付加的な３つのアドレス・ビットにコード化される。例えば、４回のクロック・パルスの終わりにおいて、第一段階３６１は第三アドレス・ビットＡ３の値を、第二段階３６２は第二アドレス・ビットＡ２の値を、第三段階３６３は、第一アドレス・ビットＡ１の値を記録する。
記憶回路の有効性テストの結果に関する情報は、少なくとも１ビットにコード化される。
レジスタ３６の最終段階３６４で一時的に保存した、記憶回路の有効性テストの結果は、１ビットでコード化することができる。例えば、４回のクロック・パルスの後、第四段階３６４は、記憶回路の有効性テストの結果に関するビット値を記録する。例として、ビット値「１」の場合、記憶回路は有効であり、値が「０」である場合、無効である。
レジスタ３６の最後の段階３６４は、入力端子３８を介して、状態語を書き込む装置３１０と接続し、クロック信号ＣＬＫを送信する。
状態語を書き込む装置３１０は、クロック信号ＣＬＫの４回目のパルスを検出する。装置３１０は、状態語のメモリ部分３１４に接続する出力端子３１２において、クロック信号ＣＬＫの４回目のパルスの検出を示す信号を発生させる。
状態語のメモリ空間３１４は、記憶回路のメモリ部分内の所定のメモリ領域もしくはページであることが好ましい。このメモリ領域は、記憶回路外からのデータを保存するために用いる記憶回路のメモリ部分とは独立している。
状態語のメモリ空間３１４は、直列シフト・レジスタ内における段数と同じ数のメモリ・セル３１４１、３１４２、３１４３、３１４４を含む。メモリ・セル３１４１、３１４２、３１４３、３１４４は、いわゆる検出入力端子で、状態語を書き込む装置３１０の出力端子３１２と接続する。各メモリ・セル３１４１、３１４２、３１４３、３１４４は、各々の入力端子を通じて、直列シフト・レジスタ３６の対応する段階３６１、３６２、３６３、３６４の出力端子３１６１、３１６２、３１６３，３１６４に接続する。クロック信号ＣＬＫの第４パルスが検出され、状態語を書き込むための装置３１０の出力端子３１２で検出信号を生成すると、各メモリ・セル３１４１、３１４２、３１４３、３１４４は、直列シフト・レジスタ３６の段階３１６１、３１６２、３１６３，３１６４のそれぞれの出力端子と接続する入力端子で利用可能な２進値を複製する。
各メモリ・セル３１４１、３１４２、３１４３、３１４４は、スタック内の記憶回路の識別子に関する情報の一部もしくは記憶回路の有効性テストの結果に関する情報の一部を構成する２進値を記憶する。
クロック信号ＣＬＫの４回目のパルスが検出されると、第一セル３１４１は、補助アドレスＡ３の第三ビット値を、第二セル３１４２は補助アドレスＡ２の第二ビット値を、第三セル３１４３は補助アドレスＡ１の第一ビット値を、第４セル３１４４は記憶回路のメモリの有効または無効ビットの値を保存する。
４つのメモリ・セル３１４１、３１４２、３１４３、３１４４は状態語を記憶し、例えばそれぞれに値を記憶している４つのバッファを構成する。これらの４つのメモリ・セル３１４１、３１４２、３１４３、３１４４は、構成段階を終えると固定されることが好ましく、例えば、４つの不揮発性フラッシュ・セルを構成する。
そのため状態語は、ビットをアドレスする従来の記憶回路に加え、記憶回路をアドレスするための情報項目を構成する４ビットを含む。
記憶回路のメモリの有効、無効を示すビットVの値を用いて、記憶回路を選択または非選択する。
スタック内に各記憶回路を構成する装置は、単純で付加的な論理回路を構成する。
他の実施例によると、スタック内に記憶回路を構成する装置は、ヒューズから成る回路で構成される。ヒューズの数は例えば、スタック内の記憶回路の識別子に関する情報や記憶回路の有効性テストの結果に関する情報をコード化するために必要なビットの数と同一である。電気的に閉じたヒューズは例えば２進値「０」であり、電気的に開いたヒューズは２進値「１」である。また、他の実施例によれば、逆の場合、つまり電気的に閉じたヒューズは例えば２進値「１」であり、電気的に開いたヒューズは２進値「０」である場合もある。
さらに、各記憶回路は、メモリ部分のアドレス比較器（図示しない）に加えて、構成部分に、付加的なアドレス・ビットまたはスタック内の記憶回路の識別子に関する情報のビットに関するアドレス比較器（図示しない）を含む。
同一のスタック内の複数の有効な記憶回路の識別子に関する情報は、連続した値であるという利点がある。つまり、スタック内で物理的に最も近く、有効な２つの記憶回路は、連続した値の識別子を有する。言い換えれば、１つもしくは複数の無効な記憶回路を挟んだ２つの有効な記憶回路は、アドレス・ホールまたは途切れがなく、続けてアドレスされる。少なくとも１つの有効な記憶回路があると、スタック内の無効な記憶回路の数に関わらず、記憶回路スタックは、１つまたは複数の有効な回路の連続的なアドレス平面を形成する。
状態語は、例えば最後の有効性テストなどのスタック構成段階の間に、記憶回路の各構成装置内に書き込まれる。最後の有効性テストは例えば、メモリ空間上の論理スキャンを通じて行われる。
テスタ内に記憶またはテスタからアクセス可能な情報は、記憶回路が有効、無効であるか、またスタック内における記憶回路の段数に応じて書き込まれる。
例えば、スタックの（底部から数えて）１段目の記憶回路２０Aは、シリアル入力端子ＳＩ０乃至ＳＩ７から成るシリアル・バスのシリアル入力端子ＳＩ０を用いて、４回のクロック・パルスの後、「Ａ３Ａ２Ａ１Ｖ」のニブルを介して設定される。ここで、有効ビットＶはニブルの最下位ビットである。１段目の記憶回路のメモリが有効であれば、ニブル「０００１」がこの順序で、１段目の記憶回路２０Ａの構成装置の４つのメモリ・セルに最初に書き込まれる。１段目の記憶回路のメモリが無効であれば、ニブル「００００」がこの順序で、１段目の記憶回路２０Ａの構成装置の４つのメモリ・セルに最初に書き込まれる。
１段目の記憶回路の構成装置が構成されると、他の７つの記憶回路の構成装置もまた同時に書き込まれる。しかし、構成装置に書き込まれた７つのニブルの値は構成中に上書きされ、書き換えられる。
次に、スタックの２段目の記憶回路２０Ｂは、シリアル・バスのシリアル入力端子１（ＳＩ１）を用いて、４回のクロック・パルスの後、ニブル「Ａ３Ａ２Ａ１Ｖ」を介して設定される。ここで、有効ビットＶはニブルの最下位ビットである。２段目の記憶回路２０Ｂのメモリと、１段目の記憶回路２０Ａのメモリが有効であれば、ニブル「００１１」がこの順序で２回目の書き込みの間に、２段目の記憶回路２０Ｂの構成装置の４つのメモリ・セルに書き込まれる。
２段目の記憶回路２０Ｂのメモリが無効で、１段目の記憶回路２０Ａのメモリが有効であれば、ニブル「００１０」がこの順序で２回目の書き込み時に書き込まれる。２段目の記憶回路２０Ｂの構成装置内における、ニブルの２回目の書き込み時に、１回目に書き込まれたニブルは更新される。１段目の記憶回路２０Ａの構成装置内における１回目の書き込み時に書き込まれたニブルは変化せず、ニブル「０００１」のままである。
一方で、１段目の記憶回路２０Ａのメモリが無効であり、２段目の記憶回路２０Ｂのメモリが有効であれば、２段目の記憶回路２０Ｂの構成装置の４つのメモリ・セルで、ニブル「００００」が確定される。これは、２段目の記憶回路２０Ｂが、スタックの下段から数えて最初の有効な記憶回路のアドレスを構成しているためである。
このようにして、スタックの１段目、２段目の記憶回路より上に位置する記憶回路の構成が続く。
スタック内の記憶回路の各構成装置の好的な実施例によると、機能モードでは作動しない。つまり、電気的にアクセス可能ではなく、メモリ・セルに書き込まれた状態語の値を変更することはできない。変更するためには、各記憶回路のメモリ部分に電気的に接続する、マイクロプロセッサまたは論理プロセッサ装置などの外部構成要素が、記憶回路の構成部分と繋がっていないことが必要である。必然的に、書き込まれた状態語の値は、スタックの外部から読み込みモード時にアクセス可能なままである。
他の実施例によると、スタック内の記憶回路の各構成装置は、機能モードにおいても作動する。つまり、電気的にアクセス可能であり、メモリ・セルに書き込まれた状態語の値を動的に変更することができる。変更するとき、各記憶回路のメモリ部分に電気的に接続する、マイクロプロセッサまたは論理プロセッサ装置などの外部構成要素は、記憶回路の構成部分と接続している。この点は例えば、書き込み及び／または読み込みモード時に過剰なストレスを受け、少なくとも１つの記憶回路が無効になったスタックにとって有利である。
このような実施例によれば、１つの記憶回路のメモリが無効になるとすぐ、スタックの電子署名もまた、有効なままの記憶回路のメモリ空間の総容量に相当する値に更新される。このようなモードでは、アドレス変換をし、機能モードで無効と認められた記憶回路をこれ以上アドレスしないことで各記憶回路を管理し、ソフトウェア的に考慮する必要があるスタックと接続する外部構成要素にアドレス・ホールが形成される。
それゆえ、スタック２０内の下段から数えて最初の有効な記憶回路に、検証のための2進値「０００」と「１」の値が付加される。
検証ビットで追加した３つのアドレス・ビットで形成するアドレス・モードによって、無効な記憶回路を分離し、その記憶回路をアドレスしないことも可能である。
スタック内のすべての記憶回路が有効である場合、記憶回路の論理的段数は、付加的なアドレス・ビットが認識された時の記憶回路の物理的段数と同一である。
スタック内のすべての記憶回路が構成されると、有効である１つもしくは複数の記憶回路のみをアドレスし、各々のメモリ部分にアクセスする。
スタック内の記憶回路をアドレスするためには、初めに、付加的な３つのアドレス・ビットＡ３Ａ２Ａ１の値で形成した、記憶回路の識別子に関する情報とアドレス情報とを比較する。
そして、アドレス情報が記憶回路の識別子の情報と一致すれば、付加的なビットＶの値で形成した、記憶回路の有効性テストの結果に関する情報が読み出される。
読み出された付加的なビット値Ｖが、選択した記憶回路の有効なメモリ部分のビット値と一致する場合、３つの付加的なアドレス・ビット値Ａ３Ａ２Ａ１が認識し選択した、記憶回路のメモリ空間にあるアドレスへのアクセスが可能になる。
反対に、読み出された付加的なビット値Ｖが、選択した記憶回路の無効なメモリ部分のビット値である場合、３つの付加的なアドレス・ビット値Ａ３Ａ２Ａ１が認識し選択した、記憶回路のメモリ空間にあるアドレスへのアクセスは禁止される。
この場合、識別子によりマーキングされた記憶回路は無効即ち故障とされ、メモリ部分自体は機能せず、この記憶回路を選択することができない。読み出し及び／または書き込みモードにおいて、記憶回路の無効なメモリ部分をアドレスすることは禁止される。それゆえメモリ部分が不良である時、読み出しまたは書き込みのためにメモリ部分にアクセスすることはできない。

Claims (17)

  1. 記憶回路スタックの製造方法（１０）であって、前記方法は少なくとも２つの記憶回路の有効性をテストする段階（１４）を含み、
    前記方法は、前記記憶回路を構成する段階（１８）を含み、
    前記構成段階（１８）は、スタック内の記憶回路の識別子に関する情報と、記憶回路の有効性テストの結果に関する情報とを、前記スタック内のそれぞれの前記記憶回路の構成装置に書き込む段階（１１０）を含むことを特徴とする、記憶回路スタックの製造方法。
  2. 前記スタックの少なくとも２つの前記記憶回路は、少なくとも２つの異なるウェハから成り、前記ウェハはそれぞれ少なくとも２つの前記記憶回路を含むことを特徴とする請求項１に記載の方法。
  3. 前記各ウェハを準備する段階（１２）を含み、
    前記準備段階（１２）は、前記記憶回路の構成装置において、前記記憶回路にそれぞれ穴を開ける段階（１６）を含むことを特徴とする請求項２に記載の方法。
  4. 前記各記憶回路に穴を開ける段階（１６）は、前記記憶回路の構成装置において、少なくとも１つの穴を、少なくとも1つの入力端子に開け、
    前記入力端子は、
    前記スタック内の記憶回路の識別子に関する前記情報と、
    前記記憶回路の有効性テストの結果に関する情報と、のために用いることを特徴とする請求項３に記載の方法。
  5. 前記スタック内の前記記憶回路の段数に応じて、前記記憶回路の前記構成装置に穴を開けることを特徴とする請求項４に記載の方法。
  6. 前記スタック内に含まれ、前記有効性テストの結果が有効である前記記憶回路の所定のメモリ・アドレスに、前記スタック内の、前記有効性テストの結果が有効である１つもしくは複数の前記記憶回路全体の総記憶容量に関する情報を書き込む段階（１１２）を含むことを特徴とする請求項１乃至５のいずれかに記載の方法。
  7. 直列に並んだ少なくとも２つのウェハから成り、前記記憶回路の前記構成装置において少なくとも１つの穴が形成された前記記憶回路を重ね合わせる段階と、
    少なくとも２つの前記ウェハを固定する段階と、
    前記記憶回路のそれぞれに形成した少なくとも１つの穴を、導電性物質を用いて埋める段階と、
    少なくとも２つの前記ウェハを切断し、少なくとも２つの前記記憶回路スタックを分離する段階と、から成る一連の段階のうち少なくもいくつかの段階を含むことを特徴とする請求項２乃至６のいずれかに記載の方法。
  8. 記憶回路スタック内の記憶回路をアドレスする方法であって、
    前記スタック内の前記記憶回路の前記構成装置において、アドレス情報と前記スタック内の記憶回路の識別子に関する情報とを比較する段階と、
    前記アドレス情報が、前記スタック内の記憶回路の識別子に関する情報と一致する場合、前記記憶回路の有効性テストに結果に関する情報を読み出す段階と、を含むことを特徴とする記憶回路スタック内の記憶回路をアドレスする方法。
  9. 前記記憶回路の有効性テストの結果に関する情報に応じて、前記識別子により識別される前記記憶回路に保存された情報へのアクセスを許可または禁止する段階を含むことを特徴とする請求項８に記載の方法。
  10. 積み重なった少なくとも２つの記憶回路（２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅ、２０Ｆ、２０Ｇ、２０Ｈ）を含む複数の記憶回路から成るスタック（２０）であり、
    前記記憶回路はそれぞれ、前記スタック内に記憶回路の構成装置（３０）を備え、
    前記記憶回路の構成装置は、
    前記スタック内の前記記憶回路の識別子に関する情報と、
    前記記憶回路の有効性テストの結果に関する情報と、を保存する手段（３６、３１０、３１４）を備えることを特徴とするスタック。
  11. 前記スタック内の前記記憶回路の前記識別子に関する前記情報は、少なくとも１つの付加的なアドレス・ビットでコード化されることを特徴とする請求項１０に記載のスタック。
  12. 前記記憶回路の前記有効性テストの結果に関する前記情報が少なくとも１ビットでコード化されることを特徴とする請求項１０または１１に記載のスタック。
  13. 前記構成装置は、前記スタック内の記憶回路の識別子に関する情報と、前記記憶回路の有効性テストに結果に関する情報とのための少なくとも１つの入力端子を備えることを特徴とする、請求項１１に従属する請求項１２に記載のスタック。
  14. 前記構成装置は状態語のメモリ空間を備え、
    前記状態語のメモリ空間は、前記スタック内の記憶回路の識別子に関する情報と、前記記憶回路の有効性テストの結果に関する情報とを保存することを特徴とする請求項１３に記載のスタック。
  15. 前記構成装置は少なくとも２つのヒューズを備え、前記ヒューズの数は、前スタック内の記憶回路の識別子に関する情報と、前記記憶回路の有効性テストの結果に関する情報とをコード化するために必要なビット数と同一であり、導電ヒューズは所定のビット値であり、オープン・ヒューズは他のビット値であることを特徴とする請求項１３に記載のスタック。
  16. 前記スタック内の前記記憶回路はそれぞれ、前記スタック内の記憶回路の識別子に関する情報のための少なくとも１つのアドレス比較器を備えることを特徴とする請求項１０乃至１５のいずれかに記載のスタック。
  17. 少なくとも１つのメモリ・ブロックを備える電子装置であって、
    少なくとも１つの前記メモリ・ブロックは、請求項１０乃至１６のいずれかに記載の少なくとも１つのスタックを含むことを特徴とする電子装置。
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